JP3688816B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係るもので、特に、埋め込み素子分離領域を形成する際の化学機械研磨（ＣＭＰ、chemical mechanical polishing ）工程において、２種類以上の材質を積層構造としたストッパ材を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、ＭＯＳトランジスタ等の素子分離は、例えば、ＬＯＣＯＳ法(Local Oxidation of Silicon 法) によりフィールド絶縁膜を形成することにより行われる。これは、デバイス部分に覆われたＳｉ3 Ｎ4 をマスクとして、熱酸化によって分離拡散とフィールド酸化膜を形成するものである。
【０００３】
最近では、この他に、埋め込み素子分離による絶縁膜を形成する方法が注目される。この方法によれば、ＬＯＣＯＳ法に比べて、例えば、以下のような利点を有する。
・素子形成領域（デバイス部分）と素子分離領域（フィールド部分）との段差が少なくフラットになること、
・パターニングするとき寸法マージンを大きくとることができ、その結果製造マージンが大きくなるので、半導体プロセス上有利であること、
・絶縁膜が深く埋め込まれるのでラッチアップ等が一層防止されること。
【０００４】
図１１に、従来の埋め込み素子分離による半導体装置の製造方法の工程概略図を示す。
埋め込み素子分離による半導体装置の製造工程においては、ＣＭＰ工程が含まれ、研磨する際の基準となるストッパーが設けられる。通常、このストッパーは、例えば多結晶シリコンや窒化シリコンのような材料により、単層のみの構造に形成したものが用いられている。このような製造方法を、以下に述べる。
【０００５】
まず、図１１（ａ）に示すように、シリコン等の半導体基板９１、酸化膜９２を形成する。さらにその上に、ＣＭＰの際に利用されるストッパ９３を堆積させる。ストッパ９３の材料としては、例えば多結晶シリコンや窒化シリコン（Ｓｉx Ｎy ）等がある。その後、図１１（ｂ）に示すように、光リソグラフィ等の技術を用いて素子分離領域をパターニングし、その後、例えば異方性エッチングによりトレンチを開孔する。図１１（ｃ）に示すように、トレンチ内等は、デバイスに応じて酸化を行い酸化膜９４を形成する。その後、図１１（ｄ）に示すように、例えばＳｉＯ2 のような絶縁膜９５を、基板全体に堆積させる。その後、図１１（ｅ）に示すように、ＣＭＰ工程により、エッチバックと平坦化を同時に行う。ＣＭＰ終了後、図１１（ｆ）に示すように、ストッパ９３を等方性エッチングにより剥離して、半導体基板が完成される。
【０００６】
【発明が解決しようとする課題】
従来の方法では、図１１（ｆ）に示したように、フィールド端は、段差のある形状になる。一般に、ＣＭＰ工程において使用されるストッパは、ある程度の膜厚が必要である（例えば、１０００オングストローム程度）。そして、ＣＭＰの均一性が悪い場合には、一つのウェーハにおいて場所毎に、即ち、素子形成領域毎に研磨深さが異なることになる。その結果、ある箇所においては深い段差が生じてしまうことがある。
【０００７】
図１１（ｆ）のように形成された半導体基板は、つぎに、ゲート電極を形成する工程が施される。その際、この深い段差が問題となる場合がある。
【０００８】
図１２に、従来のゲート電極を形成する工程概略図を示す。
図１２（ａ）には、埋め込み絶縁膜９５より素子分離された素子形成領域の断面を示す。つぎに、図１２（ｂ）に示すように、多結晶シリコン等のゲート材料９６を堆積し、パターニングして、ＲＩＥ（反応性イオンエッチング、Reactive Ion Etching）等により、図中矢印のように一定の深さまで異方性エッチングが行われる。さらに、ほとんどの場合オーバーエッチングが行われるものの、エッチングされる量は、基板にダメージを与えない程度に限られる。そのため、図１２（ｃ）に示すように、ゲート材料をエッチングした後においても、素子形成領域における埋め込み絶縁膜９５の端部において、深い段差が生じた箇所では、段差の隅に残留ゲート材料９７が残されてしまう現象が起こる。
【０００９】
図１３に、残留ゲート材料によるゲート電極間の短絡についての説明図を示す。
【００１０】
図１３に示すように、ゲート電極９８，９９がパターニングにより形成されるべきものとする。しかし、上述のようにエッチングにより除去されなかった残留ゲート材料９７は、パターニングされたゲート電極９８及び９９の間を導通してしまうことになる。本来ゲート電極９８及び９９は、分離される必要があり、残留ゲート材料により導通されることは不都合である。
【００１１】
本発明は、埋め込み素子分離においてＣＭＰを利用した際、素子分離領域端部（フィールド端）の形状を改善することにより、残留ゲート材料を除去しやすくし、ゲート間が導通されることを防止することを目的とする。さらに、フィールド端の形状としては、具体的には、各ステップが浅い２段階のステップ形状又は１段階の浅い形状とすることを目的とする。
【００１２】
また、埋め込み素子分離においてＣＭＰを利用した際、オーバエッチング及びデバイス領域の段差等について加工マージンを広げるようにすることを目的とする。
【００１３】
【課題を解決するための手段】
本発明において、化学機械研磨（ＣＭＰ）の際に用いられるストッパを、酸化される速度が異なる、異なる材料から成る膜の積層構造とすることにより（例えば、多結晶シリコンと窒化シリコン）、ＣＭＰのストッパ剥離後のフィールド端の形状を２段のステップ形状とする。
【００１４】
本発明によると、
素子形成領域及び隣接する前記素子形成領域間に設けられた埋め込み素子分離領域を形成する半導体装置の製造方法において、
半導体基板上に酸化膜を形成する工程と、
前記酸化膜上に、化学機械研磨の際に用いられ、第１の膜厚を有する第１のストッパを形成する工程と、
前記第１のストッパの上に、第２の膜厚を有し、酸化速度が前記第１のストッパよりも遅く前記第１のストッパと異なる材料から成る第２のストッパを形成する工程と、
埋め込み素子分離領域を形成するためのレジスト膜を形成する工程と、
前記レジスト膜をマスクとして、前記埋め込み素子分離領域に対応する領域において、前記第２のストッパ及び前記第１のストッパに異方性エッチングを行う工程と、
前記レジスト膜を剥離した後に、前記第１のストッパと前記第２のストッパとの酸化速度の差により、前記第１のストッパの幅が前記第２のストッパの幅より小さくなるように、前記第１のストッパの側面に酸化膜を形成し前記第２のストッパの側面には酸化膜を形成せず、あるいは前記第１のストッパの側面に前記第２のストッパの側面より膜厚の厚い酸化膜を形成する工程と、
前記第１及び第２のストッパをマスクとして、前記埋め込み素子分離領域に対応する領域において、前記半導体基板に異方性エッチングを行い、前記半導体基板上に形成した酸化膜を除去するとともに、前記半導体基板に、トレンチを開孔する工程と、
前記半導体基板上に前記第１及び第２のストッパと前記トレンチとを埋めるように絶縁膜を堆積する工程と、
前記第１及び第２のストッパを基準として化学機械研磨する際、前記埋め込み素子分離領域に埋め込んだ前記絶縁膜の表面をほぼ平坦にし、少なくとも、化学機械研磨される量が少ない所では、前記第１及び第２のストッパが残されるように研磨した後、前記第１のストッパの側面あるいは前記第１及び第２のストッパの側面の酸化膜を残して前記第１及び第２のストッパを除去し、前記第１のストッパの側面に形成して残した酸化膜よりなるステップ形状の酸化膜を形成する工程とを備え、
前記半導体基板上に形成した酸化膜の表面から前記ステップ形状の酸化膜の上面への段差及び、前記ステップ形状の酸化膜の上面から前記ほぼ平坦にした埋め込み素子分離領域に埋め込んだ前記絶縁膜の表面への段差が、後の、前記第１及び第２のストッパを除去して表面が露出した前記半導体基板上の酸化膜上に形成したゲート材料をエッチングする工程において、前記材料が残されることがないように低く形成されていることを特徴とする半導体装置の製造方法が提供される。
【００１６】
【発明の実施の形態】
図１に、本発明の第１の実施の形態に係る半導体装置の製造方法についての工程概略図を示す。
図１（ａ）に示すように、シリコン等の半導体基板上１に、酸化膜２を、例えば１０〜２０ｎｍ程度形成する。酸化膜２の上に、多結晶シリコン等を、例えば１００〜１５０ｎｍ程度堆積させ第１のストッパ３を形成する。さらにこの上に窒化シリコンＳｉx Ｎy （以下、ＳｉＮと省略）等を２００〜２５０ｎｍ程度堆積させ、第２のストッパ４を形成する。ここで、ストッパとしては、多結晶シリコンの代わりに、アモルファスシリコン等のシリコン系材料を用いることもできる。ここで、第１及び第２のストッパは、酸化速度の異なるもの、又は、等方性エッチング速度の異なるもの等の組合せにより、適宜材料を選択することができる。ここでは、一例として、酸化速度の異なる材料を選択した（なお、この材料は等方性エッチング速度も同様に異なる）。また、第１及び第２ストッパの膜厚は、ストッパ加工時のマージンや、ＣＭＰの条件から決まってくる。ストッパ材の膜厚は、ＣＭＰにより研磨される量のばらつきを考慮して、ある程度の削りしろが必要である。十分な膜厚のストッパを、従来は１種類の材料により形成していたのに対し、本発明では２種類の材料により形成している。そのため各第１又は第２のストッパの膜厚は、従来に比べて、ほぼ半分程度にすることができる。また、残留ゲート材料が従来のように残留しないように、各ストッパの膜厚は十分に薄い厚さにする必要がある。
【００１７】
つぎに、光リソグラフィ技術等を用いて素子分離領域をパターニングして、レジスト７を形成する。その後、図１（ｂ）に示すように、異方性エッチングにより、ＳｉＮ層の第２ストッパ４、多結晶シリコンの第１ストッパ３、酸化膜２及び半導体基板１を、それぞれ順にエッチングする。レジスト７で覆われていない部分は、エッチングにより除去されずに残り、素子形成領域（デバイス領域）となる。一方、エッチングにより除去された領域は、素子分離領域（フィールド領域）となる。
【００１８】
次に、図１（ｃ）に示すように、レジスト７を剥離した後、数１０ｎｍ程度酸化を行うことにより、酸化膜５が形成される。この際、第１のストッパ３については、酸化されやすい物質であるため、横方向に酸化膜５が成長して形成される。一方、第２のストッパ４は、酸化されにくい物質であるため、酸化膜５は形成されない（又は、形成されにくい）。
【００１９】
つぎに、図１（ｄ）のように、ＳｉＯ2 等を堆積させて埋め込み、絶縁膜６を形成する。その後、図１（ｅ）のように、ＣＭＰを行い絶縁膜６を研磨し、エッチバックと平坦化を行う。ＣＭＰは、例えば第１又は第２ストッパが表面に露出されることを基準として行われる。
【００２０】
つぎに、図１（ｆ）に示すように、ＣＭＰ終了後、この第１及び第２ストッパ３、４を等方性エッチングを用いて剥離する。このとき、フィールド端の形状は、２段階ステップとなっている。各ステップの厚さは、前述したように、従来のストッパの膜厚のほぼ半分程度に薄くすることができる。
【００２１】
また、一般に、ＣＭＰの均一性が十分でない場合は、一つのウェーハ内でも研磨される深さが異なることがある。そのため、従来では、十分な厚さのストッパを用いていたが、本発明では、ストッパを２段積層構造で構成しているため、場所によっては、図１（ｅ）に示されたようなＣＭＰの工程で、第１のストッパ３まで研磨されることになる。
【００２２】
図２に、多結晶シリコン等の第１のストッパまで研磨された場合の断面概略図を示す。
この場合、図２（ｅ’）に示すように、第１のストッパ３のみが残されており、１段のストッパであるが、前述したように、残留ゲート材を考慮して、十分に薄い膜厚である。したがって、図２（ｆ’）に示すように、第１のストッパ３が除去されると、フィールド端の段差は、十分に小さいものとなる。
【００２３】
製造された半導体基板は、次の工程において、多結晶シリコン等のゲート材料を堆積し、パターニングされて、ＲＩＥ等により異方性エッチング等が行われる。この際、フィールド端における段差は、２段階のステップの箇所では、各ステップの段差が低いので、その隅に残留ゲート材料が残されてしまうことはない。また、１段階のステップの箇所でもステップの段差が低いので、その隅に残留ゲート材料が残されてしまうことはない。したがって、パターニングされたゲート材料間を導通してしまうことは防止され、その後のゲート電極加工において問題が生じない。
【００２４】
つぎに、図３に、本願請求項に係わる発明ではない第１の参考例に係る半導体装置の製造方法についての工程概略図を示す。
図３（ａ）に示すように、第１の実施の形態と同様に、シリコン等の半導体基板上１に、酸化膜２を積層する。さらに、多結晶シリコン等を、例えば１００−１５０ｎｍ程度堆積させ第１のストッパ３を形成し、この上にＳｉＮ等を２００−２５０ｎｍ程度堆積させ第２のストッパ４を形成する。第１及び第２のストッパは、ここでは、一例として、等方性エッチング速度の異なる材料を選択した。第１及び第２のストッパ３、４の膜厚等の条件は、第１の実施の形態と同様である。
【００２５】
つぎに、光リソグラフィ技術等を用いて素子分離領域をパターニングして、レジスト７を形成する。その後、図３（ｂ）に示すように、異方性エッチングにより、ＳｉＮ層の第２ストッパ４、多結晶シリコンの第１ストッパ３、酸化膜２及び半導体基板１を、それぞれ順にエッチングする。レジスト７で覆われていない部分は、エッチングにより除去されずに残り、素子形成領域（デバイス領域）となる。一方、エッチングにより除去された領域は、素子分離領域（フィールド領域）となる。
【００２６】
つぎに、図３（ｃ）に示すように、等方性エッチングにより多結晶シリコンの第１ストッパ３を、例えば数１０ｎｍ程エッチングする。等方性エッチングの際は、第１のストッパ３は、エッチングされやすい物質であるため、横方向にエッチングが進行するものの、第２のストッパ４はエッチングされにくい物質であるため、エッチングされない（又は、エッチングされにくい）。なお、エッチングの際は、エッチング条件を変えることにより、結果的に２段階ステップ形状を形成することができる。
【００２７】
以後、第１の実施の形態と同様の工程が行われる。すなわち、図３（ｄ）のように、ＳｉＯ2 等を堆積させて埋め込み、絶縁膜６を形成する。その後、図３（ｅ）のように、ＣＭＰを行い絶縁膜６を研磨し、エッチバックと平坦化を行う。図では、ＣＭＰが、例えば第２ストッパが表面に露出されたことを基準として行われたものである。つぎに、図３（ｅ）に示すように、ＣＭＰ終了後、この第１及び第２ストッパ３、４を等方性エッチングを用いて剥離する。
【００２８】
このとき、フィールド端の形状は、２段階ステップとなっている。各ステップの厚さは、前述したように、従来のストッパの膜厚のほぼ半分程度に薄くすることができる。また、第１の実施の形態と同様に、場所によっては、図３（ｅ）に示されたようなＣＭＰの工程で、第１のストッパ３まで研磨されることになる。
【００２９】
図４に、本願請求項に係わる発明ではない第２の参考例に係る半導体装置の製造方法についての工程概略図を示す。この第２の参考例は、埋め込み素子分離領域について、ストッパ以上の層とそれより下の層の２層に分けてエッチングする方法である。また、ここでは、第１及び第２のストッパの等方性エッチング速度の差を利用してフィールド端部のステップ状構造を形成する。 図４（ａ）に示すように、シリコン等の半導体基板上１に、酸化膜２を、例えば１０〜２０ｎｍ程度形成する。酸化膜２の上に、多結晶シリコン等を、例えば１００〜１５０ｎｍ程度堆積させ第１のストッパ３を形成する。さらにこの上にＳｉＮ等を２００〜２５０ｎｍ程度堆積させ、第２のストッパ４を形成する。第１及び第２のストッパは、酸化速度の異なるもの、又は、等方性エッチング速度の異なるもの等の組合せにより、適宜材料を選択することができる。ここでは、一例として、等方性エッチング速度の異なる材料を選択した。第１及び第２のストッパ３、４の膜厚等の条件は、第１の実施の形態と同様である。
【００３０】
つぎに、光リソグラフィ技術等を用いて素子分離領域をパターニングして、レジスト７を形成する。その後、図４（ｂ）に示すように、異方性エッチングにより、ＳｉＮ層の第２のストッパ４、多結晶シリコンの第１のストッパ３を、それぞれ順にエッチングする。ここで、酸化膜２及び半導体基板１はエッチングされないようにする。レジスト７で覆われていない部分は、エッチングにより除去されずに残り、デバイス領域となる。一方、エッチングにより除去された領域は、素子分離領域（フィールド領域）となる。
【００３１】
つぎに、図４（ｃ）に示すように、等方性エッチングにより多結晶シリコンの第１ストッパ３を、例えば数１０ｎｍ程エッチングする。等方性エッチングの際は、第１のストッパ３は、エッチングされやすい物質であるため、横方向にエッチングが進行するものの、第２のストッパ４はエッチングされにくい物質であるため、エッチングされない（又は、エッチングされにくい）。なお、エッチングの際は、エッチング条件を変えることにより、結果的に２段階ステップ形状を形成することができる。
【００３２】
その後、図４（ｄ）に示すように、異方性エッチングにより、酸化膜２及び半導体基板１をそれぞれエッチングし、レジスト７を剥離する。
【００３３】
つぎに、第１の実施の形態と同様の工程が行われる。すなわち、図４（ｅ）のように、ＳｉＯ2 等を堆積させて埋め込み、絶縁膜６を形成する。その後、図４（ｆ）のように、ＣＭＰを行い絶縁膜６を研磨し、エッチバックと平坦化を行う。図では、ＣＭＰが、例えば第２ストッパが表面に露出されたことを基準として行われたものである。つぎに、図４（ｇ）に示すように、ＣＭＰ終了後、この第１及び第２ストッパ３、４を等方性エッチングを用いて剥離する。
【００３４】
このとき、フィールド端の形状は、２段階ステップとなっている。各ステップの厚さは、前述したように、従来のストッパの膜厚のほぼ半分程度に薄くすることができる。また、第１の実施の形態と同様に、場所によっては、図４（ｆ）に示されたようなＣＭＰの工程で、第１のストッパ３まで研磨されることになる。
【００３５】
図４（ｄ）のようにレジスト７を剥離した後に、例えば数１０ｎｍ程度の酸化をさらに行う場合がある。図５に、酸化を行った場合の工程概略図を示す。この場合図５（ｄ’）に示す本願請求項に係わる発明ではない第３の参考例のように、酸化膜５が第１ストッパ３上に形成される。第２ストッパ４に酸化膜が形成されないのは、一例として酸化されにくい材料を選択したためである。以下は、図４と同様に、図５（ｅ’）に示す酸化膜６の堆積工程、図５（ｆ’）に示すＣＭＰ工程、及び図５（ｇ’）に示す第１及び第２ストッパ３、４の除去工程を経て半導体基板が形成される。
【００３６】
図６に、本発明の第２の実施の形態に係る半導体装置の製造方法についての工程概略図を示す。この実施の形態は、埋め込み素子分離領域について、ストッパ以上の層とそれより下の層の２層に分けてエッチングする方法である。また、ここでは、第１及び第２のストッパの酸化速度の差を利用してフィールド端部のステップ状構造を形成する。
図６（ａ）に示すように、シリコン等の半導体基板上１に、酸化膜２を形成し、その上に、多結晶シリコン等を、例えば１００−１５０ｎｍ程度堆積させ第１のストッパ３を形成する。さらにこの上にＳｉＮ等を２００〜２５０ｎｍ程度堆積させ、第２のストッパ４を形成する。ここで、第１及び第２のストッパは、一例として、酸化速度の異なる材料を選択した。第１及び第２のストッパ３、４の膜厚等の条件は、第１の実施の形態と同様である。
【００３７】
つぎに、図６（ｂ）に示すように、光リソグラフィ技術等を用いて素子分離領域をパターニングして、レジスト７を形成し、その後、異方性エッチングにより、第２ストッパ４、第１のストッパ３をエッチングする。
【００３８】
この後、図６（ｃ）に示すように、数１０ｎｍ程度酸化を行うことにより、酸化膜９が形成される。この際、第１のストッパ３については、酸化されやすい物質であるため、横方向に酸化膜９が成長して形成される。一方、第２のストッパ４は、酸化されにくい物質であり、レジスト７で覆われているため、酸化膜９は形成されない（又は、形成されにくい）。
【００３９】
その後、図６（ｄ）に示すように、レジスト７をマスクとして、異方性エッチングにより、酸化膜２及び半導体基板１をそれぞれエッチングして、その後、レジスト７を剥離する。
【００４０】
以下、図６（ｅ）のように、ＳｉＯ2 等を堆積させて埋め込み、絶縁膜６を形成する。その後、図６（ｆ）のように、ＣＭＰを行い絶縁膜６を研磨し、エッチバックと平坦化を行う。図では、ＣＭＰが、例えば第２ストッパが表面に露出されたことを基準として行われたものである。つぎに、図６（ｇ）に示すように、ＣＭＰ終了後、この第１及び第２ストッパ３、４を等方性エッチングを用いて剥離する。
【００４１】
このとき、フィールド端の形状は、２段階ステップとなっている。各ステップの厚さは、前述したように、従来のストッパの膜厚のほぼ半分程度に薄くすることができる。また、第１の実施の形態と同様に、場所によっては、図６（ｆ）に示されたようなＣＭＰの工程で、第１のストッパ３まで研磨されることになる。
【００４２】
つぎに、図７に、本願請求項に係わる発明ではない第４の参考例に係る半導体装置の製造方法についての工程概略図を示す。この実施の形態は、第２のストッパのさらに上に酸化膜層を形成し、これをマスクとして用いる方法である。
図７（ａ）に示すように、シリコン等の半導体基板上１に、酸化膜２を、例えば１０〜２０ｎｍ程度形成する。酸化膜２の上に、多結晶シリコン等を、例えば１００〜１５０ｎｍ程度堆積させ第１のストッパ３を形成する。さらにこの上にＳｉＮ等を２００〜２５０ｎｍ程度堆積させ、第２のストッパ４を形成する。第１及び第２のストッパは、酸化速度の異なるもの、又は、等方性エッチング速度の異なるもの等の組合せにより、適宜材料を選択することができる。ここでは、一例として、等方性エッチング速度の異なる材料を選択した。第１及び第２のストッパ３、４の膜厚等の条件は、第１の実施の形態と同様である。第２の参考例では、さらにその上に、酸化膜８を、例えば３００〜４００ｎｍ程度堆積させる。
つぎに、図７（ｂ）に示すように、光リソグラフィ技術等を用いて素子分離領域をパターニングして、レジスト７を形成し、その後、異方性エッチングにより、酸化膜８及びＳｉＮ層の第２ストッパ４をエッチングする。
【００４３】
つぎに、図７（ｃ）に示すように、レジスト７を剥離し、酸化膜８をマスクとして、等方性エッチングを行う。この工程によって、多結晶シリコンの第１ストッパ３を、例えば数１０ｎｍ程エッチングする。等方性エッチングの際は、第１のストッパ３は、エッチングされやすい物質であるため、横方向にエッチングが進行するものの、第２のストッパ４はエッチングされにくい物質であり、また、酸化膜８で覆われているため、エッチングされない（又は、エッチングされにくい）。その後、図７（ｄ）に示すように、酸化膜８をマスクとして、異方性エッチングにより、半導体基板１をそれぞれエッチングして、その後、酸化膜８を剥離する。
【００４４】
つぎに、第１の実施の形態と同様の工程が行われる。すなわち、図７（ｅ）のように、ＳｉＯ2 等を堆積させて埋め込み、絶縁膜６を形成する。その後、図７（ｆ）のように、ＣＭＰを行い絶縁膜６を研磨し、エッチバックと平坦化を行う。図では、ＣＭＰが、例えば第２ストッパが表面に露出されたことを基準として行われたものである。つぎに、図７（ｇ）に示すように、ＣＭＰ終了後、この第１及び第２ストッパ３、４を等方性エッチングを用いて剥離する。
【００４５】
このとき、フィールド端の形状は、２段階ステップとなっている。各ステップの厚さは、前述したように、従来のストッパの膜厚のほぼ半分程度に薄くすることができる。また、第１の実施の形態と同様に、場所によっては、図７（ｆ）に示されたようなＣＭＰの工程で、第１のストッパ３まで研磨されることになる。
【００４６】
図８に、本発明の第３の実施の形態に係る半導体装置の製造方法についての工程概略図を示す。
図８（ａ）に示すように、シリコン等の半導体基板上１に、酸化膜２を形成し、その上に、多結晶シリコン等を、例えば１００〜１５０ｎｍ程度堆積させ第１のストッパ３を形成する。さらにこの上にＳｉＮ等を２００〜２５０ｎｍ程度堆積させ、第２のストッパ４を形成する。さらにその上に、酸化膜８を、例えば３００〜４００ｎｍ程度堆積させる。ここで、第１及び第２のストッパは、一例として、酸化速度の異なる材料を選択した。第１及び第２のストッパ３、４の膜厚等の条件は、第１の実施の形態と同様である。
つぎに、図８（ｂ）に示すように、光リソグラフィ技術等を用いて素子分離領域をパターニングして、レジスト７を形成し、その後、異方性エッチングにより、酸化膜８及びＳｉＮ層の第２のストッパ４をエッチングする。
【００４７】
つぎに、図８（ｃ）に示すように、レジスト７を剥離し、酸化膜８をマスクとして、第１のストッパ３について異方性エッチングを行う。
【００４８】
この後、図８（ｄ）に示すように、数１０ｎｍ程度酸化を行うことにより、酸化膜９が形成される。この際、第１のストッパ３については、酸化されやすい物質であるため、横方向に酸化膜９が成長して形成される。一方、第２のストッパ４は、酸化されにくい物質であり、酸化膜８で覆われているため、酸化膜９は形成されない（又は、形成されにくい）。
【００４９】
その後、図８（ｅ）に示すように、酸化膜８をマスクとして、異方性エッチングにより、半導体基板１をそれぞれエッチングして、その後、酸化膜８を剥離する。
【００５０】
以下は、図８（ｆ）のように、ＳｉＯ2 等を堆積させて埋め込み、絶縁膜６を形成する。その後、図８（ｇ）のように、ＣＭＰを行い絶縁膜６を研磨し、エッチバックと平坦化を行う。図では、ＣＭＰが、例えば第２ストッパが表面に露出されたことを基準として行われたものである。つぎに、図８（ｈ）に示すように、ＣＭＰ終了後、この第１及び第２ストッパ３、４を等方性エッチングを用いて剥離する。
【００５１】
このとき、フィールド端の形状は、２段階ステップとなっている。各ステップの厚さは、前述したように、従来のストッパの膜厚のほぼ半分程度に薄くすることができる。また、第１の実施の形態と同様に、場所によっては、図８（ｇ）に示されたようなＣＭＰの工程で、第１のストッパ３まで研磨されることになる。
【００５２】
なお、第１の実施の形態において、図１（ｃ）の工程の後に、さらに、ＳｉＮ等のライナーを敷く場合もある。図９に、第１の実施の形態においてライナーを備えた構成図を示す。この場合、図９（ｃ’）に示すように、ライナー１０が備えられる。その後、上述したような工程を経て、図９（ｆ’）のような２段階のフィールド端が形成される。なお、ここで（ｃ’）及び（ｆ’）は、図１における（ｃ）及び（ｆ）にそれぞれ相当する。このようにライナーを形成することは、上述の第２又は第３の実施の形態にも適用することができる。
【００５３】
また、第１の実施の形態において、図１（ｄ）の工程の後に、デバイスによっては、絶縁膜６の上に更にＣＭＰのストッパを形成することがある。図１０に、第３のストッパを絶縁膜の上に備えた構成図を示す。図１０において、第３のストッパ１１が、デバイス領域に設けられる。材質及び膜厚等は、第１及び第２ストッパと同様のものを適宜選択することができる。これにより、ＣＭＰの研磨量にばらつきがあっても、例えば、素子分離領域が広い場合でも、素子分離領域の酸化膜の膜厚を十分に確保するための指標とすることができる。このように第３のストッパを形成することは、上述の第２乃至第４の実施の形態にも適用することができる。
【００５４】
また、上記の実施の形態では、２つのストッパによる積層構造を備えるようにしたが、３つ以上の複数のストッパにより積層構造を形成するようにしても良い。また、縦方向に濃度等の勾配をつけて、連続的に酸化又はエッチングの横方向深さをとれるようにすることで、傾斜のついたフィールド端形状にすることによっても、同様の作用・効果がある。
【００５５】
また、第１乃至第３の実施の形態においても、第１のストッパに対して等方性エッチングにより選択的にエッチングを行った後に、さらに酸化を行う工程を付加するようにしても良い。
【００５６】
【発明の効果】
本発明によると、埋め込み素子分離においてＣＭＰを利用した際、素子分離領域端部（フィールド端）の形状を改善することにより、残留ゲート材料を除去しやすくし、ゲート間が導通されることを防止することができる。さらに、フィールド端の形状としては、具体的には、各ステップが浅い２段階のステップ形状又は１段階の浅い形状とすることにより、このような効果を奏することができる。
【００５７】
また、埋め込み素子分離においてＣＭＰを利用した際、オーバエッチング及びデバイス領域の段差等について加工マージンを広げることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係る半導体装置の製造方法についての工程概略図。
【図２】 多結晶シリコン等の第１のストッパまで研磨された場合の断面概略図。
【図３】 第１の参考例に係る半導体装置の製造方法についての工程概略図。
【図４】 第２の参考例に係る半導体装置の製造方法についての工程概略図。
【図５】 第３の参考例に係わる半導体装置の製造方法であって、さらに酸化を行った場合の工程概略図。
【図６】 本発明の第２の実施の形態に係る半導体装置の製造方法についての工程概略図。
【図７】 第４の参考例に係る半導体装置の製造方法についての工程概略図。
【図８】 本発明の第３の実施の形態に係る半導体装置の製造方法についての工程概略図。
【図９】 第１の実施の形態においてライナーを備えた構成図。
【図１０】 第１の実施の形態において第３のストッパを絶縁膜の上に備えた構成図。
【図１１】 従来の埋め込み素子分離による半導体装置の製造方法の工程概略図。
【図１２】 従来のゲート電極を形成する工程概略図。
【図１３】 残留ゲート材料によるゲート電極間の短絡についての説明図。
【符号の説明】
１ 半導体基板
２、５、８、９ 酸化膜
３ 第１のストッパ
４ 第２のストッパ
６ 埋め込み絶縁膜
７ レジスト
１０ ライナー
１１ 第３のストッパ
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係るもので、特に、埋め込み素子分離領域を形成する際の化学機械研磨（ＣＭＰ、chemical mechanical polishing ）工程において、２種類以上の材質を積層構造としたストッパ材を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、ＭＯＳトランジスタ等の素子分離は、例えば、ＬＯＣＯＳ法(Local Oxidation of Silicon 法) によりフィールド絶縁膜を形成することにより行われる。これは、デバイス部分に覆われたＳｉ3 Ｎ4 をマスクとして、熱酸化によって分離拡散とフィールド酸化膜を形成するものである。
【０００３】
最近では、この他に、埋め込み素子分離による絶縁膜を形成する方法が注目される。この方法によれば、ＬＯＣＯＳ法に比べて、例えば、以下のような利点を有する。
・素子形成領域（デバイス部分）と素子分離領域（フィールド部分）との段差が少なくフラットになること、
・パターニングするとき寸法マージンを大きくとることができ、その結果製造マージンが大きくなるので、半導体プロセス上有利であること、
・絶縁膜が深く埋め込まれるのでラッチアップ等が一層防止されること。
【０００４】
図１１に、従来の埋め込み素子分離による半導体装置の製造方法の工程概略図を示す。
埋め込み素子分離による半導体装置の製造工程においては、ＣＭＰ工程が含まれ、研磨する際の基準となるストッパーが設けられる。通常、このストッパーは、例えば多結晶シリコンや窒化シリコンのような材料により、単層のみの構造に形成したものが用いられている。このような製造方法を、以下に述べる。
【０００５】
まず、図１１（ａ）に示すように、シリコン等の半導体基板９１、酸化膜９２を形成する。さらにその上に、ＣＭＰの際に利用されるストッパ９３を堆積させる。ストッパ９３の材料としては、例えば多結晶シリコンや窒化シリコン（Ｓｉx Ｎy ）等がある。その後、図１１（ｂ）に示すように、光リソグラフィ等の技術を用いて素子分離領域をパターニングし、その後、例えば異方性エッチングによりトレンチを開孔する。図１１（ｃ）に示すように、トレンチ内等は、デバイスに応じて酸化を行い酸化膜９４を形成する。その後、図１１（ｄ）に示すように、例えばＳｉＯ2 のような絶縁膜９５を、基板全体に堆積させる。その後、図１１（ｅ）に示すように、ＣＭＰ工程により、エッチバックと平坦化を同時に行う。ＣＭＰ終了後、図１１（ｆ）に示すように、ストッパ９３を等方性エッチングにより剥離して、半導体基板が完成される。
【０００６】
【発明が解決しようとする課題】
従来の方法では、図１１（ｆ）に示したように、フィールド端は、段差のある形状になる。一般に、ＣＭＰ工程において使用されるストッパは、ある程度の膜厚が必要である（例えば、１０００オングストローム程度）。そして、ＣＭＰの均一性が悪い場合には、一つのウェーハにおいて場所毎に、即ち、素子形成領域毎に研磨深さが異なることになる。その結果、ある箇所においては深い段差が生じてしまうことがある。
【０００７】
図１１（ｆ）のように形成された半導体基板は、つぎに、ゲート電極を形成する工程が施される。その際、この深い段差が問題となる場合がある。
【０００８】
図１２に、従来のゲート電極を形成する工程概略図を示す。
図１２（ａ）には、埋め込み絶縁膜９５より素子分離された素子形成領域の断面を示す。つぎに、図１２（ｂ）に示すように、多結晶シリコン等のゲート材料９６を堆積し、パターニングして、ＲＩＥ（反応性イオンエッチング、Reactive Ion Etching）等により、図中矢印のように一定の深さまで異方性エッチングが行われる。さらに、ほとんどの場合オーバーエッチングが行われるものの、エッチングされる量は、基板にダメージを与えない程度に限られる。そのため、図１２（ｃ）に示すように、ゲート材料をエッチングした後においても、素子形成領域における埋め込み絶縁膜９５の端部において、深い段差が生じた箇所では、段差の隅に残留ゲート材料９７が残されてしまう現象が起こる。
【０００９】
図１３に、残留ゲート材料によるゲート電極間の短絡についての説明図を示す。
【００１０】
図１３に示すように、ゲート電極９８，９９がパターニングにより形成されるべきものとする。しかし、上述のようにエッチングにより除去されなかった残留ゲート材料９７は、パターニングされたゲート電極９８及び９９の間を導通してしまうことになる。本来ゲート電極９８及び９９は、分離される必要があり、残留ゲート材料により導通されることは不都合である。
【００１１】
本発明は、埋め込み素子分離においてＣＭＰを利用した際、素子分離領域端部（フィールド端）の形状を改善することにより、残留ゲート材料を除去しやすくし、ゲート間が導通されることを防止することを目的とする。さらに、フィールド端の形状としては、具体的には、各ステップが浅い２段階のステップ形状又は１段階の浅い形状とすることを目的とする。
【００１２】
また、埋め込み素子分離においてＣＭＰを利用した際、オーバエッチング及びデバイス領域の段差等について加工マージンを広げるようにすることを目的とする。
【００１３】
【課題を解決するための手段】
本発明において、化学機械研磨（ＣＭＰ）の際に用いられるストッパを、酸化される速度が異なる、異なる材料から成る膜の積層構造とすることにより（例えば、多結晶シリコンと窒化シリコン）、ＣＭＰのストッパ剥離後のフィールド端の形状を２段のステップ形状とする。
【００１４】
本発明によると、
素子形成領域及び隣接する前記素子形成領域間に設けられた埋め込み素子分離領域を形成する半導体装置の製造方法において、
半導体基板上に酸化膜を形成する工程と、
前記酸化膜上に、化学機械研磨の際に用いられ、第１の膜厚を有する第１のストッパを形成する工程と、
前記第１のストッパの上に、第２の膜厚を有し、酸化速度が前記第１のストッパよりも遅く前記第１のストッパと異なる材料から成る第２のストッパを形成する工程と、
埋め込み素子分離領域を形成するためのレジスト膜を形成する工程と、
前記レジスト膜をマスクとして、前記埋め込み素子分離領域に対応する領域において、前記第２のストッパ及び前記第１のストッパに異方性エッチングを行う工程と、
前記レジスト膜を剥離した後に、前記第１のストッパと前記第２のストッパとの酸化速度の差により、前記第１のストッパの幅が前記第２のストッパの幅より小さくなるように、前記第１のストッパの側面に酸化膜を形成し前記第２のストッパの側面には酸化膜を形成せず、あるいは前記第１のストッパの側面に前記第２のストッパの側面より膜厚の厚い酸化膜を形成する工程と、
前記第１及び第２のストッパをマスクとして、前記埋め込み素子分離領域に対応する領域において、前記半導体基板に異方性エッチングを行い、前記半導体基板上に形成した酸化膜を除去するとともに、前記半導体基板に、トレンチを開孔する工程と、
前記半導体基板上に前記第１及び第２のストッパと前記トレンチとを埋めるように絶縁膜を堆積する工程と、
前記第１及び第２のストッパを基準として化学機械研磨する際、前記埋め込み素子分離領域に埋め込んだ前記絶縁膜の表面をほぼ平坦にし、少なくとも、化学機械研磨される量が少ない所では、前記第１及び第２のストッパが残されるように研磨した後、前記第１のストッパの側面あるいは前記第１及び第２のストッパの側面の酸化膜を残して前記第１及び第２のストッパを除去し、前記第１のストッパの側面に形成して残した酸化膜よりなるステップ形状の酸化膜を形成する工程とを備え、
前記半導体基板上に形成した酸化膜の表面から前記ステップ形状の酸化膜の上面への段差及び、前記ステップ形状の酸化膜の上面から前記ほぼ平坦にした埋め込み素子分離領域に埋め込んだ前記絶縁膜の表面への段差が、後の、前記第１及び第２のストッパを除去して表面が露出した前記半導体基板上の酸化膜上に形成したゲート材料をエッチングする工程において、前記材料が残されることがないように低く形成されていることを特徴とする半導体装置の製造方法が提供される。
【００１６】
【発明の実施の形態】
図１に、本発明の第１の実施の形態に係る半導体装置の製造方法についての工程概略図を示す。
図１（ａ）に示すように、シリコン等の半導体基板上１に、酸化膜２を、例えば１０〜２０ｎｍ程度形成する。酸化膜２の上に、多結晶シリコン等を、例えば１００〜１５０ｎｍ程度堆積させ第１のストッパ３を形成する。さらにこの上に窒化シリコンＳｉx Ｎy （以下、ＳｉＮと省略）等を２００〜２５０ｎｍ程度堆積させ、第２のストッパ４を形成する。ここで、ストッパとしては、多結晶シリコンの代わりに、アモルファスシリコン等のシリコン系材料を用いることもできる。ここで、第１及び第２のストッパは、酸化速度の異なるもの、又は、等方性エッチング速度の異なるもの等の組合せにより、適宜材料を選択することができる。ここでは、一例として、酸化速度の異なる材料を選択した（なお、この材料は等方性エッチング速度も同様に異なる）。また、第１及び第２ストッパの膜厚は、ストッパ加工時のマージンや、ＣＭＰの条件から決まってくる。ストッパ材の膜厚は、ＣＭＰにより研磨される量のばらつきを考慮して、ある程度の削りしろが必要である。十分な膜厚のストッパを、従来は１種類の材料により形成していたのに対し、本発明では２種類の材料により形成している。そのため各第１又は第２のストッパの膜厚は、従来に比べて、ほぼ半分程度にすることができる。また、残留ゲート材料が従来のように残留しないように、各ストッパの膜厚は十分に薄い厚さにする必要がある。
【００１７】
つぎに、光リソグラフィ技術等を用いて素子分離領域をパターニングして、レジスト７を形成する。その後、図１（ｂ）に示すように、異方性エッチングにより、ＳｉＮ層の第２ストッパ４、多結晶シリコンの第１ストッパ３、酸化膜２及び半導体基板１を、それぞれ順にエッチングする。レジスト７で覆われていない部分は、エッチングにより除去されずに残り、素子形成領域（デバイス領域）となる。一方、エッチングにより除去された領域は、素子分離領域（フィールド領域）となる。
【００１８】
次に、図１（ｃ）に示すように、レジスト７を剥離した後、数１０ｎｍ程度酸化を行うことにより、酸化膜５が形成される。この際、第１のストッパ３については、酸化されやすい物質であるため、横方向に酸化膜５が成長して形成される。一方、第２のストッパ４は、酸化されにくい物質であるため、酸化膜５は形成されない（又は、形成されにくい）。
【００１９】
つぎに、図１（ｄ）のように、ＳｉＯ2 等を堆積させて埋め込み、絶縁膜６を形成する。その後、図１（ｅ）のように、ＣＭＰを行い絶縁膜６を研磨し、エッチバックと平坦化を行う。ＣＭＰは、例えば第１又は第２ストッパが表面に露出されることを基準として行われる。
【００２０】
つぎに、図１（ｆ）に示すように、ＣＭＰ終了後、この第１及び第２ストッパ３、４を等方性エッチングを用いて剥離する。このとき、フィールド端の形状は、２段階ステップとなっている。各ステップの厚さは、前述したように、従来のストッパの膜厚のほぼ半分程度に薄くすることができる。
【００２１】
また、一般に、ＣＭＰの均一性が十分でない場合は、一つのウェーハ内でも研磨される深さが異なることがある。そのため、従来では、十分な厚さのストッパを用いていたが、本発明では、ストッパを２段積層構造で構成しているため、場所によっては、図１（ｅ）に示されたようなＣＭＰの工程で、第１のストッパ３まで研磨されることになる。
【００２２】
図２に、多結晶シリコン等の第１のストッパまで研磨された場合の断面概略図を示す。
この場合、図２（ｅ’）に示すように、第１のストッパ３のみが残されており、１段のストッパであるが、前述したように、残留ゲート材を考慮して、十分に薄い膜厚である。したがって、図２（ｆ’）に示すように、第１のストッパ３が除去されると、フィールド端の段差は、十分に小さいものとなる。
【００２３】
製造された半導体基板は、次の工程において、多結晶シリコン等のゲート材料を堆積し、パターニングされて、ＲＩＥ等により異方性エッチング等が行われる。この際、フィールド端における段差は、２段階のステップの箇所では、各ステップの段差が低いので、その隅に残留ゲート材料が残されてしまうことはない。また、１段階のステップの箇所でもステップの段差が低いので、その隅に残留ゲート材料が残されてしまうことはない。したがって、パターニングされたゲート材料間を導通してしまうことは防止され、その後のゲート電極加工において問題が生じない。
【００２４】
つぎに、図３に、本願請求項に係わる発明ではない第１の参考例に係る半導体装置の製造方法についての工程概略図を示す。
図３（ａ）に示すように、第１の実施の形態と同様に、シリコン等の半導体基板上１に、酸化膜２を積層する。さらに、多結晶シリコン等を、例えば１００−１５０ｎｍ程度堆積させ第１のストッパ３を形成し、この上にＳｉＮ等を２００−２５０ｎｍ程度堆積させ第２のストッパ４を形成する。第１及び第２のストッパは、ここでは、一例として、等方性エッチング速度の異なる材料を選択した。第１及び第２のストッパ３、４の膜厚等の条件は、第１の実施の形態と同様である。
【００２５】
つぎに、光リソグラフィ技術等を用いて素子分離領域をパターニングして、レジスト７を形成する。その後、図３（ｂ）に示すように、異方性エッチングにより、ＳｉＮ層の第２ストッパ４、多結晶シリコンの第１ストッパ３、酸化膜２及び半導体基板１を、それぞれ順にエッチングする。レジスト７で覆われていない部分は、エッチングにより除去されずに残り、素子形成領域（デバイス領域）となる。一方、エッチングにより除去された領域は、素子分離領域（フィールド領域）となる。
【００２６】
つぎに、図３（ｃ）に示すように、等方性エッチングにより多結晶シリコンの第１ストッパ３を、例えば数１０ｎｍ程エッチングする。等方性エッチングの際は、第１のストッパ３は、エッチングされやすい物質であるため、横方向にエッチングが進行するものの、第２のストッパ４はエッチングされにくい物質であるため、エッチングされない（又は、エッチングされにくい）。なお、エッチングの際は、エッチング条件を変えることにより、結果的に２段階ステップ形状を形成することができる。
【００２７】
以後、第１の実施の形態と同様の工程が行われる。すなわち、図３（ｄ）のように、ＳｉＯ2 等を堆積させて埋め込み、絶縁膜６を形成する。その後、図３（ｅ）のように、ＣＭＰを行い絶縁膜６を研磨し、エッチバックと平坦化を行う。図では、ＣＭＰが、例えば第２ストッパが表面に露出されたことを基準として行われたものである。つぎに、図３（ｅ）に示すように、ＣＭＰ終了後、この第１及び第２ストッパ３、４を等方性エッチングを用いて剥離する。
【００２８】
このとき、フィールド端の形状は、２段階ステップとなっている。各ステップの厚さは、前述したように、従来のストッパの膜厚のほぼ半分程度に薄くすることができる。また、第１の実施の形態と同様に、場所によっては、図３（ｅ）に示されたようなＣＭＰの工程で、第１のストッパ３まで研磨されることになる。
【００２９】
図４に、本願請求項に係わる発明ではない第２の参考例に係る半導体装置の製造方法についての工程概略図を示す。この第２の参考例は、埋め込み素子分離領域について、ストッパ以上の層とそれより下の層の２層に分けてエッチングする方法である。また、ここでは、第１及び第２のストッパの等方性エッチング速度の差を利用してフィールド端部のステップ状構造を形成する。 図４（ａ）に示すように、シリコン等の半導体基板上１に、酸化膜２を、例えば１０〜２０ｎｍ程度形成する。酸化膜２の上に、多結晶シリコン等を、例えば１００〜１５０ｎｍ程度堆積させ第１のストッパ３を形成する。さらにこの上にＳｉＮ等を２００〜２５０ｎｍ程度堆積させ、第２のストッパ４を形成する。第１及び第２のストッパは、酸化速度の異なるもの、又は、等方性エッチング速度の異なるもの等の組合せにより、適宜材料を選択することができる。ここでは、一例として、等方性エッチング速度の異なる材料を選択した。第１及び第２のストッパ３、４の膜厚等の条件は、第１の実施の形態と同様である。
【００３０】
つぎに、光リソグラフィ技術等を用いて素子分離領域をパターニングして、レジスト７を形成する。その後、図４（ｂ）に示すように、異方性エッチングにより、ＳｉＮ層の第２のストッパ４、多結晶シリコンの第１のストッパ３を、それぞれ順にエッチングする。ここで、酸化膜２及び半導体基板１はエッチングされないようにする。レジスト７で覆われていない部分は、エッチングにより除去されずに残り、デバイス領域となる。一方、エッチングにより除去された領域は、素子分離領域（フィールド領域）となる。
【００３１】
つぎに、図４（ｃ）に示すように、等方性エッチングにより多結晶シリコンの第１ストッパ３を、例えば数１０ｎｍ程エッチングする。等方性エッチングの際は、第１のストッパ３は、エッチングされやすい物質であるため、横方向にエッチングが進行するものの、第２のストッパ４はエッチングされにくい物質であるため、エッチングされない（又は、エッチングされにくい）。なお、エッチングの際は、エッチング条件を変えることにより、結果的に２段階ステップ形状を形成することができる。
【００３２】
その後、図４（ｄ）に示すように、異方性エッチングにより、酸化膜２及び半導体基板１をそれぞれエッチングし、レジスト７を剥離する。
【００３３】
つぎに、第１の実施の形態と同様の工程が行われる。すなわち、図４（ｅ）のように、ＳｉＯ2 等を堆積させて埋め込み、絶縁膜６を形成する。その後、図４（ｆ）のように、ＣＭＰを行い絶縁膜６を研磨し、エッチバックと平坦化を行う。図では、ＣＭＰが、例えば第２ストッパが表面に露出されたことを基準として行われたものである。つぎに、図４（ｇ）に示すように、ＣＭＰ終了後、この第１及び第２ストッパ３、４を等方性エッチングを用いて剥離する。
【００３４】
このとき、フィールド端の形状は、２段階ステップとなっている。各ステップの厚さは、前述したように、従来のストッパの膜厚のほぼ半分程度に薄くすることができる。また、第１の実施の形態と同様に、場所によっては、図４（ｆ）に示されたようなＣＭＰの工程で、第１のストッパ３まで研磨されることになる。
【００３５】
図４（ｄ）のようにレジスト７を剥離した後に、例えば数１０ｎｍ程度の酸化をさらに行う場合がある。図５に、酸化を行った場合の工程概略図を示す。この場合図５（ｄ’）に示す本願請求項に係わる発明ではない第３の参考例のように、酸化膜５が第１ストッパ３上に形成される。第２ストッパ４に酸化膜が形成されないのは、一例として酸化されにくい材料を選択したためである。以下は、図４と同様に、図５（ｅ’）に示す酸化膜６の堆積工程、図５（ｆ’）に示すＣＭＰ工程、及び図５（ｇ’）に示す第１及び第２ストッパ３、４の除去工程を経て半導体基板が形成される。
【００３６】
図６に、本発明の第２の実施の形態に係る半導体装置の製造方法についての工程概略図を示す。この実施の形態は、埋め込み素子分離領域について、ストッパ以上の層とそれより下の層の２層に分けてエッチングする方法である。また、ここでは、第１及び第２のストッパの酸化速度の差を利用してフィールド端部のステップ状構造を形成する。
図６（ａ）に示すように、シリコン等の半導体基板上１に、酸化膜２を形成し、その上に、多結晶シリコン等を、例えば１００−１５０ｎｍ程度堆積させ第１のストッパ３を形成する。さらにこの上にＳｉＮ等を２００〜２５０ｎｍ程度堆積させ、第２のストッパ４を形成する。ここで、第１及び第２のストッパは、一例として、酸化速度の異なる材料を選択した。第１及び第２のストッパ３、４の膜厚等の条件は、第１の実施の形態と同様である。
【００３７】
つぎに、図６（ｂ）に示すように、光リソグラフィ技術等を用いて素子分離領域をパターニングして、レジスト７を形成し、その後、異方性エッチングにより、第２ストッパ４、第１のストッパ３をエッチングする。
【００３８】
この後、図６（ｃ）に示すように、数１０ｎｍ程度酸化を行うことにより、酸化膜９が形成される。この際、第１のストッパ３については、酸化されやすい物質であるため、横方向に酸化膜９が成長して形成される。一方、第２のストッパ４は、酸化されにくい物質であり、レジスト７で覆われているため、酸化膜９は形成されない（又は、形成されにくい）。
【００３９】
その後、図６（ｄ）に示すように、レジスト７をマスクとして、異方性エッチングにより、酸化膜２及び半導体基板１をそれぞれエッチングして、その後、レジスト７を剥離する。
【００４０】
以下、図６（ｅ）のように、ＳｉＯ2 等を堆積させて埋め込み、絶縁膜６を形成する。その後、図６（ｆ）のように、ＣＭＰを行い絶縁膜６を研磨し、エッチバックと平坦化を行う。図では、ＣＭＰが、例えば第２ストッパが表面に露出されたことを基準として行われたものである。つぎに、図６（ｇ）に示すように、ＣＭＰ終了後、この第１及び第２ストッパ３、４を等方性エッチングを用いて剥離する。
【００４１】
このとき、フィールド端の形状は、２段階ステップとなっている。各ステップの厚さは、前述したように、従来のストッパの膜厚のほぼ半分程度に薄くすることができる。また、第１の実施の形態と同様に、場所によっては、図６（ｆ）に示されたようなＣＭＰの工程で、第１のストッパ３まで研磨されることになる。
【００４２】
つぎに、図７に、本願請求項に係わる発明ではない第４の参考例に係る半導体装置の製造方法についての工程概略図を示す。この実施の形態は、第２のストッパのさらに上に酸化膜層を形成し、これをマスクとして用いる方法である。
図７（ａ）に示すように、シリコン等の半導体基板上１に、酸化膜２を、例えば１０〜２０ｎｍ程度形成する。酸化膜２の上に、多結晶シリコン等を、例えば１００〜１５０ｎｍ程度堆積させ第１のストッパ３を形成する。さらにこの上にＳｉＮ等を２００〜２５０ｎｍ程度堆積させ、第２のストッパ４を形成する。第１及び第２のストッパは、酸化速度の異なるもの、又は、等方性エッチング速度の異なるもの等の組合せにより、適宜材料を選択することができる。ここでは、一例として、等方性エッチング速度の異なる材料を選択した。第１及び第２のストッパ３、４の膜厚等の条件は、第１の実施の形態と同様である。第２の参考例では、さらにその上に、酸化膜８を、例えば３００〜４００ｎｍ程度堆積させる。
つぎに、図７（ｂ）に示すように、光リソグラフィ技術等を用いて素子分離領域をパターニングして、レジスト７を形成し、その後、異方性エッチングにより、酸化膜８及びＳｉＮ層の第２ストッパ４をエッチングする。
【００４３】
つぎに、図７（ｃ）に示すように、レジスト７を剥離し、酸化膜８をマスクとして、等方性エッチングを行う。この工程によって、多結晶シリコンの第１ストッパ３を、例えば数１０ｎｍ程エッチングする。等方性エッチングの際は、第１のストッパ３は、エッチングされやすい物質であるため、横方向にエッチングが進行するものの、第２のストッパ４はエッチングされにくい物質であり、また、酸化膜８で覆われているため、エッチングされない（又は、エッチングされにくい）。その後、図７（ｄ）に示すように、酸化膜８をマスクとして、異方性エッチングにより、半導体基板１をそれぞれエッチングして、その後、酸化膜８を剥離する。
【００４４】
つぎに、第１の実施の形態と同様の工程が行われる。すなわち、図７（ｅ）のように、ＳｉＯ2 等を堆積させて埋め込み、絶縁膜６を形成する。その後、図７（ｆ）のように、ＣＭＰを行い絶縁膜６を研磨し、エッチバックと平坦化を行う。図では、ＣＭＰが、例えば第２ストッパが表面に露出されたことを基準として行われたものである。つぎに、図７（ｇ）に示すように、ＣＭＰ終了後、この第１及び第２ストッパ３、４を等方性エッチングを用いて剥離する。
【００４５】
このとき、フィールド端の形状は、２段階ステップとなっている。各ステップの厚さは、前述したように、従来のストッパの膜厚のほぼ半分程度に薄くすることができる。また、第１の実施の形態と同様に、場所によっては、図７（ｆ）に示されたようなＣＭＰの工程で、第１のストッパ３まで研磨されることになる。
【００４６】
図８に、本発明の第３の実施の形態に係る半導体装置の製造方法についての工程概略図を示す。
図８（ａ）に示すように、シリコン等の半導体基板上１に、酸化膜２を形成し、その上に、多結晶シリコン等を、例えば１００〜１５０ｎｍ程度堆積させ第１のストッパ３を形成する。さらにこの上にＳｉＮ等を２００〜２５０ｎｍ程度堆積させ、第２のストッパ４を形成する。さらにその上に、酸化膜８を、例えば３００〜４００ｎｍ程度堆積させる。ここで、第１及び第２のストッパは、一例として、酸化速度の異なる材料を選択した。第１及び第２のストッパ３、４の膜厚等の条件は、第１の実施の形態と同様である。
つぎに、図８（ｂ）に示すように、光リソグラフィ技術等を用いて素子分離領域をパターニングして、レジスト７を形成し、その後、異方性エッチングにより、酸化膜８及びＳｉＮ層の第２のストッパ４をエッチングする。
【００４７】
つぎに、図８（ｃ）に示すように、レジスト７を剥離し、酸化膜８をマスクとして、第１のストッパ３について異方性エッチングを行う。
【００４８】
この後、図８（ｄ）に示すように、数１０ｎｍ程度酸化を行うことにより、酸化膜９が形成される。この際、第１のストッパ３については、酸化されやすい物質であるため、横方向に酸化膜９が成長して形成される。一方、第２のストッパ４は、酸化されにくい物質であり、酸化膜８で覆われているため、酸化膜９は形成されない（又は、形成されにくい）。
【００４９】
その後、図８（ｅ）に示すように、酸化膜８をマスクとして、異方性エッチングにより、半導体基板１をそれぞれエッチングして、その後、酸化膜８を剥離する。
【００５０】
以下は、図８（ｆ）のように、ＳｉＯ2 等を堆積させて埋め込み、絶縁膜６を形成する。その後、図８（ｇ）のように、ＣＭＰを行い絶縁膜６を研磨し、エッチバックと平坦化を行う。図では、ＣＭＰが、例えば第２ストッパが表面に露出されたことを基準として行われたものである。つぎに、図８（ｈ）に示すように、ＣＭＰ終了後、この第１及び第２ストッパ３、４を等方性エッチングを用いて剥離する。
【００５１】
このとき、フィールド端の形状は、２段階ステップとなっている。各ステップの厚さは、前述したように、従来のストッパの膜厚のほぼ半分程度に薄くすることができる。また、第１の実施の形態と同様に、場所によっては、図８（ｇ）に示されたようなＣＭＰの工程で、第１のストッパ３まで研磨されることになる。
【００５２】
なお、第１の実施の形態において、図１（ｃ）の工程の後に、さらに、ＳｉＮ等のライナーを敷く場合もある。図９に、第１の実施の形態においてライナーを備えた構成図を示す。この場合、図９（ｃ’）に示すように、ライナー１０が備えられる。その後、上述したような工程を経て、図９（ｆ’）のような２段階のフィールド端が形成される。なお、ここで（ｃ’）及び（ｆ’）は、図１における（ｃ）及び（ｆ）にそれぞれ相当する。このようにライナーを形成することは、上述の第２又は第３の実施の形態にも適用することができる。
【００５３】
また、第１の実施の形態において、図１（ｄ）の工程の後に、デバイスによっては、絶縁膜６の上に更にＣＭＰのストッパを形成することがある。図１０に、第３のストッパを絶縁膜の上に備えた構成図を示す。図１０において、第３のストッパ１１が、デバイス領域に設けられる。材質及び膜厚等は、第１及び第２ストッパと同様のものを適宜選択することができる。これにより、ＣＭＰの研磨量にばらつきがあっても、例えば、素子分離領域が広い場合でも、素子分離領域の酸化膜の膜厚を十分に確保するための指標とすることができる。このように第３のストッパを形成することは、上述の第２乃至第４の実施の形態にも適用することができる。
【００５４】
また、上記の実施の形態では、２つのストッパによる積層構造を備えるようにしたが、３つ以上の複数のストッパにより積層構造を形成するようにしても良い。また、縦方向に濃度等の勾配をつけて、連続的に酸化又はエッチングの横方向深さをとれるようにすることで、傾斜のついたフィールド端形状にすることによっても、同様の作用・効果がある。
【００５５】
また、第１乃至第３の実施の形態においても、第１のストッパに対して等方性エッチングにより選択的にエッチングを行った後に、さらに酸化を行う工程を付加するようにしても良い。
【００５６】
【発明の効果】
本発明によると、埋め込み素子分離においてＣＭＰを利用した際、素子分離領域端部（フィールド端）の形状を改善することにより、残留ゲート材料を除去しやすくし、ゲート間が導通されることを防止することができる。さらに、フィールド端の形状としては、具体的には、各ステップが浅い２段階のステップ形状又は１段階の浅い形状とすることにより、このような効果を奏することができる。
【００５７】
また、埋め込み素子分離においてＣＭＰを利用した際、オーバエッチング及びデバイス領域の段差等について加工マージンを広げることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係る半導体装置の製造方法についての工程概略図。
【図２】 多結晶シリコン等の第１のストッパまで研磨された場合の断面概略図。
【図３】 第１の参考例に係る半導体装置の製造方法についての工程概略図。
【図４】 第２の参考例に係る半導体装置の製造方法についての工程概略図。
【図５】 第３の参考例に係わる半導体装置の製造方法であって、さらに酸化を行った場合の工程概略図。
【図６】 本発明の第２の実施の形態に係る半導体装置の製造方法についての工程概略図。
【図７】 第４の参考例に係る半導体装置の製造方法についての工程概略図。
【図８】 本発明の第３の実施の形態に係る半導体装置の製造方法についての工程概略図。
【図９】 第１の実施の形態においてライナーを備えた構成図。
【図１０】 第１の実施の形態において第３のストッパを絶縁膜の上に備えた構成図。
【図１１】 従来の埋め込み素子分離による半導体装置の製造方法の工程概略図。
【図１２】 従来のゲート電極を形成する工程概略図。
【図１３】 残留ゲート材料によるゲート電極間の短絡についての説明図。
【符号の説明】
１ 半導体基板
２、５、８、９ 酸化膜
３ 第１のストッパ
４ 第２のストッパ
６ 埋め込み絶縁膜
７ レジスト
１０ ライナー
１１ 第３のストッパ
Claims (5)
- 素子形成領域及び隣接する前記素子形成領域間に設けられた埋め込み素子分離領域を形成する半導体装置の製造方法において、
半導体基板上に酸化膜を形成する工程と、
前記酸化膜上に、化学機械研磨の際に用いられ、第１の膜厚を有する第１のストッパを形成する工程と、
前記第１のストッパの上に、第２の膜厚を有し、酸化速度が前記第１のストッパよりも遅く前記第１のストッパと異なる材料から成る第２のストッパを形成する工程と、
埋め込み素子分離領域を形成するためのレジスト膜を形成する工程と、
前記レジスト膜をマスクとして、前記埋め込み素子分離領域に対応する領域において、前記第２のストッパ及び前記第１のストッパに異方性エッチングを行う工程と、
前記レジスト膜を剥離した後に、前記第１のストッパと前記第２のストッパとの酸化速度の差により、前記第１のストッパの幅が前記第２のストッパの幅より小さくなるように、前記第１のストッパの側面に酸化膜を形成し前記第２のストッパの側面には酸化膜を形成せず、あるいは前記第１のストッパの側面に前記第２のストッパの側面より膜厚の厚い酸化膜を形成する工程と、
前記第１及び第２のストッパをマスクとして、前記埋め込み素子分離領域に対応する領域において、前記半導体基板に異方性エッチングを行い、前記半導体基板上に形成した酸化膜を除去するとともに、前記半導体基板に、トレンチを開孔する工程と、
前記半導体基板上に前記第１及び第２のストッパと前記トレンチとを埋めるように絶縁膜を堆積する工程と、
前記第１及び第２のストッパを基準として化学機械研磨する際、前記埋め込み素子分離領域に埋め込んだ前記絶縁膜の表面をほぼ平坦にし、少なくとも、化学機械研磨される量が少ない所では、前記第１及び第２のストッパが残されるように研磨した後、前記第１のストッパの側面あるいは前記第１及び第２のストッパの側面の酸化膜を残して前記第１及び第２のストッパを除去し、前記第１のストッパの側面に形成して残した酸化膜よりなるステップ形状の酸化膜を形成する工程とを備え、
前記半導体基板上に形成した酸化膜の表面から前記ステップ形状の酸化膜の上面への段差及び、前記ステップ形状の酸化膜の上面から前記ほぼ平坦にした埋め込み素子分離領域に埋め込んだ前記絶縁膜の表面への段差が、後の、前記第１及び第２のストッパを除去して表面が露出した前記半導体基板上の酸化膜上に形成したゲート材料をエッチングする工程において、前記材料が残されることがないように低く形成されていることを特徴とする半導体装置の製造方法。 - 素子形成領域及び隣接する前記素子形成領域間に設けられた埋め込み素子分離領域を形成する半導体装置の製造方法において、
半導体基板上に酸化膜を形成する工程と、
前記酸化膜上に、化学機械研磨の際に用いられ、第１の膜厚を有する第１のストッパを形成する工程と、
前記第１のストッパの上に、第２の膜厚を有し、酸化速度が前記第１のストッパより遅く前記第１のストッパと異なる材料から成る第２のストッパを形成する工程と、
埋め込み素子分離領域を形成するためのレジスト膜を形成する工程と、
前記レジスト膜をマスクとして、前記埋め込み素子分離領域に対応する領域において、前記第２のストッパ、前記第１のストッパ、前記半導体基板上に形成した酸化膜、及び前記半導体基板に異方性エッチングを行い、トレンチを開孔する工程と、
前記レジスト膜を剥離した後に、前記第１のストッパと前記第２のストッパとの酸化速度の差により、前記第１のストッパの幅が前記第２のストッパの幅より小さくなるように、前記第１のストッパの側面に酸化膜を形成し前記第２のストッパの側面には酸化膜を形成せず、あるいは前記第１のストッパの側面に前記第２のストッパの側面より膜厚の厚い酸化膜を形成する工程と、
前記半導体基板上に前記第１及び第２のストッパと前記トレンチとを埋めるように絶縁膜を堆積する工程と、
前記第１及び第２のストッパを基準として化学機械研磨する際、前記埋め込み素子分離領域に埋め込んだ前記絶縁膜の表面をほぼ平坦にし、少なくとも、化学機械研磨される量が少ない所では、前記第１及び第２のストッパが残されるように研磨した後、前記第１のストッパの側面あるいは前記第１及び第２のストッパの側面の酸化膜を残して前記第１及び第２のストッパを除去し、前記第１のストッパの側面に形成して残した酸化膜よりなるステップ形状の酸化膜を形成する工程とを備え、
前記半導体基板上に形成した酸化膜の表面から前記ステップ形状の酸化膜の上面への段差及び、前記ステップ形状の酸化膜の上面から前記ほぼ平坦にした埋め込み素子分離領域に埋め込んだ前記絶縁膜の表面への段差が、後の、前記第１及び第２のストッパを除去して表面が露出した前記半導体基板上の酸化膜上に形成したゲート材料をエッチングする工程において、前記材料が残されることがないように低く形成されていることを特徴とする半導体装置の製造方法。 - 素子形成領域及び隣接する前記素子形成領域間に設けられた埋め込み素子分離領域を形成する半導体装置の製造方法において、
半導体基板上に第１の酸化膜を形成する工程と、
前記第１の酸化膜上に、化学機械研磨の際に用いられ、第１の膜厚を有する第１のストッパを形成する工程と、
前記第１のストッパの上に、第２の膜厚を有し、酸化速度が前記第１のストッパよりも遅く前記第１のストッパと異なる材料から成る第２のストッパを形成する工程と、
前記第２のストッパの上に、第２の酸化膜を形成する工程と、
埋め込み素子分離領域を形成するためのレジスト膜を形成する工程と、
前記レジスト膜をマスクとして、前記第２の酸化膜及び前記第２のストッパに異方性エッチングを行う工程と、
前記レジスト膜を除去する工程と、
前記第２の酸化膜をマスクとして、前記第１のストッパに異方性エッチングを行う工程と、
前記第１のストッパと前記第２のストッパとの酸化速度の差により、前記第１のストッパの幅が前記第２のストッパの幅より小さくなるように、前記第１のストッパの側面に酸化膜を形成し前記第２のストッパの側面には酸化膜を形成せず、あるいは前記第１のストッパの側面に前記第２のストッパの側面より膜厚の厚い酸化膜を形成する工程と、
前記第２の酸化膜、前記第１及び第２のストッパをマスクとして、前記埋め込み素子分離領域に対応する領域において、前記第１の酸化膜及び前記半導体基板に異方性エッチングを行い、前記半導体基板上に形成した前記第１の酸化膜を除去すると共に前記半導体基板にトレンチを開孔する工程と、
前記第２の酸化膜を除去する工程と、
前記半導体基板上に前記第１及び第２のストッパと前記トレンチとを埋めるように絶縁膜を堆積する工程と、
前記第１及び第２のストッパを基準として化学機械研磨する際、前記埋め込み素子分離領域に埋め込んだ前記絶縁膜の表面をほぼ平坦にし、少なくとも、化学機械研磨される量が少ない所では、前記第１及び第２のストッパが残されるように研磨した後、前記第１のストッパの側面あるいは前記第１及び第２のストッパの側面の酸化膜を残して前記第１及び第２のストッパを除去し、前記第１のストッパの側面に形成して残した酸化膜よりなるステップ形状の酸化膜を形成する工程とを備え、
前記半導体基板上に形成した前記第１の酸化膜の表面から前記ステップ形状の酸化膜の上面への段差及び、前記ステップ形状の酸化膜の上面から前記ほぼ平坦にした埋め込み素子分離領域に埋め込んだ前記絶縁膜の表面への段差が、後の、前記第１及び第２のストッ パを除去して表面が露出した前記半導体基板上の前記第１の酸化膜上に形成したゲート材料をエッチングする工程において、前記材料が残されることがないように低く形成されていることを特徴とする半導体装置の製造方法。 - 前記第１のストッパの材質は多結晶シリコンであり、前記第２のストッパの材質は窒化シリコンであることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
- 前記絶縁膜を形成する工程の後で化学機械研磨の前に、埋め込み素子分離領域における前記絶縁膜上に第３のストッパを形成する工程をさらに備えたことを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
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