KR980011680A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

매립 소자 분리 영역의 단부를 스텝 형상으로 함으로써 잔류 게이트 재료를 제거하기 쉽게 하며, 게이트 간이 도통되는 것을 방지한다. 반도체 기판상(1)에 산화막(2), 제1 스토퍼(3) 및 제2 스토퍼(4)를 형성한다(도1a). 제1 및 제2 스토퍼는 산화 속도가 다른 것 또는 등방성 에칭 속도가 다른 것 등 조합에 의해 선택한다. 다음에, 패터닝하여 레지스터(7)를 형성하고 질화 실리콘층의 제2 스토퍼(4), 다결정 실리콘의 제1 스토퍼(3), 산화막(2) 및 반도체 기판(1)을 이방성 에칭한다 (도1b). 레지스터(7)을 박리한 후, 수 10nm 정도 산화를 행함으로써 산화막(5)이 형성된다(도1c). 이 때, 주로 제1 스토퍼(3)는 산화되기 쉬운 물질이기 때문에, 횡방향으로 산화막(5)이 성장하여 형성된다. SiO2등을 퇴적시켜 매립하고 절연막(6)을 형성하여(도3d), CMP를 행하여 절연막(6)을 연마하고(도3e), 이 제1 및 제2 스토퍼(3,4)를 등방성 에칭을 이용하여 박리한다(도3f).

Description

반도체 장치 및 반도체 장치의 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 특히 매립 소자 분리 영역을 형성할 때의 화학 기계 연마(CMP, Chemical Mechanical Polishing) 공정에서 2 종류 이상의 재질을 적층 구조로 한 스토퍼재를 이용한 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
종래, MOS 트랜지스터 등의 소자 분리는 예를 들면 LOCOS법(Local oxidation of silicon법)에 의해 필드 절연막을 형성함으로써 행해진다. 이것은 디바이스 부분에 덮여진 Si3N4를 마스크로 하여 열산화에 의해 분리 확산과 필드 산화막을 형성하는 것이다.
최근에는, 이 외에 매립 소자 분리에 의한 절연막을 형성하는 방법이 주목되고 있다. 이 방법에 의하면 LOCOS법에 비해서, 예를 들면 이하와 같은 이점을 갖는다.
·소자 형성 영역(디바이스)과 소자 분리 영역(필드 부분)과의 단차가 적어 평평하게 되는 것.
·패터닝 할 때 치수 마진을 크게 할 수 있고, 그 결과 제조 마진이 커지므로, 반도체 프로세스에 유리한 것.
·절연막이 깊게 매립되므로 래치업 등이 한 층 방지되는 것.
제11도에서 종래의 매립 소자 분리에 의한 반도체 장치의 제조 방법의 공정 개락도를 도시한다.
매립 소자 분리에 의한 반도체 장치의 제조 공정에서는 CMP 공정이 포함되고 연마할 때의 기준이 되는 스토퍼가 설치된다. 통상, 이 스토퍼는 예를 들면 다결정 실리콘이나 질화 실리콘과 같은 재료에 의해, 단층만의 구조로 형성한 것이 이용되고 있다. 이와 같은 제조 방법을 이하에서 설명한다.
우선, 제11a도에 도시한 바와 같이, 실리콘 등의 반도체 기판(91), 사나화막(92)을 형성한다. 또한, CMP일 때 이용되는 스토퍼(93)를 퇴적시킨다. 스토퍼(93)의 재료고서는, 예를 들면 다결정 실리콘이나 질화 실리콘(SiOXNY)등이 있다. 그 후, 제11b도에 도시한 바와 같이 광 리소그래피 등의 기술을 이용해서 소자 분리 영역을 패터닝하고 그 후, 예를 들면 이방성 에칭에 의해 트렌치를 개공한다. 제11c에 도시한 바와 같이, 트렌치내 등은 디바이스에 따라서 산화를 행하여 산화막(94)을 형성한다. 그 후, 제11d도에 도시한 바와 같이, 예를 들면 SiO2와 같은 절연막(95)을 기판 전체에 퇴적시킨다. 그 후, 제11e도에 도시한 바와 같이, CMP 공정에 의해 에칭과 평탄화를 동시에 행한다. CMP 종료 후 제11f에 도시한 바와 같이, 스토퍼(93)를 등방성 에칭에 의해 박리하여 반도체 기판이 완성된다.
종래의 방법으로는 제11f도에 도시한 바와 같이, 필드단은 단차가 잇는 형상이 된다. 일단, CMP 공정에서 사용되는 스토퍼는 어느 정도의 막 두께가 필요하다(예를 들면 1000옹스트롱 정도). 그리고, CMP의 균일성이 나쁜 경우에는 한개의 웨이퍼에서 장소마다 즉, 소자 형성 영역마다 연마 깊이가 다르게 된다. 그 결과, 어느 개소에서는 두꺼운 단차가 생겨 버리는 일이 있다.
제11f도와 같이 형성된 반도체 기파나은 이어서 게이트 전극을 형성하는 공정이 실시된다. 그 때, 이 두꺼운 단차가 문제가 되는 경우가 있다.
제12도에 종래의 게이트 전극을 형성하는 공정 개략도를 도시한다.
제12a도에는 매립 절연막(95)으로 부터 소자 분리된 소자 형성 영역의 단면을 도시한다. 다음으로, 제12b도에 도시한 바와 같이 다결정 실리콘 등의 게이트 재료(96)를 퇴적하고 패터닝하여, RIE(반응성 이온 에칭, Reactive Ion Etching)등에 의해 도면 중 화살표와 같이 일정한 깊이까지 이방성 에칭이 행해진다. 또한, 대개의 경우 오버 에칭이 행해지는 것의 에칭량은 기판에 손실을 부여하지 않은 정도로 제한된다. 그 때문에 제12c에 도시한 바와 같이, 게이트 재료를 에칭한 후에라도 소자 형성 영역에서의 매립 절연막(95)의 단부에 두꺼운 단차가 생긴 개소에는 단차의 구석에 잔류 게이트 재료(97)가 남겨지게 되는 현상이 발생한다.
제13도에 잔류 게이트 재료에 의한 게이트 전극간의 단락에 대한 설명도를 도시한다.
제13도에 도시한 바와 같이, 게이트 전극(98,99)이 패터닝에 의해 형성되야 하는 것이다. 그러나, 상술한 바와 같이 에칭에 의해 제거되지 않은 잔류 게이트 재료(97)는 패터닝된 게이트 전극(98 및 99)의 사이를 도통하게 된다. 본래 게이트 전극(98 및 99)은 분리될 필요가 있어, 잔류 게이트 재료에 의해 도통되는 것은 불합리하다.
본 발명은 매립 소자 분리시 CMP를 이용할 때, 소자 분리 영역 단부(필드단)의 형상을 개선함으로써 잔류 게이트 재료를 제거하기 쉽게 하며, 게이트 간이 도통되는 것을 방지하는 것을 목적으로 한다. 또한, 필드단 형상으로서는 구체적으로 각 스텝이 얇은 2단계의 스텝 형상 또는 1단계의 얇은 형상으로 하는 것을 목적으로 한다.
또한, 매립 소자 분리에서 CMP를 이용할 때, 오버 에칭 및 디바이스 영역의 단차 등에 대해서 가고 마진을 넓히도록 하는 것을 목적으로 한다.
본 발명에서 화학 기계 연마(CMP)시 이용되는 스토퍼를 산화되는 속도가 다른 재료 또는 등방성 에칭의 에칭 레이트가 다른 재료를 적층 구조로 함으로써(예를 들면, 다결정 실리콘과 질화 실리콘), CMP의 스토퍼 박리 후의 필드단의 형상을 2단 스텝 형상으로 한다.
본 발명에 의하면, 소자 형성 영역 및 인접하는 상기 소자 영역 같에 설치된 매립 소자 분리 영역을 형성하는 반도체 장치의 제조 방법에 있어서, 반도체 기판 상에, 화학 기계 연마 시에 이용되고 막 두께가 얇은 제1 스토퍼를 형성하는 공정과, 상기 제1 스토퍼 상에, 막 두께가 얇고 산화 속도 또는 등방성 에칭 속도가 상기 제1 스토퍼 보다 느린 제2 스토퍼를 형성하는 공정과, 상기 제1 스토퍼와 상기 제2 스토퍼와의 산화 속도 또는 등방성 에칭 속도의 차에 의해 상기 제1 스토퍼의 폭이 상기 제2 스토퍼의 폭보다 좁은 스텝 형상을 형성하는 산화 공정 또는 등방성 에칭 공정과, 상기 반도체 기판에 절연막을 퇴적하는 공정과, 상기 제1 및 제2 스토퍼를 기준으로 하여 화학 기계 연마한 후, 상기 제1 및 제2 스토퍼를 제거함으로써 매립 소자 영역에 매립 절연막을 형성하는 공정을 구비한 반도체 장치의 제조 방법을 제공한다.
또한, 본 발명에 의하면, 화학 기계 연마에 의해 소자 형성 영역 및 인접하는 상기 소자 형성 영역 간에 설치된 매립 소자 분리 영역을 형성한 반도체 장치에 있어서, 매립 절연막은, 각 스텝이 화학 기계 연마에서 절삭해로서 필요한 스토퍼의 박막을 복수개로 분리한 두께를 갖는 낮은 단차를 구비하고, 복수의 상기 각 스텝에 상기 매립 절연막의 표면으로부터 상기 반도체 기판의 표면을 향해서 상기 소자 형성 영역의 폭이 좁아지도록한 스텝 형상으로 한 매립 절연막 단부를 구비한 반도체 장치를 제공하는 것이다.
제1도는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법에 대한 공정 개략도.
제2도는 다결정 실리콘 등의 제1 스토퍼까지 연마된 경우 단면 개략도.
제3도는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법에 대한 공정 개략도.
제4도는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법에 대한 공정 개략도.
제5도는 제3 실시 형태에서 더욱 산화를 행한 경우의 공정 개략도.
제6도는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 방법에 대한 공정 개략도.
제7도는 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 방법에 대한 공정 개략도.
제8도는 본 발명의 제6 실시 형태에 따른 반도체 장치의 제조 방법에 대한 공정 개략도.
제9도는 제1 실시 형태에서 라이너를 구비한 구성도.
제11도는 종래의 매립 소자 분리에 의한 반도체 장치의 제조 방법의 공정 개략도.
제12도는 종래 게이트 전극을 형성하는 공정 개략도.
제13도는 잔류 게이트 재료에 의한 게이트 전극간 단락에 대한 설명도.
* 도면의 주요 부분에 한 부호의 설명
1:반도체 기판 2,5,8,9:산화막
3:제1 스토퍼 4:제2 스토퍼
6:매립 절연막 7:레지스터
10:라이너 11:제3 스토퍼
제1도에서, 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법에 대한 공정 개략도를 도시한다.
제1a도에 도시한 바와 같이, 실리콘 등의 반도체 기판상(1)에 산화막(2)을, 예를 들면 10 내지 20nm 정도 형성한다. 산화막(2)상에 다결정 실리콘 등을, 예를 들면 100 내지 150nm 정도 퇴적시켜 제1 스토퍼(3)를 형성한다. 또한 질화 실리콘 SiXNY(이하, SiN으로 생략) 등을 200 내지 250nm 정도 퇴적시켜 제2 스토퍼(4)를 형성한다. 여기서, 스토퍼로서는 다결정 실리콘 대신에 비정질 실리콘 등의 실리콘계 재료를 이용할 수도 있다. 여기서, 제1 및 제2 스토퍼는 산화 속도가 다른 것 또는 등방성 에칭 속도가 다른 것 등의 조합에 의해 적당한 재료를 선택할 수 있다. 여기에서는 일례로서 산화 속도가 다른 것을 선택한다(또, 이 재료는 등방성 에칭 속도도 마찬가지로 다르다). 또한, 제1 및 제2 스토퍼의 막 두께는 스토퍼 가공 마진이나 CMP의 조건으로부터 결정된다. 스토퍼재의 막두께는 CMP에 의해 연마되는 량의 변동을 고려하여, 어느 정도의 절삭이 필요하다. 충분한 막 두께의 스토퍼를 종래는 1 종류의 재료에 의해 형성하고 있었던 것에 대하여, 본 발명에서는 2 종류의 재료로 형성하고 있다. 그 때문에 각 제1 또는 제2 스토퍼의 막 두께는 종래에 비해서 거의 절반 정도로 할 수 있다. 또한, 잔류 게이트 재료가 종래와 같이 잔류하지 않도록 각 스토퍼 막 두께는 충분히 얇은 두께로 할 필요가 있다.
다음으로, 광 리소그래피 기술 등을 이용하여 소자 분리 ㅣ영역을 패터닝하여 레지스터(7)를 형성한다. 그 후, 제1b도에 도시한 바와 같이 이방성 에칭에 의해 SiN층의 제2 스토퍼(4), 다결정 실리콘의 제1 스토퍼(3), 산화막(2), 및 반도체 기판(1)을 각각 순서대로 에칭한다. 레지스터(7)에서 덮여져 있지 않은 부분은 에칭에 의해 제거되지 않고 남아, 소자 형성 영역(디바이스 영역)이 된다. 한편, 에칭에 의해 제거된 영역은 소자 분리 영역(필드 영역)이 된다.
다음으로, 제1c에 도시한 바와 같이, 레지스터(7)를 박리한 후, 수 10nm 정도 산화를 행함으로써 산화막(5)이 형성된다. 이 때 제1 스토퍼(3)에 대해서는 산화 되기 쉬운 물질이기 때문에, 횡방향으로 산화막(5)이 성장하여 형성된다. 한편, 제2 스토퍼(4)는 산화되기 어려운 물질이기 때문에, 산화막(5)이 형성되지 않는다(또는, 형성되기 어렵다).
다음으로, 제1d도와 같이, SiO2등을 퇴적시켜 매립하고 절연막(6)을 형성한다. 그 후, 제1e도와 같이 CMP를 행하고 절연막(6)을 연마하여, 에칭과 평탄화를 행한다. CMP는 예를 들면 제1 또는 제2 스토퍼가 표면에 노출되는 것을 기준으로 하여 행한다.
다음으로, 제1f도에 도시한 바와 같이, CMP 종료 후 이 제1 및 제2 스토퍼(3, 4)를 등방성 에칭을 이용하여 박리한다. 이 때, 필드단의 형상은 2단계 스텝으로 되어 있다. 각 스텝의 두께는 전술한 바와 같이, 종래의 스토퍼와 막 두께의 거의 반 정도로 얇게 할 수 있다.
또한, 일반적으로 CMP의 균일성이 충분하지 않은 경우는, 한개의 웨이퍼 내에서도 연마되는 깊이가 다른 것이 있다. 그 때문에 종래에는 충분한 두께의 스토퍼를 이용하고 있었지만, 본 발명에서는 스토퍼를 2단 적층 구조로 구성하기 때문에, 장소에 있어서는 제1e도에 도시한 바와 같이 CMP의 공정에서 제1 스토퍼(3)까지 연마되게 된다.
제2도에 다결정 실리콘 등의 제1 스토퍼까지 연마된 경우의 단면 개략도를 도시한다.
이 경우, 제2e'도에 도시한 바와 같이, 제1 스토퍼(3)만이 남겨져 있어, 1단의 스토퍼이지만, 전술한 바와 같이 잔류 게이트재를 고려하여 충분히 얇은 막 두께이다. 따라서, 제2f'에 도시한 바와 같이 제1 스토퍼(3)가 제거되면, 필드단의 단차는 충분히 작은 것이 된다.
제조된 반도체 기판은, 다음의 공정에서 다결정 실리콘 등의 게이트 재료를 퇴적하고 패터닝하여, RIE 등에 의해 이방성 에칭 등이 행해진다. 이 때 필드단에서의 단차는 2단계의 스텝의 개소에서는 각 스텝의 단차가 낮아지므로, 그 구석에 잔류 게이트 재료가 남아 버리는 일은 없다. 또한, 1단계 스텝의 개소라도 스텝의 단차가 낮기 때문에, 그 구석에 잔류 게이트 재료가 남겨지게 되지 않는다. 따라서, 패터닝된 게이트 재료 간을 도통하는 것이 방지되고, 그 후 게이트 전극 가공시 문제가 생기지 않는다.
다음으로, 제3도에 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법에 대한 공정 개략도를 도시한다.
제3a도에 도시한 바와 같이, 제1 실시 형태와 마찬가지로 실리콘 등의 반도체 기판상(1)에 산화막(2)을 적층한다. 또한, 다결정 실리콘 등을, 예를 들면 100 내지 150nm 정도 퇴적시켜 제1 스토퍼(3)를 형성하고, 이 위에 SiN 등을 200 내지 250nm 정도 퇴적시켜 제2 스토퍼(4)를 형성한다. 제1 및 제2 스토퍼는 여기서는 일례로서 등방성 에칭 속도가 다른 재료를 선택한다. 제1 및 제2 스토퍼(3,4)의 막 두께 등의 조건은 제1 실시 형태와 마찬가지이다.
다음으로, 광 리소그래피 기술 등을 이용해서 소자 분리 영역을 패터닝하여 레지스터(7)를 형성한다. 그 후 제3b도에 도시한 바와 같이, 등방성 에칭에 의해 SiN층의 제2 스토퍼(4), 다결정 실리콘의 제1 스토퍼(3), 산화막(2), 및 반도체 기판(1)을 각각 순서대로 에칭한다. 레지스터(7)로 덮여지지 않는 부분은 에칭에 의해 제거되지 않고 남아, 소자 형성 영역(디바이스 영역)이 된다. 한편, 에칭에 의해 제거된 영역은 소자 분리 영역(필드 영역)이 된다.
다음으로, 제3c도에 도시한 바와 같이 등방성 에칭에 의해 다결정 실리콘의 제1 스토퍼(3)를 예를 들면 수 10nm정도 에칭한다. 등방성 에칭할 때는 제1 스토퍼(3)는 에칭되기 쉬운 물질이기 때문에 횡방향으로 에칭이 진행하지만, 제2 스토퍼(4)는 에칭되기 어려운 물질이기 때문에 에칭되지 않는다(또한, 에칭되기 어렵다). 또한, 에칭할 때는 에칭 조건을 바꿈으로써 결과적으로 2단계 스텝 형상을 형성할 수 있다.
이 후, 제1 실시 형태와 마찬가지의 공정이 행해진다. 즉, 제3d도와 같이 SiO2등을 퇴적 매립하여 절연막(6)을 형성한다. 그 후, 제3e도와 같이 CMP를 행하고 절연막(6)을 연마하여, 에칭과 평탄화를 행한다. 도면에서는, CMP가 예를 들면 제2 스토퍼가 표면에 노출된 것을 기준으로 하여 행해진다. 다음으로, 제3e도에 도시한 바와 같이, CMP 종료 후 이 제1 및 제2 스토퍼(3,4)를 등방성 에칭을 이용해서 박리한다.
이 때, 필드 단의 형상은 2단계 스텝이 되어 있다. 각 스텝의 두께는 전술한 바와 같이, 종래의 스토퍼의 막두께의 거의 반 정도로 얇아질 수 있다. 또한, 제1 실시 형태와 마찬가지로 장소에 있어서는, 제3e도에 도시한 바와 같이, CMP의 공정에서 제1 스토퍼(3)까지 연마되게 된다.
제4도에 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법에 대한 공정 개략도를 도시한다. 이 실시 형태는 매립 소자 분리 영역에 대해서 스토퍼 이상의 층과 그보다 아래 층의 2층으로 나뉘어서 에칭하는 방법이다. 또한, 여기서는, 제1 및 제2 스토퍼의 등방성 에칭 속도의 차를 이용해서 필드단의 스텝 형상 구조를 형성한다.
제4a도에 도시한 바와 같이, 실리콘 등의 반도체 기판상(1)에 산화막(2)을 예를 들면, 10 내지 20nm정도 형성한다. 산화막(2)상에 다결정 실리콘 등을 예를 들면 100 내지 150nm정도 퇴적시켜 제1 스토퍼(3)를 형성한다. 또한 이 위에 SiN 등을 200 내지 250 nm 정도 퇴적시켜 제2 스토퍼(4)를 형성한다. 제1 및 제2 스토퍼는 산화 속도가 다른 것 또는 등방성 에칭 속도가 다른 것 등의 조합에 의해 적당한 재료를 선택할 수 있다. 여기서는, 일례로서 등방성 에칭 속도가 다른 재료를 선택한다. 제1 및 제2 스토퍼(3,4)의 막 두께의 조건은 제1 실시 형태와 마찬가지이다.
다음으로, 광 리소그래피 기술 등을 이용하여 소자 분리 영역을 패터닝하여 레지스터(7)를 형성한다. 그 후, 제4b도에 도시한 바와 같이, 이방성 에칭에 의해 SiN층의 제2 스토퍼(4), 다결정 실리콘의 제1 스토퍼(3)를 각각 순서대로 에칭한다. 여기에서, 산화막(2) 및 반도체 기판(1)은 에칭되지 않도록 한다. 레지스터(7)로 덮여져 있지 않은 부분은, 에칭에 의해 제거되지 않고 남아, 디바이스 영역이 된다. 한펴, 에칭에 의해 제거된 영역은 소자 분리 영역(필드 영역)이 된다.
다음으로, 제4c도에서 도시한 바와 같이 등방성 에칭에 의해 다결정 실리콘의 제1 스토퍼(3)를 예를 들면 수 10nm 정도 에칭한다. 등방성 에칭할 때는 제1 스토퍼(3)는 에칭되기 쉬운 물질이기 때문에 횡방향으로 에칭이 진행하지만, 제2 스토퍼(4)는 에칭되기 어려운 물질이기 때문에, 에칭되지 않는다(또는, 에칭되기 어렵다). 또한, 에칭할 때는 에칭 조건을 바꿈으로써 결과적으로 2단계 스텝 형상을 형성할 수 있다.
그 후, 제4d도에 도시한 바와 같이, 이방성 에칭에 의해 산화막(2) 및 반도체 기판(1)을 각각 에칭하고, 레지스터(7)를 박리한다.
다음으로, 제1 실시 형태와 같은 공정이 행해진다. 즉, 제4e도와 같이 SiO2등을 퇴적 매립하여 절연막(6)을 형성한다. 그 후, 제4f도와 같이 CMP를 행하고 절연막(6)을 연마하여, 에칭과 평탄화를 행한다. 도면에서는 CMP가 예를 들면 제2 스토퍼가 표면에 노출된 것을 기준으로 하여 행해진 것이다. 다음으로 제4g도에 도시한 바와 같이 CMP 종료 후, 이 제1 및 제2 스토퍼(3,4)를 등방성 에칭을 이용해서 박리한다.
이 때, 필드단의 형상은 2단계 스텝이 되어 있다. 각 스텝의 두께는 전술한 바와 같이, 종래의 스토퍼의 막두께의 거의 반 정도로 얇아질 수 있다. 또한, 제1 실시 형태와 같이 장소에 있어서는 제4f도에 도시된 바와 같은 CMP의 공정으로 제1 스토퍼(3)까지 연마되게 된다.
제4d도와 같이 레지스터(7)을 박리한 후에, 예를 들면 수 10nm 정도의 산화를 더욱 행하는 경우가 있다. 제5도에 산화를 행한 경우의 공정 개략도를 도시한다. 이 경우 제5d'도에 도시한 바와 같이 산화막(5)이 제1 스토퍼(3)상에 형성된다. 제2 스토퍼(4)에 산화막이 형성되지 않는 것은 일례로서 산화되기 어려운 재료를 선택했기 때문이다. 이하는 제4도와 같이 제5e'도에 도시한 산화막(6)의 퇴적 공정, 제5f'도에 도시한 CMP 공정, 및 도 5g'에 도시한 제1 및 제2 스토퍼(3,4)의 제거 공정을 거쳐서 반도체 기판이 형성된다.
제6도에 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 방법에 대한 공정 개략도를 도시한다. 이 실시 형태는, 매립 소자 분리 영역에 대해서 스토퍼 이상의 층과 그보다 아래층인 2층으로 나뉘어서 에칭하는 방법이다. 또한, 여기서는 제1 및 제2 스토퍼의 산화 속도의 차를 이용해서 필드 단부의 스텝 형상 구조를 형성한다.
제6a도에 도시한 바와 같이, 제3 실시 형태와 같이 실리콘 등의 반도체 기판 상(1)에 산화막(2)을 형성하고, 그 위에 다결정 실리콘 등을, 예를 들면 100 내지 150nm 정도 퇴적시켜 제1 스토퍼(3)를 형성한다. 또한, 이 위에 SiN 등을 200 내지 250nm 정도 퇴적시켜 제2 스토퍼(4)를 형성한다. 여기에서, 제1 및 제2 스토퍼는 일례로서 산화 속도가 다른 재료를 선택한다. 제1 및 제2 스토퍼(3,4)의 막 두께 등의 조건은 제1 실시 형태와 같다.
다음으로, 제6b도에 도시한 바와 같이, 광 리소그래피 기술 등을 이용해서 소자 분리 영역을 패터닝하여 레지스터(7)를 형성하고 그 후, 이방성 에칭에 의해 제2 스토퍼(4), 제1 스토퍼(3)를 에칭한다.
이 후, 제6c도에 도시한 바와 같이 수 10nm정도 산화르 ㄹ행함으로써, 산화막(9)이 형성된다. 이 때 제1 스토퍼(3)에 대해서는 산화되기 쉬운 물질이기 때문에 횡방향으로 산화막(9)이 성장하여 형성된다. 한편, 제2 스토퍼(4)는 산화되기 러려운 물질이고, 레지스터(7)로 덮여 있기 때문에 산화막(9)은 형성되지 않는다(또는, 형성되기 어렵다).
그 후, 제6d도에 도시한 바와 같이 레지스터(7)를 마스크로 하여 이방성 에칭에 의해 산화막(2) 및 반도체 기판(1)을 각각 에칭하고, 그 후 레지스터(7)를 박리한다.
이하는, 제3 실시 형태와 같은 공정이 행해진다. 즉, 제6e도와 같이 SiO2등을 퇴적 매립하여, 절연막(6)을 형성한다. 그 후, 제6f도와 같이, CMP를 행하고 절연막(6)을 연마하여, 에칭과 평탄화를 행한다. 도면에서는 CMP가 예를 들면 제2 스토퍼가 표면에 노출된 것을 기준으로써 행해진 것이다. 다음으로, 제6g도에 도시한 바와 같이 CMP 종료 후, 이 제1 및 제2 스토퍼(3,4)를 등방성 에칭을 이용해서 박리한다.
이 때, 필드단의 형상은 2단계 스텝으로 되어 있다. 각 스텝의 두께는 전술한 바와 같이 종래의 스토퍼의 막 두께의 거의 반 정도로 얇아질 수 있다. 또한 제1 실시 형태와 동일하게 장소에 있어서는, 제6f도에 도시된 바와 같이 CMP의 공정에서 제1 스토퍼(3)까지 연마되게 된다.
다음으로, 제7도에 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 방법에 대한 공정 개략도를 도시한다. 이 실시 형태는 제2 스토퍼의 위에 산화막층을 형성하고, 이것을 마스크로서 이용하는 방법이다.
제7a도에 도시한 바와 같이, 실리콘 등의 반도체 기판(1)상에 산화막(2)을 예를 들면 10 내지 20nm 정도 형성한다. 산화막(2)상에 다결정 실리콘 등을 에를 들면 100 내지 150nm 정도 퇴적시켜 제1 스토퍼(3)를 형성한다. 또한, 이 위에 SiN 등을 200 내지 250nm정도 퇴적시켜 제2 스토퍼(4)를 형성한다. 제1 및 제2 스토퍼는 산화 속도가 다른 것 또는 등방서 에칭 소도가 다른 것 등의 조합에 의해 적당한 재료를 선택할 수 있다. 여기서는, 일례로서 등방성 에칭 속도가 다른 재료를 선택한다. 제1 및 제2 스토퍼(3,4)의 막 두께 등의 조건을 제1 실시 형태와 같다. 제3 실시 형태에서는, 또한 그 위에 산화막(8)을 예를 들면, 300 내지 400nm 정도 퇴적시킨다.
다음으로, 제7b도에 도시한 바와 같이, 광 리소그래피 기술 등을 이용해서 소자 분리 영역을 패터닝해서 레지스터(7)를 형성하고 그 후, 이방성 에칭에 의해 산화막(8) 및 SiN층의 제2 스토퍼(4)를 에칭한다.
다음으로, 제7c도에 도시한 바와 같이, 레지스터(7)를 박리하고 산화막(8)을 마스크로 하여, 등방성 에칭을 행한다. 이 공정에 의해서 다결정 실리콘의 제1 스토퍼(3)를 예를 들면 수 10nm정도 에칭한다. 등방성 에칭할 때는, 제1 스토퍼(3)는 에칭하기 쉬운 물질이기 때문에 횡방향으로 에칭이 진행하지만, 제2 스토퍼(4)는 에칭되기 어려운 물질이고 또한, 산화막(8)으로 덮여져 있기 때문에, 에칭되지 않는다(또는, 에칭되기 어렵다). 그 후, 제7d도에 도시한 바와 같이, 산화막(8)을 마스크로 하여 이방성 에칭에 의해 반도체 기판(1)을 각각 에칭하고 그 후, 산화막(8)을 박리한다.
다음으로, 제1 또는 제2 실시 형태와 같은 공정이 행해진다. 즉, 제7e도와 같이 SiO2 등을 퇴적 매립하여 절연막(6)을 형성한다. 그 후 제7f도와 같이, CMP를 행하고 절연막(6)을 연마하여, 에칭과 평탄화를 행한다. 도면에서는 CMP가 예를 들면 제2 스토퍼가 표면에 노출된 것을 기준으로 하여 행해진 것이다. 다음으로, 제7g도에 도시한 바와 CMP 종료 후, 이 제1 및 제2 스토퍼(3,4)를 등방성 에칭을 이용해서 박리한다.
이 때, 필드단의 형상은 2단계 스텝이 되어 있다. 각 스텝의 두께는, 전술한 바와 같이, 종래의 스토퍼의 박막의 거의 반 정도로 얇아질 수 있다. 또한, 제1 실시 형태와 같이 장소에 있어서는 제7f도에 도시된 바와 같은 CMP의 공정에서 제1 스토퍼(3)까지 연마되게 된다.
제8도에 본 발명의 제6 실시 형태에 따른 반도체 장치의 제조 방법에 대한 공정 개략도를 도시한다.
제8a도에 도시한 바와 같이 제3 실시 형태와 같이 실리콘 등의 반도체 기판 상(1)에 산화막(2)을 형성하고, 그 위에 다결정 실리콘 등을 예를 들면 100 내지 150nm 정도 퇴적시켜 제1 스토퍼(3)를 형성한다. 또한 이 위에 SiN 등을 200 내지 250nm 정도 퇴적시켜 제2 스토퍼(4)를 형성한다. 또한, 그 위에 산화막(8)을 예를 들면 300 내지 400nm 정도 퇴적시킨다. 여기서, 제1 및 제2 스토퍼는 일례로서, 상화 속도가 다른 재료를 선택한다. 제1 및 제2 스토퍼(3,4)의 막 두께 등의 조건은 제1 실시 형태와 같다.
다음으로, 제8b도에 도시한 바와 같이 광 리소그래피 기술 등을 이용해서 소자 분리 영역을 패터닝하여 레지스터(7)를 형성하고, 그 후 이방성 에칭에 의해 산화막(8) 및 SiN 층의 제2 스토퍼(4)를 에칭한다.
다음으로, 제8c도에 도시한 바와 같이, 레지스터(7)를 박리하고 산화막(8)을 마스크로 하여 제1 스토퍼(3)에 대해서 이방성 에칭을 행한다.
이 후, 제8d도에 도시한 바와 같이, 수 10nm정도 산화를 행함으로써 산화막(9)이 형성된다. 이 때, 제1 스토퍼(3)에 대해서는 산화되기 쉬운 물질이기 때문에, 횡방향으로 산화막(9)이 성장하여 형성된다. 한편 제2 스토퍼(4)는 산화되기 어려운 물질이고, 산화막(8)으로 덮여져 있기 때문에, 산화막(9)은 형성되지 않는다(또는, 형성되기 어렵다).
그 후, 제8e도에 도시한 바와 같이 산화막(8)을 마스크로 하여 이방성 에칭에 의해 반도체 기판(1)을 각각 에칭하고, 그 후 산화막(8)을 박리한다.
이하는, 제5 실시 형태와 같은 공정이 행해진다. 즉, 제8f도와 같이, SiO2등을 퇴적 매립하여 절연막(6)을 형성한다. 그 후, 제8g와 같이 CMP를 행하고 절연막(6)을 연마하여, 에칭과 평탄화를 행한다. 도면에서는 CMP가 예를 들면 제2 스토퍼가 표면으로 노출되는 것을 기준으로 행해진 것이다. 다음으로, 제8h도에 도시한 바와 같이 CMP 종료 후 이 제1 및 제2 스토퍼(3,4)를 등방성 에칭을 이용해서 박리한다.
이 때, 필드단의 형상은 2단계 스텝으로 되어 있다. 각 스텝의 두께는 전술한 바와 같이 종래의 스토퍼의 막 두께의 거의 반정도로로 얇아질 수 있다. 또한, 제1 실시 형태와 같이, 장소에 있어서는, 제8g도에 도시한 바와 같은 CMP의 공정에서 제1 스토퍼(3)까지 연마된다.
또한, 제1 실시 형태에서 제1c의 공정 후에 더욱 SiN 등의 라이너를 배치하는 경우도 있다. 제9도에서 제1 실시 형태에서 라이너를 구비한 구성도를 도시한다. 이 경우, 제9c'도에 도시한 바와 같이 라이너(10)가 구비된다. 그 후, 상술한 바와 같은 공정을 거쳐서, 제9f'도와 같은 2단계의 필드단이 형성된다. 또, 여기서 c' 및 f'는 제1도에서의 c 및 f에 각각 상당한다. 이와 같이 라이너를 형성하는 것은, 상술한 제2 내지 제6 실시 형태에도 적용할 수 있다.
또한, 제1 실시 형태에서 제1d도의 공정 후에, 디바이스에 의해서는 절연막(6)상에 또한 CMP의 스토퍼를 형성하는 것이 있다. 제10도에 제3 스토퍼를 절연막상에 구비한 구성도를 도시한다. 제10도에서, 제3 스토퍼(11)가 디바이스 영역에 설치된다. 재질 및 막 두께 등은 제1 및 제2 스토퍼와 동일한 것을 적당히 선택할 수 있다. 이에 따라, CMP의 연마층에 변동이 있어도 예를 들면, 소자 분리 영역이 넓은 경우에도, 소자 분리 영역의 산화막의 막 두께를 충분히 확보하기 위한 지표로 할 수 있다. 이와 같이 제3 스토퍼를 형성하는 것을 상술한 제2 내지 제6 실시 형태에도 적용할 수 있다.
또한, 상기의 실시 형태에서는 2개의 스토퍼에 의한 적층 구조를 구비하도록 했지만, 3개 이상의 복수의 스토퍼에 의해 적층 구조를 형성하도록 하더라도 좋다. 또한, 종방향으로 농도 등의 구배를 주어, 연속적으로 산화 또는 에칭의 횡방향 깊이를 취할 수 있도록 함으로써, 경사를 이룬 필드단 형상으로 하는 것에 의해서도 동일한 작용·효과가 있다.
또한 제1, 제2 제4 내지 제6 실시 형태에서도 제3 실시 형태에서의 제5도 및 그 설명에서 나타낸 바와 같이, 제1 스토퍼에 대해서 등방성 에칭에 의해 선택적으로 에칭을 행한 후에, 또한 산화를 행하는 공정을 부가하도록 하더라도 좋다.
본 발명에 의하면 매립 소자 분리시 CMP를 이용할 때, 소자 분리 영역 단부(필드단)의 형상을 개선함으로써 잔류 게이트 재료를 제거하기 쉽게 하고, 게이트간이 도통되는 것을 방지할 수 있다. 또한, 필드단의 형상으로서는 구체적으로는, 각 스텝이 얇은 2단계의 스텝 형상 또는 1단계의 얇은 형상으로 함으로써, 이와 같은 효과를 발휘할 수 있다.
또한, 매립 소자 분리시 CMP를 이용할 때, 오버 에칭 및 디바이스 영역의 단차 등에 대해서 가공 마진을 넓힐 수 있다.
또한, 스텝 형상을 형성할 때 소자 분리 영역의 반도체 기판 및 그 위에 버퍼 산화막을 에칭함으로써 스텝 형상의 폭 등을 조정하기 쉽고 또한 반도체 기판 내로의 불순물 혼입 등을 방지할 수 있다.

Claims (32)

  1. 소자 형성 영역 및 인접하는 상기 소자 영역 간에 설치된 매립 소자 분리 영역을 형성하는 반도체 장치의 제조 방법에 있어서, 반도체 기판 상에, 화학 기계 연마 시에 이용되고 막 두께가 얇은 제1 스토퍼를 형성하는 공정과, 상기 제1 스토퍼 상에, 막 두께가 얇고 산화 속도 또는 등방성 에칭 속도가 상기 제1 스토퍼 보다 느린 제2 스토퍼를 형성하는 공정과, 상기 제1 스토퍼와 상기 제2 스토퍼와의 산화 속도 또는 등방성 에칭 속도의 차에 의해 상기 제1 스토퍼의 폭이 상기 제2 스토퍼의 폭보다 좁은 스텝 형상을 형성하는 산화 공정 또는 등방성 에칭 공정과, 상기 반도체 기판에 절연막을 퇴적하는 공정과, 상기 제1 및 제2 스토퍼를 기준으로 하여 화학 기계 연마한 후, 상기 제1 및 제2 스토퍼를 제거함으로써 매립 소자 여역에 매립 절연막을 형성하는 공정을 구비한 반도체 장치의 제조 방법.
  2. 반도체 기판에, 화학 기계 연마시 이용되고 막 두께가 얇은 제1 스토퍼를 적층하는 공정과, 또한 상기 제1 스토퍼 상에, 막 두께가 얇고 상기 제1 스토퍼 보다 산화 속도가 느린 제2 스토퍼를 형성하는 공정과, 레지스터에 의해 패터닝하는 공정과, 상기 패터닝에 근거해서, 매립 소자 분리 영역에 대하여 상기 제2 스토퍼, 상기 제1 스토퍼, 및 상기 반도체 기판을 이방성 에칭하는 공정과, 상기 제1 및 제2 스토퍼의 산화 속도의 차에 의해 상기 제1 스토퍼의 폭이 상기 제2 스토퍼의 폭 보다 작아지도록, 상기 제1 스토퍼의 측면을 산화하는 공정과, 상기 반도체 기판 상에 절연막을 퇴적하는 공정과, 화학 기계 연마를 행하고, 상기 제1 또는 제2 스토퍼가 표면에 노출되기 까지 상기 절연막을 연마하여, 매립 소자 분리 영역에 매립 절연막을 형성하는 공정과, 상기 제1 및 제2 스토퍼를 박리하는 공정을 구비한 바나도체 장치의 제조 방법.
  3. 반도체 기판에, 화학 기계 연마시 이용되고 막 두께가 얇은 제1 스토퍼를 적층하는 공정과, 또한 상기 제1 스토퍼 상에, 막두께가 얇고 상기 제1 스토퍼 보다 등방성 에칭 속도가 느린 제2 스토퍼를 형성하는 공정과, 레지스터에 의해 패터닝하는 공정과, 상기 패터닝에 근거하여, 매립 소자 분리 영역에 대하여 상기 제2 스토퍼, 상기 제1 스토퍼 및 상기 반도체 기판을 이방성 에칭하는 공정과, 상기 제1 및 제2 스토퍼의 등방성 에칭 속도의 차에 의해 상기 제1 스토퍼의 폭이 상기 제2 스토퍼의 폭보다 작아지도록, 상기 제1 스토퍼를 등방성 에칭하는 공정과, 상기 반도체 기판상에 절연막을 퇴적하는 공정과, 화학 기계 연마를 행하고, 상기 제1 또는 제2 스토퍼가 표면에 노출되기 따지 상기 절연막을 연마하여, 매립 소자 분리 영역에 매립 절연막을 형성하는 공정과, 상기 제1 및 제2 스토퍼를 박리하는 공정을 구비한 반도체 장치의 제조 방법.
  4. 반도체 기판 상에 산화막을 형성하는 공정과, 상기 산화막상에, 화학 기계 연마시 이용되고 막 두께가 얇은 제1 스토퍼를 적층하는 공정과, 또한 상기 제1 스토퍼 상에 막 두께가 얇고 제1 스토퍼보다 산화 속도가 느린 제2 스토퍼를 형성하는 공정과, 레지스터에 의해 패터닝하는 공정과, 상기 패터닝에 근거해서, 매립 소자 분리 영역에 대하여 상기 제2 스토퍼 및 상기 제1 스토퍼를 이방성 에칭을 하는 공정과, 상기 제1 및 제2 스토퍼의 산화 속도의 차에 의해 상기 제1 스토퍼의 폭이 상기 제2 스토퍼의 폭 보다 작아지도록, 상기 제1 스토퍼의 측면을 산화하는 공정과, 상기 패터닝에 근거해서, 상기 매립 소자 분리 영역에 대하여 상기 산화막 및 상기 반도체 기판을 이방성 에칭하는 공정과, 상기 반도체 기판상에 절연막을 퇴적하는 공정과, 화학 기계 연마를 행하고, 상기 제1 또는 제2 스토퍼가 표면에 노출되기 까지 상기 절연막을 연마하여, 매립 소자 분리 영역에 매립 절연막을 형성하는 공정과, 상기 제1 및 제2 스토퍼를 박리하는 공정을 구비한 반도체 장치의 제조 방법.
  5. 반도체 기판 상에 산화막을 형성하는 공정과, 상기 산화막상에, 화학 기계 연마시 이용되고 막 두께가 얇은 제1 스토퍼를 적층하는 공정과, 또한 상기 제1 스토퍼 상에, 막 두께가 얇고 상기 제1 스토퍼 보다 등방성 에칭 속도가 느린 제2 스토퍼를 형성하는 공정과, 레지스터에 의해 패터닝하는 공정과, 상기 패터닝에 근거해서, 매립 소자 분리 영역에 대하여 상기 제2 스토퍼를 이방성 에칭하는 공정과, 상기 제1 및 제2 스토퍼의 등방성 에칭 속도의 차에 의해 상기 제1 스토퍼의 폭이 상기 제2 스토퍼의 폭 보다 작아지도록, 상기 제1 스토퍼를 등방성 에칭하는 공정과, 상기 패터닝에 근거해서, 상기 매립 소자 분리 영역에 대하여 상기 산화막 및 상기 반도체 기판을 이방성 에칭하는 공정과, 상기 반도체 기판 상에 절연막을 퇴적하는 공정과, 화학 기계 연마를 행하고, 상기 제1 또는 제2 스토퍼가 표면에 노출되기 까지 상기 절연막을 연마하여, 매립 소자 분리 영역에 매립 절연막을 형성하는 공정과, 상기 제1 및 제2 스토퍼를 박리하는 공정을 구비한 반도체 장치의 제조 방법.
  6. 반도체 기판상에 산화막을 형성하는 공정과, 상기 산화막상에, 화학 기계 연마시 이용되고 막 두께가 얇은 제1 스토퍼를 적층하는 공정과, 상기 제1 스토퍼 상에, 막 두께가 얇고 상기 제1 스토퍼 보다 산화 속도가 느린 제2 스토퍼를 형성하는 공정과, 상기 제2 스토퍼 상에 제2 산화막을 형성하는 공정과, 레지스터에 의해 패터닝하는 공정과, 상기 패터닝에 근거해서, 매립 소자 분리 영역에 대하여 상기 제2 산화막, 상기 제2 스토퍼 및 제1 스토퍼를 이방성 에칭하는 공정과, 상기 레지스터를 박리한 후에, 상기 제2 산화막을 마스크로 하여 상기 제1 및 제2 스토퍼의 산화 속도의 차에 의해 상기 제1 스토퍼의 폭이 상기 제2 스토퍼의 폭보다 작아지도록, 상기 제1 스토퍼의 측면을 산화하는 공정과, 상기 제2 산화막을 마스크로 하여 상기 패터닝에 근거해서, 상기 매립 소자 분리 영역에 대하여 상기 산화막 및 상기 반도체 기판을 이방서 에칭하는 공정과, 상기 제2 산화막을 박리하는 공정과, 상기 반도체 기판 상에 절연막을 퇴적하는 공정과, 화학 기계 연마를 행하고, 상기 제1 또는 제2 스토퍼가 표면에 노출되기 까지 상기 절연막을 연마하여, 매립 소자 분리 영역에 매립 절연막을 형성하는 공정과, 상기 제1 및 제2 스토퍼를 박리하는 공정을 구비한 반도체 장치의 제조 방법.
  7. 반도체 기판 상에 산화막을 형성하는 공정과, 상기 산화막상에, 화학 기계 연마시 이용되고 막 두께가 얇은 제1 스토퍼를 적층하는 공정과, 상기 제1 스토퍼 상에, 막 두께가 얇고 상기 제1 스토퍼 보다 등방성 에칭 속도가 느린 제2 스토퍼를 형성하는 공정과, 상기 제2 스토퍼 상에 제2 산화막을 형성하는 공정과, 레지스터에 의해 패터닝하는 공정과, 상기 패터닝에 근거해서, 매립 소자 분리 영역에 대하여 상기 제2 산화막 및 상기 제2 스토퍼를 이방성 에칭하는 공정과, 상기 레지스터를 박리한 후에, 상기 제2 산화막을 마스크로 하여 상기 제1 및 제2 스토퍼의 등방성 에칭 속도의 차에 의해 상기 제1 스토퍼의 폭이 상기 제2 스토퍼의 폭 보다 작아지도록, 상기 제1 스토퍼를 등방성 에칭하는 공정과, 상기 제2 산화막을 마스크로 하여 상기 패터닝에 근거해서, 상기 매립 소자 분리 영역에 대하여 상기 산화막 및 상기 반도체 기판을 이방성 에칭하는 공정과, 상기 제2 산화막을 박리하는 공정과, 상기 반도체 기판 상에 절연막을 퇴적하는 공정과, 화학 기계 연마를 행하고, 상기 제1 또는 제2 스토퍼가 표면에 노출되기 까지 상기 절연막을 연마하여, 매립 소자 분리 영역에 매립 절연막을 형성하는 공정과, 상기 제1 및 제2 스토퍼를 박리하는 공정을 구비한 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 제1 스토퍼 재질은 다결정 실리콘이고, 상기 제2 스토퍼의 재료는 질화 실리콘인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제2항에 있어서, 상기 제1 스토퍼 재질은 다결정 실리콘이고, 상기 제2 스토퍼의 재료는 질화 실리콘인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제3항에 있어서, 상기 제1 스토퍼 재질은 다결정 실리콘이고, 상기 제2 스토퍼의 재료는 질화 실리콘인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제4항에 있어서, 상기 제1 스토퍼 재질은 다결정 실리콘이고, 상기 제2 스토퍼의 재료는 질화 실리콘인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제5항에 있어서, 상기 제1 스토퍼 재질은 다결정 실리콘이고, 상기 제2 스토퍼의 재료는 질화 실리콘인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제6항에 있어서, 상기 제1 스토퍼 재질은 다결정 실리콘이고, 상기 제2 스토퍼의 재료는 질화 실리콘인 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제7항에 있어서, 상기 제1 스토퍼 재질은 다결정 실리콘이고, 상기 제2 스토퍼의 재료는 질화 실리콘인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제1항에 있어서, 상기 제1 스토퍼에 산화막을 형성하는 공정 후에 소자 형성 영역을 덮는 라이너를 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제2항에 있어서, 상기 제1 스토퍼에 산화막을 형성하는 공정 후에 소자 형성 영역을 덮는 라이너를 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제3항에 있어서, 상기 제1 스토퍼에 산화막을 형성하는 공정 후에 소자 형성 영역을 덮는 라이너를 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제4항에 있어서, 상기 제1 스토퍼에 산화막을 형성하는 공정 후에 소자 형성 영역을 덮는 라이너를 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제5항에 있어서, 상기 제1 스토퍼에 산화막을 형성하는 공정 후에 소자 형성 영역을 덮는 라이너를 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제6항에 있어서, 상기 제1 스토퍼에 산화막을 형성하는 공정 후에 소자 형성 영역을 덮는 라이너를 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제7항에 있어서, 상기 제1 스토퍼에 산화막을 형성하는 공정 후에 소자 형성 영역을 덮는 라이너를 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제1항에 있어서, 상기 절연막을 형성하는 공정 후에 매립 소자 분리 영역에서의 상기 절연막 상에 제3 스토퍼를 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제2항에 있어서, 상기 절연막을 형성하는 공정 후에 매립 소자 분리 영역에서의 상기 절연막 상에 제3 스토퍼를 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제3항에 있어서, 상기 절연막을 형성하는 공정 후에 매립 소자 분리 영역에서의 상기 절연막 상에 제3 스토퍼를 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제4항에 있어서, 상기 절연막을 형성하는 공정 후에 매립 소자 분리 영역에서의 상기 절연막 상에 제3 스토퍼를 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제5항에 있어서, 상기 절연막을 형성하는 공정 후에 매립 소자 분리 영역에서의 상기 절연막 상에 제3 스토퍼를 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제6항에 있어서, 상기 절연막을 형성하는 공정 후에 매립 소자 분리 영역에서의 상기 절연막 상에 제3 스토퍼를 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제7항에 있어서, 상기 절연막을 형성하는 공정 후에 매립 소자 분리 영역에서의 상기 절연막 상에 제3 스토퍼를 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 화학 기계 연마에 의해 소자 형성 영역 및 인접하는 상기 소자 형성 영역 간에 설치된 매립 소자 분리 영역을 형성한 반도체 장치에 있어서, 매립 절연막은, 각 스텝이 화학 기계 연마에서 절삭으로서 필요한 스토퍼의 박막을 복수개로 분리한 두께를 갖는 낮은 단차를 구비하고, 복수의 상기 각 스텝에 의해 상기 매립 절연막의 표면으로부터 상기 반도체 기판으 표면을 향해서 상기 소자 형성 영역의 폭이 좁아지도록 한 스텝 형상으로 한 매립 절연막 단부를 구비한 반도체 장치.
  30. 제29항에 있어서, 상기 매립 절연막 단부는, 화학 기계 연마 공정에서 사용되는 스토퍼를, 막 두께가 비교적 얇은 제1 스토퍼와 상기 제1 스토퍼보다 산화 속도 또는 등방성 에칭 속도가 느린 제2 스토퍼에 의한 적층 구조에 의해 화학 기계 연마로 스토퍼로서 필요로 하는 소정의 절삭 막 두께로 하고, 상기 제1 스토퍼와 상기 제2 스토퍼의 산화 속도 또는 등방성 에칭 속도의 차에 의해서 상기 제1 및 제2 스토퍼를 스텝 형상으로 하고, 상기 제1 및 제2 스토퍼를 제거함으로써 스텝 형항으로 한 것을 특징으로 하는 반도체 장치.
  31. 제29항에 있어서, 상기 매립 절연 단부는, 상기 화학 기계 연마에 의해 얇게 연마된 개소는 각 스텝이 얇은 단차를 갖는 2단계 스텝 형상인 한편, 상기 화학 기계 연마에 의해 깊게 연마된 개소는 얇은 단차를 갖는 1단계 스텝 형상인 것을 특징으로 하는 반도체 장치.
  32. 제30항에 있어서, 상기 매립 절연 단부는, 상기 화학 기계 연마에 의해 얇게 연마된 개소는 각 스텝이 얇은 단차를 갖는 2단계 스텝 형상인 한편, 상기 화학 기계 연마에 의해 두껍게 연마된 개소는 얇은 단차를 갖는 1단계 스텝 형상인 것을 특징으로 하는 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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