KR100199007B1 - 필드산화막 형성과 트랜치 형성이 혼합된 소자 격리방법 - Google Patents

Abstract

본 발명은 필드산화막 형성과 트랜치 형성이 혼합된 소자 격리방법에 관한 것으로서, 설계 규칙이 0.25㎛ 또는 그 이하가 되는 소자 제조기술에서 사용될 소자 격리 방법에 관한 것이다.

본 발명은 종래 기술에서 트랜치를 사용한 구조에서의 문제가 될 수 있는 폭이 넓이 영역의 트랜치 형성 및 채우기를 해결하기 위해, 실리콘 기판 위에 열산화막을 성장시키고, 제1질화막을 증착하고 산화질화막을 형성하고, 그 위에 제2질화막을 증착하고, 활성영역을 형성하기 위해 사진식각 공정을 거쳐 건식식각하는 제1공정과, 산화막을 증착하고 그 산화막을 과도비등방성 건식식각하여 산화막 스페이서를 형성하는 제2공정과, 얇은 열산화막을 성장하고 질화막을 덮고 비등방성 건식식각하여 질화막 스페이서를 형성하는 제3공정과, 제1필드산화막을 성장하고 제2질화막과 질화막 페이서를 습식식각하는 제4공정과, 실리콘 기판을 파서 트랜치를 형성하고 얇은 열산화막을 성장하고 CVD 법으로 산화막을 증착하는 제5공정과, 증착된 산화막을 등방섕 건식 또는 비등방성 습식하는 제6공정과, 두께가 상대적으로 작은 미니 필드산화막을 성장하는 제7공정으로 이루어진 것이다.

Description

필드산화막 형성과 트랜치 형성이 혼합된 소자 격리방법

제1도는 본 발명의 제1실지예에 따른 소자 격리 제조공정을 나타낸 단면도.

제2도는 본 발명의 제2실시예에 따른 소자 격리 제조공정을 나타낸 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 2, 7, 10 : 제1내지 제3산화막

3, 5 : 제1, 제2질화막 4 : 산화 질화막

6 : 산화막 스페이서 8 : 질화막 스페이서

9, 12 : 제1, 제2필드 산화막 11 : 산화막

15 : 활성영역 16 : 간격이 5λ인 소자 격리 영역

17 : 간격이 1λ인 소자 격리 영역

본 발명은 소자 격리 방법에 관한 것으로서, 특히 필트 산화막 형성과 트랜치 형성이 혼합된 소자 격리방법에 관한 것이다.

최근에, 소자의 크기가 스케일링 다운(scaling down)되면서 종래의 소자 격리 기술인 LOCOS(Local Oxidation of Silicon)는 한계에 이르러 새로운 방법으로 변형된 LOCOS 격리 기술이 사용되었다.

그러나 0.25㎛(256M DRMA 수준)또는 그 이하의 설계 규칙을 갖는 기술에서 종래의 소자격리 기술은 불가능하기 때문에 소자의 격리나 래치-업(latch-up) 억제를 안전하게 하기 위해 트랜치(trench) 기술이 사용되었다. 이 또한 트랜치의 폭이 작은 영역에서는 폴리실리콘이나 산화막을 채우기 쉬우나 폭이 큰 경우에는 문제점이 있다.

물론, CMP(Chemical Mechanical Polishing) 기술을 적용하여 넓은 면적을 채울 수 있지만, 디슁(dishing) 효과나 입자(partical) 문제가 많이 발생하는 CMP의 공정을 거쳐야 하는 문제점이 있다.

따라서, 좁은 영역은 트랜치와 산화막 채우기를, 그리고 넓은 면은 필드 산화막을 성장시키는 방법이 필요하다.

즉, 트랜치와 필드 산화막을 동시에 사용하는 소자 격리 기술을 가능한 공정을 간단하게 하고 작은 설계 규칙을 갖는 소자 제조 기술에 적용할 수 있도록 제조 방법상의 개선이 필요하다.

따라서, 본 발명은 0.25㎛ 또는 그 이하의 설계 규칙을 갖는 기술수준에서 가능한 공정의 단순성을 유지하면서 자기 정렬형으로 트랜치와 필드 산화막이 형성되도록 하는 필드 산화막 형성과 트랜치 형성이 혼합된 소자 격리방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 특징은, 실리콘 기판 위에 제1산화막, 제1질화막, 산화질화막, 그리고 제2질화막을 순차로 증착한 후, 활성영역을 형성하기 위해 사진식각에 의해 상기 막들을 역순으로 건식식각하는 제1공정과, 상기 제1공정의 제2질화막 위에 산화막을 형성한 후, 이 산화막을 과도 비등방성 건식식각에 의해 산호막 스페이서를 형성하는 제2공정과, 상기 제2공정에서 실리콘 기판이 노출된 부분에 제2산화막을 형성한 후, 그 위에 질화막을 증착하고, 이 질화막을 비등방성 건식식각하여 질화막 스페이서를 형성하는 제3공정과, 상기 제3공정후, 제1필드 산화막을 성장하고, 상기 제2질화막과 질화막 스페이서를 습식식각하는 제4공정과, 상기 제4공정후, 노출된 실리콘 기판을 파서 트랜치를 형성한 후, 그 트랜치 내부에 제3산화막을 형성하고, 상기 산화질화막, 제1필트산화막, 및 제3산화막 위에 새로운 산화막을 형성하는 제5공정과, 상기 형성된 산화막을 형성된 두께 만큼 등방성 건식(또는 습식)또는 비등방성 건식식각하는 제6공정과, 상기 제6공정 후, 열산화막을 성장하여 트랜치에 의한 손상을 줄이기 위해 상기 제1필드산화막의 두께보다는 상대적으로 얇은 제2필드산화막을 형성하는 제7공정으로 형성함으로써, 사진식각을 한 번만 사용하여 폭이 넓은 영역에서는 필드산화막을 성장하고, 작은 영역에서는 트랜치와 두께가 상대적으로 얇은 미니-필드 산화막을 성장시킬 수 있는 특징이 있다.

또한, 본 발명의 다른 특징은, 상기 제3공정에서 버어즈 비크(bird's beak)를 줄이기 위해 제2산화막을 성장하지 않는 것이 특징이다.

이하, 본 발명을 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.

제1b도 내지 제1h도는 본 발명의 제1실시예에 따른 소자 격리 공정을 나타낸 단면도이다.

여기서, 제1a도는 소자가 제조되는 활성영역(active arrea, 15), 필드 산환막이 형성되는 간격이 5λ인 소자 격리 영역(17)을 평면으로 도시한 것이다. 여기서, 넓게 산화막이 형성된 영역(16)에 5λ로 그 크기를 표시한 것은 넓은 소자 격리영역에 대한 하나의 예로서 나타낸 것이다.

따라서 그 크기는 5λ가 아닌 다른 크기로도 형성 가능하다.

이에따라 제1b도 단면은 상기 제1a도 도면의 X-Y 사이를 단면으로 잘랐을 때 얻어지는 단면이다.

제1b공정은 순수한 실리콘 기판(1) 위에제1산화막(SiO₂)(2)을 3㎚에서 30㎚범위에서 성장하고, 제1질화막(Si₃N₄)(3)을 10㎚에서 160㎚사이의 범위에서 증착한다.

상기 제1질화막(3) 위에 습식 산화를 위한 고온로에서 850℃에서 1050℃사이의 온도 범위에서 5분 내지 30분의 시간 동안 습식 산화를 시켜 산화질화막(oxinitride)(4)를 형성한다.

그리고 이 산화질화막(4)위에10㎚에서 160㎚사이의 두께 범위에서 선정하여 제2질화막(Si₃N₄)(5)를 형성한다.

그후, 활성영역(15)을 형성하기 위해 사진 식각에 의해 필드산화막 성장이 이루어질 부분만 상기 제2질화막(5), 산화질화막(4), 제1질화막(3)그리고 제1산화막(2)을 순차로 건식 식각한다.

또한, 경우에 따라 제1산화막(2)은 남겨 두어도 된다.

(제1c도) 공정은, 상기 (제1b도)공정 위에 산화막을 10㎚에서 70㎚사이의 두께 범위에서 선정하여 증착하고, 그 산화막만을 과도 비등방성 건식 식각에 의해 산화막 스페이서(spacer)(6)를 형성한다.

(제1d도)공정은, 상기 (제1c도) 공정에서 실리콘 기판(1)이 노출된 부분에 0㎚에서 30㎚사이의 두께 범위에서 임의 두계의 얇은 열 산화막인 제2산화막(7)을 형성하고, 그 위에 질화막을 50㎚에서 250㎚사이의 두계 범위에서 선정한 두께로 증착한다.

그후, 그 형성된 두께 만큼을 비등방성 건식 식각하여 질화막 스페이서(8)를 형성하는 공정이다.

한편, 상기 (제1d도) 공정에서 상기 질화막 스페이서(8)를 1λ두께로 형성하면 전체 스페이서 폭은 2λ가 되므로, 질화막 스페이서 폭의 두배가 트랜치가 형성되는 최대 폭이 된다.

따라서, 종래의 트랜치 형성에서 문제가 되었던 건식식각시의 사이징 효과(sizing effect)(이는 큰 패턴과 작은 패턴을 동시에건식식각할 때 식각비의 차이 효과)가 본 발명에서는 줄어든다.

(제1e도)공정은, 상기 (라)공정의 구조와 넓은 영역의 필드산화막이 형성될 영역(16)에 제1필드산화막(9)을 100㎚에서 500㎚사이의 두께로 성장한 후, 상기 제2질화막(5)과 질화막 스페이서(8)를 습식 식각하는 공정이다.

(제1f도)공정은, 상기 (제1a도)에서 트랜치가 형성될 영역(17)에 순수한 실리콘 기판(1)이 노출되게 하고, 트랜치 형성을 위한 식각을 한다. 이때 식각 깊이는 설계 규칙에 따라 0.1㎛에서 0.7㎛사이의 범위로 형성된다.

이렇게 형성된 트랜치 내부에 3㎚에서 30㎚사이의 얇은 산화막인 제3산화막(10)을 성장한 후, 그 위에 저압화학기상증착(LPCVD)방법으로 산화막(11)을 30㎚에서 500㎚의 두께 범위에서 선정한 값으로 증착한다.

(제1g도)공정은, 상기 (제1f도)공정의 트랜치 부분에서 증착된 산화막(11)만을 남기고, 증착된 두께 만큼 상기 증착된 산화막(11)을 비등방성 습식 또는 등방성 건식 식각을 하는 공정이다.

(제1h도)공정은, 상기 (제1g도)공정 위에 열산화막을 30㎚에서 100㎚사이의 범위로 성장한 후, 가능한 한 트랜치에 의한 손상(즉, 접합의 누설전류)을 줄이기 위해 두께가 상대적으로 얇은 제2필드산화막(12)을 형성한 후, 상기 제1질화막(3)을 제거하여 소자 격리를 완료한다.

제2도는 본 발명의 제2실시예에 따른 소자 격리 공정을 나타낸 단면도들이다.

여기서, (제1a도)와 (제1b도) 내지 (제1c도) 공정은 상기 제1도에서 설명된 바와 동일 하므로 생략하고, 더불어 이후에 형성되는 각 막들의 두께는 공정 조건은 동일하므로 생략한다.

이후의 (제1d도)공정은, 상기 (제1c도)공정에서 형성된 제2산화막(7)의 성장 없이 질화막 스페이서(8)를 형성하는 점이 다르다.

즉, 질화막 스페이서(8) 아래에 상술한 두께만큼 얇은 제2산화막(7)을 형성하지 않으면, 다음의 제1e도 공정에서 보여지는 제1필드산화막(9) 성장시 버어즈 비크(Bird's beak)가 줄게된다.

(제1e도)공정은, (제1d도)공정 위에 제1필드산화막(9)을 성장한다.

(제1f도)공정은, 상기 제2질화막(5)과 질화막 스페이서(8)를 습식식각한 후, 실리콘 기판(1)에 트랜치를 파고 제3산화막(10)을 성장하며, 그 위에 CVD방법으로 산화막(11)을 증착하는 공정이다.

(제1g도)공정은, 상기 증착된 산화막(11)을 등방성 건식(또는 습식) 또는 비등방성 습식 식각을 하는 공정이다.

(제1h도)공정은, 상기 (제1g도) 공정 위에 열산화막을 성장한 후 두께가 상대적으로 작은 제2필드산화막(12)을 성장하는 공정이다.

이상과 같은 본 발명의 사진식각을 한 번만 사용하여 폭이 넓은 영역에서는 필드 산화막을 성장하고, 작은 영역에는 트랜치와 미니-필드(mini field)산화막을 성장시킬 수 있는 방법을 제공함으로써, 소자격리 기술에 있어서 가능한 한 공정의 단순성을 유지하면서 자기 정렬형으로 트랜치와 필드산화막을 형성할 수 있는 것이다.

Claims (15)

1. 실리콘 기판 위에 제1산화막, 제1질화막, 산화질화막, 그리고 제2질화막을 순차로 증착한 후, 활성영역을 형성하기 위해 사진식각에 의해 상기 막들을 역순으로 건식식각하는 제1공정과, 상기 제1공정의 제2질화막 위에 산화막을 형성한 후, 이 산화막을 과도 비등방성 건식식각에 의해 산화막 스페이서를 형성하는 제2공정과, 상기 제2공정에서 실리콘 기판이 노출된 부분에 제2산화막을 형성한 후, 그 위에 질화막을 증착하고, 이 질화막을 비등방성건식 식각하여 질화막 스페이서를 형성하는 제3공정과, 상기 제3공정후, 제1필드산화막을 성장하고, 상기 제2질화막과 질화막 스페이서를 습식식각하는 제4공정과, 상기 제4공정 후, 노출된 실리콘 기판을 파서 트랜치를 형성한 후, 그 트랜치 내부에 제3산화막을 형성하고, 상기 산화질화막, 제1필드산화막, 및 제3산화막 위에 새로운 산화막을 형성하는 제5공정과, 상기 형성된 산화막을 형성한 두께 만큼 등방성 건식 또는 비등방성 건식식각하는 제6공정과, 상기 제6공정 후, 열산화막을 성장하여 트랜치에 의한 손상을 줄이기 위해 상기 제1필드산화막의 두께보다는 상대적으로 얇은 제2필드산화막을 형성하는 제7공정으로 형성하는 것을 특징으로 하는 필드산화막 형성과 트랜치 형성이 혼합된 소자 격리방법.
2. 제1항에 있어서, 상기 제1공정은 상기 제1산화막을 3㎚에서 30㎚범위에서 성장하고, 상기 제1질화막을 10㎚에서 160㎚사이의 범위로 증착하며, 상기 산화질화막을 습식산화를 위한 고온로에서 850℃에서 1050℃사이의 온도 범위에서 소정 시간동안 습식산화를 시켜 형성하고, 상기 제2질화막을 10㎚에서 160㎚사이의 두께 범위에서 선정하여 증착하는 것을 특징으로 하는 필드산화막 형성과 트랜치 형성이 혼합된 소자 격리방법.
3. 제1항에 있어서, 상기 제2공정에서 산화막은 10㎚에서 70㎚사이의 두께 범위에서 선정하여 형성하는 것을 특징으로 하는 필드산화막 형성과 트랜치 형성이 혼합된 소자 격리방법.
4. 제1항에 있어서, 상기 제3공정의 제2산화막은 3㎚에서 30㎚사이의 두께 범위에서 임의의 두께로 형성하는 것을 특징으로 하는 필드산화막 형성과 트랜치 형성이 혼합된 소자 격리방법.
5. 제1항에 있어서, 상기 제3공정의 질화막 스페이서는 상기 제2산화막 위에 질화막을 50㎚에서 250㎚사이의 두께 범위에서 임의의 두께로 증착하고, 그 증착된 두께 만큼을 식각하여 형성하는 것을 특징으로 하는 필드산화막 형성과 트랜치 형성이 혼합된 소자 격리방법.
6. 제1항에 있어서, 상기 제4공정의 제1필드산화막은 100㎚에서 500㎚사이의 두께로 성장하는 것을 특징으로 하는 필드산화막 형성과 트랜치 형성이 혼합된 소자 격리방법.
7. 제1항에 있어서, 상기 제5공정의 제3산화막은 3㎚에서 30㎚사이의 두께 범위로 증착하고, 산화막은 30㎚에서 500㎚사이의 두께 범위에서 임의의 한 값을 선정하여 증착하는 것을 특징으로 하는 필드산화막 형성과 트랜치 형성이 혼합된 소자 격리방법.
8. 제1항에 있어서, 상기 트랜치의 최대폭은 건식식각시의 사이징 효과를 줄이기 위해 상기 질화막 스페이서 두께의 두배가 되도록 형성하는 것을 징으로 하는 필드산화막 형성과 트랜치 형성이 혼합된 소자 격리방법.
9. 실리콘 기판 위에 제1산화막, 제1질화막, 산화질화막, 그리고 제2질화막을 순차로 증착한 후, 활성영역을 형성하기 위해 사진식각에 의해 상기 막들을 역순으로 건식식각하는 제1공정과, 상기 제1공정의 제2질화막 위에 산화막을 증착한 후, 이 산화막을 과도 비등방성 건식식각에 의해 산화막 스페이서서 형성하는 제2공정과, 상기 제2공정에서 실리콘 기판이 노출된 부분에 질화막을 증착하고, 이 질화막을 비등방성 건식식각하여 질하막 스페이서를 형성하는 제3공정과, 상기 제3공정후, 제1필드산화막을 성장하고, 상기 제2질화막과 질화막 스페이서를 습식식각하는 제4공정과, 상기 제4공정 후, 노출된 실리콘 지판을 파서 트랜치를 형성한 후, 그 트랜치 내부에 제3산화막을 형성하고, 상기 산화질화막, 제1필드산화막, 및 제3산화막 위에 새로운 산화막을 형성하는 제5공정과, 상기 형성된 산화막을 형성한 두께 만큼 등방성 건식 또는 비등방성 건식식각하는 제6공정과, 상기 제6공정후, 열산화막을 성장하여 트랜치에 의한 손상을 줄이기 위해 상기 제1필드산화막의 두께보다는 상대적으로 얇은 제2필드산화막을 형성하는 제7공정으로 형성하는 것을 특징으로 하는 필드산화막 형성과 트랜치 형성이 혼합된 소자 격리방법.
10. 제9항에 있어서, 상기 제1공정은, 상기 제1산화막을 3㎚에서 30㎚범위에서 형성하고, 상기 제1질화막을 10㎚에서 160㎚사이의 범위로 증착하며, 상기 산화질화막을 습식산화를 위한 고온로에서 850℃에서 1050℃사이의 온도 범위에서 소정 시간동안 습식산화를 시켜 형성하고, 상기 제2질화막을 10㎚에서 160㎚사이의 두께 범위에서 선정하여 증착하는 것을 특징으로 하는 필드산화막 형성과 트랜치 형성이 혼합된 소자 격리방법.
11. 제9항에 있어서, 상기 제2공정에서 산화막은 10㎚에서 70㎚사이의 두께 범위에서 선정하여 증착하는 것을 특징으로 하는 필드산화막 형성과 트랜치 형성이 혼합된 소자 격리방법.
12. 제9항에 있어서, 상기 3공정의 질화막 스페이서는 상기 제2산화막 위에 질화막을 50㎚에서 250㎚사이의 두께 범위에서 임의의 두께로 증착하고, 그 증착된 두께 만큼을 식각하여 형성하는 것을 특징으로 하는 필드산화막 형성과 트랜치 형성이 혼합된 소자 격리방법.
13. 제9항에 있어서, 상기 제4공정의 제1필드산화막은 100㎚에서 500㎚사이의 두께로 성장하는 것을 특징으로 하는 필드산화막 형성과 트랜치 형성이 혼합된 소자 격리방법.
14. 제9항에 있어서, 상기 제5공정의 제3산화막은 3㎚에서 30㎚사이의 두께 범위로 증착하고, 산화막은 30㎚에서 500㎚사이의 두께 범위에서 임의의 한 값을 선정하여 형성하는 것을 특징으로 하는 필드산화막 형성과 트랜치 형성이 혼합된 소자 격리방법.
15. 제9항에 있어서, 상기 트랜치의 최대폭은 건식식각시의 사이징 효과를 줄이기 위해 상기 질화막 스페이서 두께의 두배가 되도록 형성하는 것을 특징으로 하는 필드산화막 형성과 트랜치 형성이 혼합된 소자 격리방법.