JP2000183317A - Ｓｏｉウェハ―の製造方法 - Google Patents
Ｓｏｉウェハ―の製造方法Info
- Publication number
- JP2000183317A JP2000183317A JP11350981A JP35098199A JP2000183317A JP 2000183317 A JP2000183317 A JP 2000183317A JP 11350981 A JP11350981 A JP 11350981A JP 35098199 A JP35098199 A JP 35098199A JP 2000183317 A JP2000183317 A JP 2000183317A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- oxide layer
- region
- groove
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76262—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using selective deposition of single crystal silicon, i.e. SEG techniques
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 エピタキシャル層中に結晶学的欠陥のないSO
Iウェハーの製造法。 【解決手段】 順番に、微結晶半導体材料のウェハー
(1)上に、前記ウェハー(1)の第一部分(8')を被覆してい
る第一保護領域(7)を画定している、耐酸化性材料のマ
スク(9)を形成すること、前記第一部分(8')は前記マス
ク(9)により被覆されていない第二部分(8")により互い
に分離されている、前記ウェハー(1)の前記第二部分
(8")を掘り抜いて、前記ウェハー(1)の前記第一部分
(8')の間に延在している第一溝(10)を形成すること、前
記第一溝(10)の各々は側壁(10a)および底壁(10b)により
画定されている、の工程を含むSOIウェハーの製造方法
において、前記掘り抜き工程の後に、前記第一保護領域
(7)より少なくとも低い位置にある前記第一溝(10)の前
記側壁(10a)の表面領域を除去することの工程を行うこ
とを特徴とする、SOIウェハーの製造方法。
Iウェハーの製造法。 【解決手段】 順番に、微結晶半導体材料のウェハー
(1)上に、前記ウェハー(1)の第一部分(8')を被覆してい
る第一保護領域(7)を画定している、耐酸化性材料のマ
スク(9)を形成すること、前記第一部分(8')は前記マス
ク(9)により被覆されていない第二部分(8")により互い
に分離されている、前記ウェハー(1)の前記第二部分
(8")を掘り抜いて、前記ウェハー(1)の前記第一部分
(8')の間に延在している第一溝(10)を形成すること、前
記第一溝(10)の各々は側壁(10a)および底壁(10b)により
画定されている、の工程を含むSOIウェハーの製造方法
において、前記掘り抜き工程の後に、前記第一保護領域
(7)より少なくとも低い位置にある前記第一溝(10)の前
記側壁(10a)の表面領域を除去することの工程を行うこ
とを特徴とする、SOIウェハーの製造方法。
Description
【０００１】本発明はＳＯＩウェハーの製造のための改
良法に関する。
良法に関する。
【０００２】知られている通り、マイクロエレクトロニ
クス産業において現在非常に広く広がっている解決法に
よると、集積素子の基板は微結晶シリコンのウェハーか
ら得られる。ここ数年間、シリコン単体からなるウェハ
ーに代わるものとして、複合材ウェハー、いわゆるＳＯ
Ｉ（シリコン−オン−絶縁体）ウェハーが提案されてお
り、それは一方の層が他方の層よりも薄く、酸化珪素の
層により分離されている、２層のシリコン層を含む。
クス産業において現在非常に広く広がっている解決法に
よると、集積素子の基板は微結晶シリコンのウェハーか
ら得られる。ここ数年間、シリコン単体からなるウェハ
ーに代わるものとして、複合材ウェハー、いわゆるＳＯ
Ｉ（シリコン−オン−絶縁体）ウェハーが提案されてお
り、それは一方の層が他方の層よりも薄く、酸化珪素の
層により分離されている、２層のシリコン層を含む。
【０００３】ＳＯＩウェハーの製造方法は同出願人の’
９８年１月１３日付けで出願された欧州特許出願第９８
８３０００７．５号の主題であり、そして以下に図１〜
９を参照しながら説明する。
９８年１月１３日付けで出願された欧州特許出願第９８
８３０００７．５号の主題であり、そして以下に図１〜
９を参照しながら説明する。
【０００４】この方法によると、微結晶シリコン領域２
の表面３の上に、最初に第一の酸化珪素層を成長させ、
それは例えば、２００〜６００Åの厚さであり、その
後、第一の窒化珪素層を付着させ、それは９００〜１５
００Åの厚さである。レジストマスクを用いて、第一の
酸化物層および第一の窒化物層の非被覆部分にドライエ
ッチングを行い、その後、レジストマスクを除去し、図
１の中間体構造を提供し、ここで、このようにして得ら
れたウェハーを１として示し、ドライエッチング後に残
った第一の酸化物層および第一の窒化物層の部分を４お
よび５として示し、そしてこれらはそれぞれの第一の保
護領域７を画定しており、微結晶シリコン領域２の第一
部分８’を被覆している。
の表面３の上に、最初に第一の酸化珪素層を成長させ、
それは例えば、２００〜６００Åの厚さであり、その
後、第一の窒化珪素層を付着させ、それは９００〜１５
００Åの厚さである。レジストマスクを用いて、第一の
酸化物層および第一の窒化物層の非被覆部分にドライエ
ッチングを行い、その後、レジストマスクを除去し、図
１の中間体構造を提供し、ここで、このようにして得ら
れたウェハーを１として示し、ドライエッチング後に残
った第一の酸化物層および第一の窒化物層の部分を４お
よび５として示し、そしてこれらはそれぞれの第一の保
護領域７を画定しており、微結晶シリコン領域２の第一
部分８’を被覆している。
【０００５】第一の保護領域７は９として示しているハ
ードマスクを形成し、そしてマスク９により被覆されて
いない第二部分８”の微結晶シリコン領域２をエッチン
グするために、例えば、初期溝１０を形成するために使
用される（図２）。この溝は、製造しようとする埋封酸
化物層（buried oxide layer) の所望の特性により、
０．５〜５μｍの深さである。
ードマスクを形成し、そしてマスク９により被覆されて
いない第二部分８”の微結晶シリコン領域２をエッチン
グするために、例えば、初期溝１０を形成するために使
用される（図２）。この溝は、製造しようとする埋封酸
化物層（buried oxide layer) の所望の特性により、
０．５〜５μｍの深さである。
【０００６】次に、図３に示すように、ウェハー１は酸
化を受けて第二の酸化物層１１を形成し、それは例え
ば、２００〜６００Åの厚さであり、初期溝１０の側壁
および底壁１０ａ、１０ｂを被覆しており、その後に、
９００〜１５００Åの厚さの第二の窒化珪素層１２が付
着される。
化を受けて第二の酸化物層１１を形成し、それは例え
ば、２００〜６００Åの厚さであり、初期溝１０の側壁
および底壁１０ａ、１０ｂを被覆しており、その後に、
９００〜１５００Åの厚さの第二の窒化珪素層１２が付
着される。
【０００７】次に、層１２および１１はマスクを用いず
に異方的にエッチングされる。このエッチング異方性に
より、初期溝１０の底壁１０ｂ並びに部分４および５上
にある第二の窒化珪素層１２および酸化物層１１の水平
部分は除去され、このようにして、図４の中間体構造を
提供し、領域８’はマスク９により依然として上部が被
覆されており、そして側面（垂直壁１０ａ）は酸化物お
よび窒化物部分１１’および１２’により被覆されてお
り、他方、微結晶シリコン領域２は初期溝１０の底壁１
０ｂ上において露出している。
に異方的にエッチングされる。このエッチング異方性に
より、初期溝１０の底壁１０ｂ並びに部分４および５上
にある第二の窒化珪素層１２および酸化物層１１の水平
部分は除去され、このようにして、図４の中間体構造を
提供し、領域８’はマスク９により依然として上部が被
覆されており、そして側面（垂直壁１０ａ）は酸化物お
よび窒化物部分１１’および１２’により被覆されてお
り、他方、微結晶シリコン領域２は初期溝１０の底壁１
０ｂ上において露出している。
【０００８】被覆されていないシリコンは、初期溝１０
の底壁１０ｂにおいてエッチングされて、初期溝１０を
深くし、要求される深さの最終溝１６を得る。特に、最
終溝１６の深さは（初期溝１０の深さと同様）、以下に
説明する通り、所望の被覆された酸化物層の寸法、およ
び、その為、ＳＯＩウェハーの電気特性を決定し、そし
て最終のＳＯＩウェハーに対する仕様により選択され
る。
の底壁１０ｂにおいてエッチングされて、初期溝１０を
深くし、要求される深さの最終溝１６を得る。特に、最
終溝１６の深さは（初期溝１０の深さと同様）、以下に
説明する通り、所望の被覆された酸化物層の寸法、およ
び、その為、ＳＯＩウェハーの電気特性を決定し、そし
て最終のＳＯＩウェハーに対する仕様により選択され
る。
【０００９】微結晶シリコン領域は、ここで、２’とし
て示されている底部分および底部分２’から垂直に延び
ている複数の「カラム」１８を含む。このように、図５
の中間体構造が得られ、窒化物部分５および１２’は互
いに分離されておらず、１９として示され、そして酸化
物部分４および１１’も互いに分離されておらず、２０
として示され、そして部分１９とともに第二保護領域３
０を形成している。
て示されている底部分および底部分２’から垂直に延び
ている複数の「カラム」１８を含む。このように、図５
の中間体構造が得られ、窒化物部分５および１２’は互
いに分離されておらず、１９として示され、そして酸化
物部分４および１１’も互いに分離されておらず、２０
として示され、そして部分１９とともに第二保護領域３
０を形成している。
【００１０】その後、熱酸化工程が行われ、それによ
り、「カラム」１８の露出したシリコン領域は酸化珪素
に転化される。実際、酸化物領域は、最終溝１６の側壁
からカラムの内部に向かって、シリコン領域から徐々に
成長し、そして部分的に底部分２’に向かって内部にも
成長する。酸化の間に、体積が増加するので、徐々に形
成されている酸化物領域は、最終溝１６を完全に閉止し
そして互いに連結されるまで、最終溝１６の空間を占領
する。酸化工程は、カラム１８が完全に酸化されると
（第二の保護領域３０により保護されている２１により
示される上部領域または先端部を除く）、自動的に終了
し、これにより、図６に示されている、連続の埋封酸化
物領域２２を形成し、図６中において、連続の垂直ライ
ンは、酸化膨張を示す２つの最終の隣接した溝１６の壁
から形成される酸化物領域の向かい合った表面を示す。
り、「カラム」１８の露出したシリコン領域は酸化珪素
に転化される。実際、酸化物領域は、最終溝１６の側壁
からカラムの内部に向かって、シリコン領域から徐々に
成長し、そして部分的に底部分２’に向かって内部にも
成長する。酸化の間に、体積が増加するので、徐々に形
成されている酸化物領域は、最終溝１６を完全に閉止し
そして互いに連結されるまで、最終溝１６の空間を占領
する。酸化工程は、カラム１８が完全に酸化されると
（第二の保護領域３０により保護されている２１により
示される上部領域または先端部を除く）、自動的に終了
し、これにより、図６に示されている、連続の埋封酸化
物領域２２を形成し、図６中において、連続の垂直ライ
ンは、酸化膨張を示す２つの最終の隣接した溝１６の壁
から形成される酸化物領域の向かい合った表面を示す。
【００１１】次に、選択的なエッチングにより、第二の
保護領域３０は除去され、そして「先端部」２１を現
し、この先端部は次に行うエピタキシャル成長のための
核を形成するように設計されている。
保護領域３０は除去され、そして「先端部」２１を現
し、この先端部は次に行うエピタキシャル成長のための
核を形成するように設計されている。
【００１２】この段階でウェハー１の三次元構造を示す
図７の構造が得られる。次に、エピタキシャル成長が行
われ、そのパラメータは埋封酸化物領域２２の上の領域
におけるシリコン核形成を回避し、そして横方向の成長
／垂直方向の成長の比を高くするように選択され、それ
により、先端部２１の周囲のシリコンの最初の水平成長
を行い（このようにして、埋封酸化物領域２２の上部表
面を覆う）、その後に、エピタキシャル層２３の垂直方
向の成長を行う。所望により行われる、ウェハー１の上
部表面を平滑化するための化学／機械磨きの工程の後
に、図８に示すウェハー１の最終構造が得られる。
図７の構造が得られる。次に、エピタキシャル成長が行
われ、そのパラメータは埋封酸化物領域２２の上の領域
におけるシリコン核形成を回避し、そして横方向の成長
／垂直方向の成長の比を高くするように選択され、それ
により、先端部２１の周囲のシリコンの最初の水平成長
を行い（このようにして、埋封酸化物領域２２の上部表
面を覆う）、その後に、エピタキシャル層２３の垂直方
向の成長を行う。所望により行われる、ウェハー１の上
部表面を平滑化するための化学／機械磨きの工程の後
に、図８に示すウェハー１の最終構造が得られる。
【００１３】これにより、マイクロエレクトロニクスに
一般的なプロセス工程のみを用いて、ＳＯＩ基板の製造
のために現在使用されているプロセスよりもずっと低い
コストでＳＯＩウェハーを製造することが可能である。
一般的なプロセス工程のみを用いて、ＳＯＩ基板の製造
のために現在使用されているプロセスよりもずっと低い
コストでＳＯＩウェハーを製造することが可能である。
【００１４】しかしながら、上記の製造方法は、非マス
ク化異方性エッチングの工程の間に、被覆されていない
酸化物の部分が存在し、それは、次のエピタキシャル工
程の間に、結晶学的欠陥の多い広い領域を生じさせると
いう欠点がある。
ク化異方性エッチングの工程の間に、被覆されていない
酸化物の部分が存在し、それは、次のエピタキシャル工
程の間に、結晶学的欠陥の多い広い領域を生じさせると
いう欠点がある。
【００１５】特に、図９において、より詳細に例示され
るように、１つの初期溝に対して、第二の酸化物層が、
とりわけ、初期溝１０の内側に向かって成長し、ステッ
プ３９を形成する。結果として、次いで第二の窒化珪素
層１２を付着するときに、それは初期溝１０の側壁の内
側のプロファイルに従い、このようにして、各々の初期
溝１０中に一組のステップ４０を形成する。
るように、１つの初期溝に対して、第二の酸化物層が、
とりわけ、初期溝１０の内側に向かって成長し、ステッ
プ３９を形成する。結果として、次いで第二の窒化珪素
層１２を付着するときに、それは初期溝１０の側壁の内
側のプロファイルに従い、このようにして、各々の初期
溝１０中に一組のステップ４０を形成する。
【００１６】これらのステップ３９、４０は層１２およ
び１１の非マスク化異方性エッチングという次の工程に
おいて、初期溝１０の底部の上および部分４および５の
上の第二の窒化珪素層１２および酸化物層１１の水平部
分だけでなく、ステップ４０を形成している第二の窒化
珪素層１２の部分も除去され、これにより、図１０に示
すように、ステップ３９を画定している第二の酸化物層
１１’の一部を非被覆状態とする。
び１１の非マスク化異方性エッチングという次の工程に
おいて、初期溝１０の底部の上および部分４および５の
上の第二の窒化珪素層１２および酸化物層１１の水平部
分だけでなく、ステップ４０を形成している第二の窒化
珪素層１２の部分も除去され、これにより、図１０に示
すように、ステップ３９を画定している第二の酸化物層
１１’の一部を非被覆状態とする。
【００１７】結果的に、埋封酸化物領域２２を成長させ
るための次の酸化工程において、酸化珪素はステップ３
９において成長され、酸化物領域４１を形成する（図１
１）。これらの酸化物領域４１は、次のエピタキシャル
成長において、エピタキシャル層２３中に結晶学的欠陥
の多い広い領域の形成を生じさせ、この領域は図１２中
に破線により画定されている。
るための次の酸化工程において、酸化珪素はステップ３
９において成長され、酸化物領域４１を形成する（図１
１）。これらの酸化物領域４１は、次のエピタキシャル
成長において、エピタキシャル層２３中に結晶学的欠陥
の多い広い領域の形成を生じさせ、この領域は図１２中
に破線により画定されている。
【００１８】本発明の目的は、この為、エピタキシャル
層中に存在する結晶学的欠陥をなくすように上記の方法
を改良し、それにより、ＳＯＩウェハーの電気特性を改
良することである。
層中に存在する結晶学的欠陥をなくすように上記の方法
を改良し、それにより、ＳＯＩウェハーの電気特性を改
良することである。
【００１９】本発明によると、ＳＯＩウェハーの製造方
法は請求項１に記載の通りに得られる。
法は請求項１に記載の通りに得られる。
【００２０】本発明の理解を補助するために、純粋な制
限しない例示として、添付の図面を参照しながら説明す
る。
限しない例示として、添付の図面を参照しながら説明す
る。
【００２１】本発明は、初期溝１０の側壁１０ａの表面
領域の除去工程の前に、第二の酸化物層１１の形成をも
たらす酸化工程を有し、その為、広くなった溝が保護領
域７の下に部分的に広がっており、このようにして、ス
テップ３９の形成を防止するという原理を基礎とするも
のである。
領域の除去工程の前に、第二の酸化物層１１の形成をも
たらす酸化工程を有し、その為、広くなった溝が保護領
域７の下に部分的に広がっており、このようにして、ス
テップ３９の形成を防止するという原理を基礎とするも
のである。
【００２２】特に、側壁１０ａの表面領域は、初期溝１
０の側壁１０ａおよび底壁１０ｂを覆う犠牲的酸化物層
の形成のための熱酸化工程により除去され、その後、犠
牲的酸化物層はウェットエッチング、好ましくはフッ化
水素酸を用いてウェットエッチングされ、犠牲的酸化物
層を完全に除去する。
０の側壁１０ａおよび底壁１０ｂを覆う犠牲的酸化物層
の形成のための熱酸化工程により除去され、その後、犠
牲的酸化物層はウェットエッチング、好ましくはフッ化
水素酸を用いてウェットエッチングされ、犠牲的酸化物
層を完全に除去する。
【００２３】犠牲的酸化物層を形成するための酸化は、
好ましくは長時間にわたり、それにより、犠牲的酸化物
層は酸化物層１１よりもずっと厚く、特に、２０００〜
４０００Åの厚さである。
好ましくは長時間にわたり、それにより、犠牲的酸化物
層は酸化物層１１よりもずっと厚く、特に、２０００〜
４０００Åの厚さである。
【００２４】熱酸化工程の間に、酸化物は初期溝１０の
内側および単結晶シリコン領域２の第一部分８’の内側
の両方に向かって成長され（その一部は形成される酸化
物により消費される）、犠牲的酸化物層は第一保護層７
よりも低い位置にある第一部分８’を、酸化物層１１よ
りもずっと強く侵入し、それにより、図１３に示す中間
体構造を形成する。犠牲的酸化物層を１４として示す。
内側および単結晶シリコン領域２の第一部分８’の内側
の両方に向かって成長され（その一部は形成される酸化
物により消費される）、犠牲的酸化物層は第一保護層７
よりも低い位置にある第一部分８’を、酸化物層１１よ
りもずっと強く侵入し、それにより、図１３に示す中間
体構造を形成する。犠牲的酸化物層を１４として示す。
【００２５】次のウェットエッチングの間に、犠牲的酸
化物層１４は、その後、完全に除去され、そして酸化物
部分４の末端も除去され、このようにして、図１４に示
す中間体構造を提供する。
化物層１４は、その後、完全に除去され、そして酸化物
部分４の末端も除去され、このようにして、図１４に示
す中間体構造を提供する。
【００２６】特に、第一保護領域７よりも低い位置にあ
り、そして初期溝１０の側壁１０ａを被覆している犠牲
的酸化物層１４の部分の除去は初期溝１０を広げ、第一
保護領域７よりも低い位置に部分的に広がっている中間
体溝１０’を形成し、結果的に、窒化物部分５が、１０
ａ’により示している、中間体溝１０’の側壁に対して
若干突き出している。
り、そして初期溝１０の側壁１０ａを被覆している犠牲
的酸化物層１４の部分の除去は初期溝１０を広げ、第一
保護領域７よりも低い位置に部分的に広がっている中間
体溝１０’を形成し、結果的に、窒化物部分５が、１０
ａ’により示している、中間体溝１０’の側壁に対して
若干突き出している。
【００２７】次に、図３を参照した上記の説明と同様
に、中間体溝１０’の側壁１０ａ’および底壁１０ｂ’
を被覆する第二酸化物層１１を形成するために、ウェハ
ー１は酸化され、そしてその後、第二の窒化珪素層１２
が付着され、それにより、図１６に示す中間体構造が得
られる。
に、中間体溝１０’の側壁１０ａ’および底壁１０ｂ’
を被覆する第二酸化物層１１を形成するために、ウェハ
ー１は酸化され、そしてその後、第二の窒化珪素層１２
が付着され、それにより、図１６に示す中間体構造が得
られる。
【００２８】その後、図４〜８を参照して上述した工程
を行い、最終溝１６を形成し（それは中間体溝１０’よ
りも１〜４μｍ深い）、埋封酸化物層２２を形成し、保
護酸化物および窒化物部分３０を除去し、そしてエピタ
キシャル層２３を成長させる。
を行い、最終溝１６を形成し（それは中間体溝１０’よ
りも１〜４μｍ深い）、埋封酸化物層２２を形成し、保
護酸化物および窒化物部分３０を除去し、そしてエピタ
キシャル層２３を成長させる。
【００２９】特に、既知の方法の図４に対応する図１７
に示すように、層１１、１２の非マスク化異方性エッチ
ングの間に、被覆されない酸化物のステップが形成され
ず、この為、図１１を参照して上述した問題が防止され
る。
に示すように、層１１、１２の非マスク化異方性エッチ
ングの間に、被覆されない酸化物のステップが形成され
ず、この為、図１１を参照して上述した問題が防止され
る。
【００３０】結果的に、説明した方法は結晶学的欠陥を
有せずにエピタキシャル層２３を生じ、そして、このよ
うにして、上記の特許出願明細書に記載されたＳＯＩ基
板よりもずっと良好な電気特性を有するウェハーを、こ
のような基板を製造するために現在使用されている方法
よりもずっと低いコストで製造する。
有せずにエピタキシャル層２３を生じ、そして、このよ
うにして、上記の特許出願明細書に記載されたＳＯＩ基
板よりもずっと良好な電気特性を有するウェハーを、こ
のような基板を製造するために現在使用されている方法
よりもずっと低いコストで製造する。
【００３１】さらに、追加のマスクを使用せずに、単純
な酸化およびウェットエッチング工程によってそして、
このため、低コストで良好に制御可能に、最終の電気特
性の改良が得られる。これは使用される工程が集積回路
の製造において典型的でかつよく知られているものであ
るからである。
な酸化およびウェットエッチング工程によってそして、
このため、低コストで良好に制御可能に、最終の電気特
性の改良が得られる。これは使用される工程が集積回路
の製造において典型的でかつよく知られているものであ
るからである。
【００３２】最後に、本明細書中に例示しそして記載し
た方法に対して多くの変更が行えることが明らかであ
り、その全てが添付の特許請求の範囲に規定されている
ように本発明の範囲に入る。特に、初期溝１０は、説明
したのとは異なる技術を用いて広げられることもでき
る。
た方法に対して多くの変更が行えることが明らかであ
り、その全てが添付の特許請求の範囲に規定されている
ように本発明の範囲に入る。特に、初期溝１０は、説明
したのとは異なる技術を用いて広げられることもでき
る。
【００３３】例えば、第一の窒化物層５の上に、例え
ば、５０００〜７０００Å、好ましくは６０００Åの厚
さのＴＥＯＳ（テトラエチルオルソシリケート）酸化物
層を付着させ、そして次に第一の窒化物層５および第一
の酸化物層４とともに画定して、ハードマスク９を形成
し、ウェハー１の種々の加工工程の間に単結晶シリコン
領域２の第一部分８’を良好に保護することができる。
ば、５０００〜７０００Å、好ましくは６０００Åの厚
さのＴＥＯＳ（テトラエチルオルソシリケート）酸化物
層を付着させ、そして次に第一の窒化物層５および第一
の酸化物層４とともに画定して、ハードマスク９を形成
し、ウェハー１の種々の加工工程の間に単結晶シリコン
領域２の第一部分８’を良好に保護することができる。
【図１】既知の方法による逐次製造工程におけるＳＯＩ
ウェハーの断面図である。
ウェハーの断面図である。
【図２】既知の方法による逐次製造工程におけるＳＯＩ
ウェハーの断面図である。
ウェハーの断面図である。
【図３】既知の方法による逐次製造工程におけるＳＯＩ
ウェハーの断面図である。
ウェハーの断面図である。
【図４】既知の方法による逐次製造工程におけるＳＯＩ
ウェハーの断面図である。
ウェハーの断面図である。
【図５】既知の方法による逐次製造工程におけるＳＯＩ
ウェハーの断面図である。
ウェハーの断面図である。
【図６】既知の方法による逐次製造工程におけるＳＯＩ
ウェハーの断面図である。
ウェハーの断面図である。
【図７】既知の製造方法の２つの逐次工程における斜視
断面図である。
断面図である。
【図８】既知の製造方法の２つの逐次工程における斜視
断面図である。
断面図である。
【図９】既知の製造方法に対するＳＯＩウェハーの断面
図である。
図である。
【図１０】既知の製造方法に対するＳＯＩウェハーの断
面図である。
面図である。
【図１１】既知の製造方法に対するＳＯＩウェハーの断
面図である。
面図である。
【図１２】既知の製造方法に対するＳＯＩウェハーの断
面図である。
面図である。
【図１３】本発明の方法による製造工程の間のＳＯＩウ
ェハーの断面図である。
ェハーの断面図である。
【図１４】本発明の方法による製造工程の間のＳＯＩウ
ェハーの断面図である。
ェハーの断面図である。
【図１５】本発明の方法による製造工程の間のＳＯＩウ
ェハーの断面図である。
ェハーの断面図である。
【図１６】本発明の方法による製造工程の間のＳＯＩウ
ェハーの断面図である。
ェハーの断面図である。
【図１７】本発明の方法による製造工程の間のＳＯＩウ
ェハーの断面図である。
ェハーの断面図である。
１…ウェハー ２…微結晶シリコン領域 ３…表面 ４…酸化物層の部分 ５…窒化物層の部分 ７…第一保護領域 ８’…第一部分 ８”…第二部分 ９…マスク １０…第一溝 １０ａ…側壁 １０ｂ…底壁 １１…第二の酸化物層 １２…第二の窒化物層 １４…犠牲的酸化物層 １６…最終溝 １８…カラム ２１…先端部 ２２…埋封酸化物領域 ２３…エピタキシャル層 ３０…第二保護領域 ３９…ステップ ４０…ステップ ４１…酸化物領域
Claims (5)
- 【請求項１】 順番に、 −微結晶半導体材料のウェハー（１）上に、前記ウェハ
ー（１）の第一部分（８’）を被覆している第一保護領
域（７）を画定している、耐酸化性材料のマスク（９）
を形成すること、前記第一部分（８’）は前記マスク
（９）により被覆されていない第二部分（８”）により
互いに分離されている、 −前記ウェハー（１）の前記第二部分（８”）を掘り抜
いて、前記ウェハー（１）の前記第一部分（８’）の間
に延在している第一溝（１０）を形成すること、前記第
一溝（１０）の各々は側壁（１０ａ）および底壁（１０
ｂ）により画定されている、の工程を含むＳＯＩウェハ
ーの製造方法において、 前記掘り抜き工程の後に、 −前記第一保護領域（７）より少なくとも低い位置にあ
る前記第一溝（１０）の前記側壁（１０ａ）の表面領域
を除去することの工程を行うことを特徴とする、ＳＯＩ
ウェハーの製造方法。 - 【請求項２】 表面領域を除去する前記工程は、 −前記ウェハーを熱酸化し、前記第一溝（１０）の前記
側壁（１０ａ）および前記底壁（１０ｂ）に犠牲的酸化
物層（１４）を形成すること、前記犠牲的酸化物層（１
４）も前記第一保護領域（７）よりも低い位置に部分的
に延在している、および、 −前記犠牲的酸化物層（１４）を完全に除去すること、
の工程を含むことを特徴とする、請求項１記載の方法。 - 【請求項３】 完全に除去する前記工程は前記ウェハー
（１）をウェットエッチングすることの工程を含むこと
を特徴とする、請求項２記載の方法。 - 【請求項４】 前記犠牲的酸化物層（１４）は２０００
〜４０００Åの厚さであることを特徴とする、請求項２
または３記載の方法。 - 【請求項５】 マスク（９）を形成する前記工程は、 −前記第一部分（８’）を被覆している酸化物部分
（４）を形成すること、および、 −前記酸化物部分を被覆している窒化物部分（５）を形
成すること、の工程を含むことを特徴とする、請求項１
〜４のいずれか１項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98830743A EP1009024B1 (en) | 1998-12-10 | 1998-12-10 | Method for producing an SOI wafer |
| EP98830743:5 | 1998-12-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000183317A true JP2000183317A (ja) | 2000-06-30 |
Family
ID=8236913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11350981A Pending JP2000183317A (ja) | 1998-12-10 | 1999-12-10 | Ｓｏｉウェハ―の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6506663B1 (ja) |
| EP (1) | EP1009024B1 (ja) |
| JP (1) | JP2000183317A (ja) |
| DE (1) | DE69841104D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10143936A1 (de) | 2001-09-07 | 2003-01-09 | Infineon Technologies Ag | Verfahren zur Bildung eines SOI-Substrats, vertikaler Transistor und Speicherzelle mit vertikalem Transistor |
| EP1294018A1 (en) * | 2001-09-17 | 2003-03-19 | Infineon Technologies AG | Silicon on insulator substrate and method for manufacturing said substrate |
| US20050100601A1 (en) * | 2003-11-07 | 2005-05-12 | Viratox, L.L.C. | Virucidal activities of cetylpyridinium chloride |
| US7101806B2 (en) * | 2004-10-15 | 2006-09-05 | International Business Machines Corporation | Deep trench formation in semiconductor device fabrication |
| US8344453B2 (en) * | 2007-10-18 | 2013-01-01 | Nxp B.V. | Method of manufacturing localized semiconductor-on-insulator (SOI) structures in a bulk semiconductor wafer |
| CN106241731A (zh) * | 2016-08-25 | 2016-12-21 | 华东光电集成器件研究所 | 一种平板电容mems器件电容间隙的控制制备方法 |
| EP3989272A1 (en) * | 2017-07-14 | 2022-04-27 | Sunedison Semiconductor Limited | Method of manufacture of a semiconductor on insulator structure |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2156149A (en) * | 1984-03-14 | 1985-10-02 | Philips Electronic Associated | Dielectrically-isolated integrated circuit manufacture |
| US5688655A (en) * | 1988-02-10 | 1997-11-18 | Ict Pharmaceuticals, Inc. | Method of screening for protein inhibitors and activators |
| JP2879623B2 (ja) * | 1991-07-26 | 1999-04-05 | 富士写真フイルム株式会社 | カラー感光材料 |
| JP3153632B2 (ja) * | 1992-06-11 | 2001-04-09 | ローム株式会社 | Ｓｏｉ構造の製造方法 |
| US5472904A (en) * | 1994-03-02 | 1995-12-05 | Micron Technology, Inc. | Thermal trench isolation |
| US5719085A (en) * | 1995-09-29 | 1998-02-17 | Intel Corporation | Shallow trench isolation technique |
| US6114741A (en) * | 1996-12-13 | 2000-09-05 | Texas Instruments Incorporated | Trench isolation of a CMOS structure |
| US5763315A (en) * | 1997-01-28 | 1998-06-09 | International Business Machines Corporation | Shallow trench isolation with oxide-nitride/oxynitride liner |
| US6103635A (en) * | 1997-10-28 | 2000-08-15 | Fairchild Semiconductor Corp. | Trench forming process and integrated circuit device including a trench |
| US6093611A (en) * | 1997-12-19 | 2000-07-25 | Advanced Micro Devices, Inc. | Oxide liner for high reliability with reduced encroachment of the source/drain region |
| EP0948034B1 (en) * | 1998-04-03 | 2005-01-05 | STMicroelectronics S.r.l. | A method for manufacturing an SOI wafer |
| US6100163A (en) * | 1999-01-07 | 2000-08-08 | Taiwan Semiconductor Manufacturing Company | Gap filling of shallow trench isolation by ozone-tetraethoxysilane |
-
1998
- 1998-12-10 DE DE69841104T patent/DE69841104D1/de not_active Expired - Lifetime
- 1998-12-10 EP EP98830743A patent/EP1009024B1/en not_active Expired - Lifetime
-
1999
- 1999-12-08 US US09/457,623 patent/US6506663B1/en not_active Expired - Lifetime
- 1999-12-10 JP JP11350981A patent/JP2000183317A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US6506663B1 (en) | 2003-01-14 |
| EP1009024A1 (en) | 2000-06-14 |
| EP1009024B1 (en) | 2009-08-26 |
| DE69841104D1 (de) | 2009-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4639288A (en) | Process for formation of trench in integrated circuit structure using isotropic and anisotropic etching | |
| US5989978A (en) | Shallow trench isolation of MOSFETS with reduced corner parasitic currents | |
| US6174785B1 (en) | Method of forming trench isolation region for semiconductor device | |
| KR100275730B1 (ko) | 트렌치 소자분리 방법 | |
| KR100403837B1 (ko) | 고립영역 형성 방법 | |
| US6518147B1 (en) | Process for manufacturing an SOI wafer by oxidation of buried channels | |
| JPH02156552A (ja) | 半導体装置およびその製造方法 | |
| JPH07335638A (ja) | デバイス作製プロセス | |
| JPH01276641A (ja) | 半導体デバイスの製造方法 | |
| JP3363420B2 (ja) | 自己整合トレンチを有するパターン付きシリコン・オン・インシュレータ基板の製造方法 | |
| JP2000183317A (ja) | Ｓｏｉウェハ―の製造方法 | |
| JP2000058802A (ja) | Ｓｏｉウェハの製造方法 | |
| US6350657B1 (en) | Inexpensive method of manufacturing an SOI wafer | |
| US6103594A (en) | Method to form shallow trench isolations | |
| EP0978872B1 (en) | An inexpensive method of manufacturing an SOI wafer | |
| EP0948034B1 (en) | A method for manufacturing an SOI wafer | |
| US6261966B1 (en) | Method for improving trench isolation | |
| JPS60124839A (ja) | 半導体装置の製造方法 | |
| US6093652A (en) | Methods of forming insulative plugs, and oxide plug forming methods | |
| JPS61158158A (ja) | 半導体装置の製造方法 | |
| KR100317716B1 (ko) | 트랜치를 이용한 소자분리 방법 | |
| TW451398B (en) | Manufacturing method of trench isolator with a side extended structure | |
| KR100480896B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR20040056961A (ko) | 얕은 트렌치 아이솔레이션 코너의 모우트 개선방법 | |
| JPH0344060A (ja) | 半導体集積回路装置の製造方法 |