JPS61158158A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61158158A JPS61158158A JP27984684A JP27984684A JPS61158158A JP S61158158 A JPS61158158 A JP S61158158A JP 27984684 A JP27984684 A JP 27984684A JP 27984684 A JP27984684 A JP 27984684A JP S61158158 A JPS61158158 A JP S61158158A
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- Japan
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- polysilicon
- oxide film
- oxidation
- groove
- substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関する。この方法は
半導体集積回路等の製造に適用することができ、例えば
、素子間分離溝をポリシリコンで埋め友際に、後工程の
ために平坦化を図る技術として、適用することができる
。
半導体集積回路等の製造に適用することができ、例えば
、素子間分離溝をポリシリコンで埋め友際に、後工程の
ために平坦化を図る技術として、適用することができる
。
シリコン基板に素子間分離溝を形成する場合には、通常
、反応性イオンエツチングを用いて基板Ｓｔ単結晶中に
深い溝を形成し、更に溝の内外に絶縁膜として酸化シリ
コン漢を必要な膜厚だけ形成し、その後この溝内にポリ
シリコンを堆積する。 。
、反応性イオンエツチングを用いて基板Ｓｔ単結晶中に
深い溝を形成し、更に溝の内外に絶縁膜として酸化シリ
コン漢を必要な膜厚だけ形成し、その後この溝内にポリ
シリコンを堆積する。 。
即ち、第７図に示す如きシリコン基板１′について述べ
れば、絶縁膜１１′を形成した溝２／ Ｊｔｃポリシリ
コン３′を堆積して、フィールド部に堆積した余分のポ
リシリコンを除去し、溝内にだけポリシリコンを残し、
そのポリシリコンを酸化してフタをする方法が採用され
ている。
れば、絶縁膜１１′を形成した溝２／ Ｊｔｃポリシリ
コン３′を堆積して、フィールド部に堆積した余分のポ
リシリコンを除去し、溝内にだけポリシリコンを残し、
そのポリシリコンを酸化してフタをする方法が採用され
ている。
溝２′を完全に埋めるには、最低でも第７図に示す溝幅
Ｗ１の半分の厚さ、つまりＷ１／２の膜厚だけポリシリ
コンを堆積することが必要である。堆積の速度は溝２′
内でもそれ以外の絶縁膜１１’上の面でもほぼ同じであ
るから、ポリシリコンが図の町／２だけと堆積するよう
Ｋすれば、溝２′内においても、溝２′の側壁からＷ！
／２の分だけはポリシリコンが堆積して、丁度溝２′全
体を埋め込むととＫなるからである。
Ｗ１の半分の厚さ、つまりＷ１／２の膜厚だけポリシリ
コンを堆積することが必要である。堆積の速度は溝２′
内でもそれ以外の絶縁膜１１’上の面でもほぼ同じであ
るから、ポリシリコンが図の町／２だけと堆積するよう
Ｋすれば、溝２′内においても、溝２′の側壁からＷ！
／２の分だけはポリシリコンが堆積して、丁度溝２′全
体を埋め込むととＫなるからである。
しかるＫこの場合、ポリシリコン成膜時のデポジション
特性により、ｖ１／２程度の膜厚で堆積する際には、シ
リコン基板の溝形状が反映されて、溝２′の中央部にお
いて、上層の埋設に用いたポリシリコンにも、第７図に
示す如き深さｄのＶ字形の溝４′が生じる。本発明者の
実験によれば、幅２．２μ、深さ３μの溝２′に１．２
μのポリシリコンを堆積した時、このＶ字形の溝４′の
深さｄは約１．０μであった。従って何らかの方法でこ
のｄを小さくするか、あるいは溝２′以外の余分なポリ
シリコンのみを選択的に除去しなければならない。
特性により、ｖ１／２程度の膜厚で堆積する際には、シ
リコン基板の溝形状が反映されて、溝２′の中央部にお
いて、上層の埋設に用いたポリシリコンにも、第７図に
示す如き深さｄのＶ字形の溝４′が生じる。本発明者の
実験によれば、幅２．２μ、深さ３μの溝２′に１．２
μのポリシリコンを堆積した時、このＶ字形の溝４′の
深さｄは約１．０μであった。従って何らかの方法でこ
のｄを小さくするか、あるいは溝２′以外の余分なポリ
シリコンのみを選択的に除去しなければならない。
ｄを小さくするには、堆積厚を犬にする方法がある。し
かしこれは余分なａｔつけるものであるから、これを除
去する後工程を要し、工程がより複雑になる。かつ、ポ
リシリコンは通常いわゆるホットウォール型の減圧ＯＶ
Ｄで堆積するが、これは速度が小さいので厚くつけるの
は不利であり、また余り厚くつけるとウェハがこれを支
持しているサセプタに付いてしまうという現象もみられ
、好ましくない。従って一般に、下記囚の）のような方
法がとられる。
かしこれは余分なａｔつけるものであるから、これを除
去する後工程を要し、工程がより複雑になる。かつ、ポ
リシリコンは通常いわゆるホットウォール型の減圧ＯＶ
Ｄで堆積するが、これは速度が小さいので厚くつけるの
は不利であり、また余り厚くつけるとウェハがこれを支
持しているサセプタに付いてしまうという現象もみられ
、好ましくない。従って一般に、下記囚の）のような方
法がとられる。
囚 ポリシリコンをｗ１／２はどデポジションし、第８
図に示すようにレジスト７′で平坦化し、レジストとポ
リシリコン３′のエッチレートが１：１になるような条
件で全面エッチバ、りする方−法。
図に示すようにレジスト７′で平坦化し、レジストとポ
リシリコン３′のエッチレートが１：１になるような条
件で全面エッチバ、りする方−法。
（Ｂ） 第９図に示すようにポリシリコン３′を厚く
（ｖｌ／２以上、ｗ１位）デポジションし、更に８１０
！やＳｉ、Ｎ４などで上層マスク層８′を形成し、更に
逆転マスク９′により、第１０図の如くしてこれと等方
性エツチングとの組合せにより、第１１図の破線の如く
ポリシリコンを工、チングして平坦化を図る方法。
（ｖｌ／２以上、ｗ１位）デポジションし、更に８１０
！やＳｉ、Ｎ４などで上層マスク層８′を形成し、更に
逆転マスク９′により、第１０図の如くしてこれと等方
性エツチングとの組合せにより、第１１図の破線の如く
ポリシリコンを工、チングして平坦化を図る方法。
しかし上記（ト）（６）いずれも工程が複雑である。か
つ、囚はエッチ量が多く、（ロ）はポリシリコンを厚く
つけなければならないという問題がある。
つ、囚はエッチ量が多く、（ロ）はポリシリコンを厚く
つけなければならないという問題がある。
本発明は、上記した問題点を解決すべく創案され友もの
で、その目的は、簡明な工程にエリ、かつ特別な上部層
やマスク等を用いることなく、凹部の埋め込み部分を容
易に平坦化できる半導体装置の製造方法を提供すること
にある。
で、その目的は、簡明な工程にエリ、かつ特別な上部層
やマスク等を用いることなく、凹部の埋め込み部分を容
易に平坦化できる半導体装置の製造方法を提供すること
にある。
本発明は、基板に形成した凹部に半導体物質を充填する
工程を有する半導体装置の製造方法であって、上記半導
体物質を上記基板表面に形成して上記凹部をほぼ埋める
工程と、上記半導体物質の表面を酸化した後、該酸化膜
を除去する工程とを備えることを特徴とするものである
。
工程を有する半導体装置の製造方法であって、上記半導
体物質を上記基板表面に形成して上記凹部をほぼ埋める
工程と、上記半導体物質の表面を酸化した後、該酸化膜
を除去する工程とを備えることを特徴とするものである
。
この構成に工り、いかなる作用で上記目的が達成される
かを、第１図の模式図を用いて説明すると、次の通りで
ある。
かを、第１図の模式図を用いて説明すると、次の通りで
ある。
基板１の凹部２に半導体物質３を充填すると、前記説明
したように第１図（＆）の如き７字形溝４ができる。し
かしその後半導体物質３を酸化すると、溝４のＶ字形の
狭くなった先端部分４１と、その他の平坦部分４２では
、酸化される度合いが異なり、第１図（１） Ｋ破線で
示す如く酸化膜が生ずる。即ち、第１図（ｂ） Ｋも示
すように先端部分４１は他の部分４２工り深くは酸化さ
れない。よって７字形溝４の深さは酸化膜５の下面につ
いて見れば）緩和されたことになる。その後、酸化膜５
を除去すれば、７字形溝４の深さｄが小さくなった、平
坦な埋め込み構造が得られも必要な−らば上記操作を繰
返して、更に平坦化を進めればよい。
したように第１図（＆）の如き７字形溝４ができる。し
かしその後半導体物質３を酸化すると、溝４のＶ字形の
狭くなった先端部分４１と、その他の平坦部分４２では
、酸化される度合いが異なり、第１図（１） Ｋ破線で
示す如く酸化膜が生ずる。即ち、第１図（ｂ） Ｋも示
すように先端部分４１は他の部分４２工り深くは酸化さ
れない。よって７字形溝４の深さは酸化膜５の下面につ
いて見れば）緩和されたことになる。その後、酸化膜５
を除去すれば、７字形溝４の深さｄが小さくなった、平
坦な埋め込み構造が得られも必要な−らば上記操作を繰
返して、更に平坦化を進めればよい。
その後、半導体物質の表面を酸化するなどの工程を経る
ことができる。
ことができる。
本発明の半導体装置の製造方法は、素子間分離領域形成
のための素子間分離溝について適用できるが、その場合
、前記し友酸化膜５の除去工程に続けて、少なくとも素
子間分離領域以外の基板表面の半導体物質を除去する工
程を加え九態様を採用することができる。凹部は酸化に
より平坦にしであるので、半導体物質が不要な凹部以外
についてこれを除去すればよい。
のための素子間分離溝について適用できるが、その場合
、前記し友酸化膜５の除去工程に続けて、少なくとも素
子間分離領域以外の基板表面の半導体物質を除去する工
程を加え九態様を採用することができる。凹部は酸化に
より平坦にしであるので、半導体物質が不要な凹部以外
についてこれを除去すればよい。
また本発明の半導体装置の製造方法は、凹部に半導体物
質を充填して、これを抵抗体や配線として用い、配線パ
ターンを形成する態様で実施することができる。
質を充填して、これを抵抗体や配線として用い、配線パ
ターンを形成する態様で実施することができる。
また、第１図（ｂ）の状態から酸化膜５を除去した後、
更にこの上に半導体物質３１（ポリシリコンなど）を堆
積する態様も採用することができる。
更にこの上に半導体物質３１（ポリシリコンなど）を堆
積する態様も採用することができる。
こうすると第１図（、）に示すように、平坦度を一層高
めることができる。更にこの第１図（ｃ）の状態から酸
化及び酸化膜除去の工程を加えれば一層平坦度は高くな
るが、この酸化はしてもしなくてもよい。（酸化した場
合は、図の破線より上の部分が酸化膜となる）。このよ
うに更に半導体物質をつけた後にＲＩＢを用いて工、チ
ングして、平坦な表面が得られる。この態様であると、
ＲＩＢのエツチング量を小さくシ、かつ平坦度を上げる
ことができる。
めることができる。更にこの第１図（ｃ）の状態から酸
化及び酸化膜除去の工程を加えれば一層平坦度は高くな
るが、この酸化はしてもしなくてもよい。（酸化した場
合は、図の破線より上の部分が酸化膜となる）。このよ
うに更に半導体物質をつけた後にＲＩＢを用いて工、チ
ングして、平坦な表面が得られる。この態様であると、
ＲＩＢのエツチング量を小さくシ、かつ平坦度を上げる
ことができる。
凹部を充填する半導体物質としては、基板と同系の物質
を好ましく採用できる。
を好ましく採用できる。
７字形溝４の先端部分とその他の部分との酸化の度合い
の差は、その形状に由来するとともに、温度条件にも依
存する。従って、適宜条件の良い温度範囲を選定して、
実施することができる。即ち、本発明は７字形溝４のコ
ーナ一部（先端部分４１）と平坦部４２での酸化速度の
違いを利用するものであるが、このように酸化速度が異
なるのは酸化剤の供給速度の違いによると考えられ、か
かる酸化速度の差は、低温の方が相対的に大きい。
の差は、その形状に由来するとともに、温度条件にも依
存する。従って、適宜条件の良い温度範囲を選定して、
実施することができる。即ち、本発明は７字形溝４のコ
ーナ一部（先端部分４１）と平坦部４２での酸化速度の
違いを利用するものであるが、このように酸化速度が異
なるのは酸化剤の供給速度の違いによると考えられ、か
かる酸化速度の差は、低温の方が相対的に大きい。
これは酸化膜の粘性が低温における方が小さいため、応
力が逃げず、酸化膜の成長が抑えられるためと考えられ
る。従って、所期の結果を得る九めに温度をそれぞれ設
定するのがよい。
力が逃げず、酸化膜の成長が抑えられるためと考えられ
る。従って、所期の結果を得る九めに温度をそれぞれ設
定するのがよい。
また、酸化剤の供給速度の他に、先端部分で生じた歪に
よる応力で、酸化膜の成長が抑えられていることも、上
記作用をもたらす原因と考えられる。
よる応力で、酸化膜の成長が抑えられていることも、上
記作用をもたらす原因と考えられる。
以下、本発明の一実施例について説明する。この実施例
は本発明を半導体の素子間分離工程に適用したもので、
具体的には、シリコン基板に形成した凹部を素子間分離
溝とし、この凹所に半導体物質としてポリシリコンを充
填する工程に本発明を適用したものである。
は本発明を半導体の素子間分離工程に適用したもので、
具体的には、シリコン基板に形成した凹部を素子間分離
溝とし、この凹所に半導体物質としてポリシリコンを充
填する工程に本発明を適用したものである。
第２図は本実施例において、シリコン基板１に形成した
凹部２（絶縁膜１またるＳｔＯ，がこの凹部２内外に形
成されている）Ｋ半導体物質であるポリシリコン３を充
填する工程が終った状態を示す図である。凹部２ｔ−充
填する九め半導体物質は基板１の表面に形成するので、
基板１の凹部２以外の個所にもポリシリコン３が堆積し
ている。この状態から、そのまま酸化を行い、ポリシリ
コン３の表面を酸化する。すると第１図（ａ） を用い
て前記説明した如く、７字形溝４の先端部分４１とその
他の平坦部分４２とでは酸化の速度が異なり、その結果
平坦部分４２では酸化膜５の成長膜厚が大きく、先端部
分４１では小さい。そのため、第３図のようになる。即
ち、ポリシリコン３の上面は、第２図の状態よりも平坦
化される。この後、ポリシリコン酸化膜５ｆＨＦ系水溶
液等でエッチオフし、その後ＲＩＥで全面エッチバック
する。
凹部２（絶縁膜１またるＳｔＯ，がこの凹部２内外に形
成されている）Ｋ半導体物質であるポリシリコン３を充
填する工程が終った状態を示す図である。凹部２ｔ−充
填する九め半導体物質は基板１の表面に形成するので、
基板１の凹部２以外の個所にもポリシリコン３が堆積し
ている。この状態から、そのまま酸化を行い、ポリシリ
コン３の表面を酸化する。すると第１図（ａ） を用い
て前記説明した如く、７字形溝４の先端部分４１とその
他の平坦部分４２とでは酸化の速度が異なり、その結果
平坦部分４２では酸化膜５の成長膜厚が大きく、先端部
分４１では小さい。そのため、第３図のようになる。即
ち、ポリシリコン３の上面は、第２図の状態よりも平坦
化される。この後、ポリシリコン酸化膜５ｆＨＦ系水溶
液等でエッチオフし、その後ＲＩＥで全面エッチバック
する。
これにエフ第４図の如く、ポリシリコン３によって凹部
２がほぼ平坦に埋め込まれた構造が得られる。更に第４
図のポリシリコン３の表面を酸化すると、ポリシリコン
の酸化膜５（ｓｔｏ、）が生成し、第５図の状態になる
。第４゛図の段階では、７字形溝４があった部分がわず
かに凹入して残る場合があるが、この表面酸化により、
はとんど問題のない平坦構造が得られる。
２がほぼ平坦に埋め込まれた構造が得られる。更に第４
図のポリシリコン３の表面を酸化すると、ポリシリコン
の酸化膜５（ｓｔｏ、）が生成し、第５図の状態になる
。第４゛図の段階では、７字形溝４があった部分がわず
かに凹入して残る場合があるが、この表面酸化により、
はとんど問題のない平坦構造が得られる。
本実施例では、７字形溝４が生じたポリシリコン３の表
面を酸化する工程、つまり第３図の状態にする工程につ
いて、次の各温度条件を用い友。
面を酸化する工程、つまり第３図の状態にする工程につ
いて、次の各温度条件を用い友。
温度条件（１）・・・・・・１０００℃で酸化。
温度条件（２）・・・・・・９５０℃程度（やや９５０
℃以下）で酸化。
℃以下）で酸化。
温度条件（３）・・・・・・９００℃で酸化。
この結果、いずれも平坦度について充分良好な結果が得
られ、なお温度条件（１）では、試料にストレスが入り
に＜＜、良好であった。これは高温のため粘弾性をもつ
からと思われる。一方、温度条件が低いは−ど酸化速度
の差がとれ、温度条件（３）ではこれが充分であり、こ
の工程のみで問題のない平坦度が得られた。
られ、なお温度条件（１）では、試料にストレスが入り
に＜＜、良好であった。これは高温のため粘弾性をもつ
からと思われる。一方、温度条件が低いは−ど酸化速度
の差がとれ、温度条件（３）ではこれが充分であり、こ
の工程のみで問題のない平坦度が得られた。
本実施例の工程を採用すれば、従来例について説明した
Ｖ字形溝の深さｄの値が大きく、例えば第６図のような
場合でも、７字形溝４の先端部分４１と平坦部分４２と
に多少差があっても、上記工程により、問題なく平坦な
充填構造を得ることができる。平坦化が充分でなければ
、工程をくり返えせばよい。例えば表面上にもう一度ポ
リシリコン膜をデポジションし、前記ｄの値を小ざくす
る。これに工９全面工、チバックに耐えるような平坦度
を得ることができる。最終的には問題のない平坦度が得
られる。
Ｖ字形溝の深さｄの値が大きく、例えば第６図のような
場合でも、７字形溝４の先端部分４１と平坦部分４２と
に多少差があっても、上記工程により、問題なく平坦な
充填構造を得ることができる。平坦化が充分でなければ
、工程をくり返えせばよい。例えば表面上にもう一度ポ
リシリコン膜をデポジションし、前記ｄの値を小ざくす
る。これに工９全面工、チバックに耐えるような平坦度
を得ることができる。最終的には問題のない平坦度が得
られる。
このように、ポリシリコン３などの半導体物質を溝幅ｖ
ｌの半分位の膜厚で埋めた場合にはＶ字形溝がどうして
も生じていたのである（第７図参照）が、本発明の方法
によりＶ字形溝の各部分の酸化速度が異なることを利用
すれば、特別な上部層やマスク等を用いることなく、次
の工程のポリシリコン３等の全面ＲＩＢによる工、チバ
ックに耐え得る平坦化を充分に達成することができる。
ｌの半分位の膜厚で埋めた場合にはＶ字形溝がどうして
も生じていたのである（第７図参照）が、本発明の方法
によりＶ字形溝の各部分の酸化速度が異なることを利用
すれば、特別な上部層やマスク等を用いることなく、次
の工程のポリシリコン３等の全面ＲＩＢによる工、チバ
ックに耐え得る平坦化を充分に達成することができる。
上述の如く、本発明に係る半導体装置の製造方法は、簡
明な工程により、かつ特別な上層部やマスク等を用いる
ことなく、基板に形成した凹部の埋め込み部分を容易に
平坦化できるという効果がある。なお、当然のことでは
あるが、本発明は上記説明し次実施例にのみ限定される
ものではない。
明な工程により、かつ特別な上層部やマスク等を用いる
ことなく、基板に形成した凹部の埋め込み部分を容易に
平坦化できるという効果がある。なお、当然のことでは
あるが、本発明は上記説明し次実施例にのみ限定される
ものではない。
第１図（ａ） （ｂ） （ｃ）は、本発明の詳細な説明
するための略示図である。第２図乃至第５図は本発明の
一実施例を、工程屓に断面図にエフ示すものである。 第６図は本発明の別の適用例を示す断面図である。 第７図乃至第１１図は各々従来例を説明する図である。 １・・・基板、 ２・・・凹部、 ３・・・半導体物
質（ポリシリコン）、 ４・・・Ｖ字形溝、 ５・・・
（半導体物質の）酸化膜。
するための略示図である。第２図乃至第５図は本発明の
一実施例を、工程屓に断面図にエフ示すものである。 第６図は本発明の別の適用例を示す断面図である。 第７図乃至第１１図は各々従来例を説明する図である。 １・・・基板、 ２・・・凹部、 ３・・・半導体物
質（ポリシリコン）、 ４・・・Ｖ字形溝、 ５・・・
（半導体物質の）酸化膜。
Claims (1)
- １、基板に形成した凹部に半導体物質を充填する工程を
有する半導体装置の製造方法において、上記半導体物質
を上記基板表面に形成して上記凹部をほぼ埋める工程と
、上記半導体物質の表面を酸化した後、該酸化膜を除去
する工程とを備えることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27984684A JPS61158158A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27984684A JPS61158158A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61158158A true JPS61158158A (ja) | 1986-07-17 |
Family
ID=17616748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27984684A Pending JPS61158158A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61158158A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4833098A (en) * | 1981-06-25 | 1989-05-23 | Sieko Epson Corporation | Polycrystalline semiconductor deposition in groove for device insolation |
| JP2001326273A (ja) * | 2000-05-16 | 2001-11-22 | Denso Corp | 半導体装置の製造方法 |
| JP2015133516A (ja) * | 2015-03-18 | 2015-07-23 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
-
1984
- 1984-12-28 JP JP27984684A patent/JPS61158158A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4833098A (en) * | 1981-06-25 | 1989-05-23 | Sieko Epson Corporation | Polycrystalline semiconductor deposition in groove for device insolation |
| JP2001326273A (ja) * | 2000-05-16 | 2001-11-22 | Denso Corp | 半導体装置の製造方法 |
| JP2015133516A (ja) * | 2015-03-18 | 2015-07-23 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
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