JPS60124839A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60124839A JPS60124839A JP23312483A JP23312483A JPS60124839A JP S60124839 A JPS60124839 A JP S60124839A JP 23312483 A JP23312483 A JP 23312483A JP 23312483 A JP23312483 A JP 23312483A JP S60124839 A JPS60124839 A JP S60124839A
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- poly
- groove
- polysilicon
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置の製造方法、詳しくは半導体基板に
断面Ｕ字形の溝（以下Ｕ溝と記す）を形（１） 成し、当該溝を例えば多結晶シリコン（ポリシリコン）
の如き絶縁物で埋めてなす絶縁膜離層形成方法に関する
。
断面Ｕ字形の溝（以下Ｕ溝と記す）を形（１） 成し、当該溝を例えば多結晶シリコン（ポリシリコン）
の如き絶縁物で埋めてなす絶縁膜離層形成方法に関する
。
（２）技術の背景
Ｕ溝を用いた絶縁分離層形成方法は半導体装置の高集積
化に適し、第１図に示す工程によって行われる。
化に適し、第１図に示す工程によって行われる。
第１図は絶縁膜ｍ層形成工程を示す半導体装置要部の断
面図で、同図を参照して説明すると、シリコン（Ｓｉ）
基板１上に二酸化シリコン（５ｉ０２）膜２を、次いで
窒化シリコン（Ｓｉ３Ｎｕ ）膜３を順次形成した後口
溝形成のためのレジストマスクパターンを形成する。し
かる後当該マスクパターンを用いて５ｉ３Ｎ１膜３およ
び５ｉ０２膜２を除去し、リアクティブイオンエツチン
グ（ＲＩＥ ）によりｔＪ溝４を形成する。次いで上記
レジストを除去した後熱酸化法によりＵ溝４の壁面に５
ｉ０２膜５を成長して同図（ａｌに示すＵ溝を形成する
。
面図で、同図を参照して説明すると、シリコン（Ｓｉ）
基板１上に二酸化シリコン（５ｉ０２）膜２を、次いで
窒化シリコン（Ｓｉ３Ｎｕ ）膜３を順次形成した後口
溝形成のためのレジストマスクパターンを形成する。し
かる後当該マスクパターンを用いて５ｉ３Ｎ１膜３およ
び５ｉ０２膜２を除去し、リアクティブイオンエツチン
グ（ＲＩＥ ）によりｔＪ溝４を形成する。次いで上記
レジストを除去した後熱酸化法によりＵ溝４の壁面に５
ｉ０２膜５を成長して同図（ａｌに示すＵ溝を形成する
。
次に同図（ｂｌに示す如く化学気相成長（ＣＶＤ ）法
によりポリシリコンロを全面に堆積してＵ溝４を（２） 埋没した後、ポリッシュにより基板上のポリシリコンロ
を除去してＵ溝４の開口部を平坦化する（同図（Ｃ））
。
によりポリシリコンロを全面に堆積してＵ溝４を（２） 埋没した後、ポリッシュにより基板上のポリシリコンロ
を除去してＵ溝４の開口部を平坦化する（同図（Ｃ））
。
以上説明した工程により絶縁分離層形成が完成する。な
お半導体装置の製造においては同時に多数のＵ溝を形成
して絶縁分離層の形成を行うため、すべてのＵ溝におい
て確実な絶縁分離効果および表面の平坦化が要求される
。
お半導体装置の製造においては同時に多数のＵ溝を形成
して絶縁分離層の形成を行うため、すべてのＵ溝におい
て確実な絶縁分離効果および表面の平坦化が要求される
。
（３）従来技術と問題点
上述した絶縁分離旧形成工程におけるＲＩＥによるＵ溝
４の形成では、第１図に示す如く壁面が垂直な溝（以下
この形状のＵ溝を箱形Ｕ溝と記す）の他に第２図に断面
図で示す如くタル型、またはボトルネック型と呼ばれ、
壁面が外側へ湾曲して開口部より溝内部の方が広くなっ
ている形状の（Ｊ溝７ （以下この形状のＵ溝をタル型
口溝と記す）が同時に形成されることが経験されている
。そして上記タル型口溝においてはポリシリコンによる
埋込みが完全に行なえず次工程でのポリッシュによる平
坦化が達成できない問題があった。
４の形成では、第１図に示す如く壁面が垂直な溝（以下
この形状のＵ溝を箱形Ｕ溝と記す）の他に第２図に断面
図で示す如くタル型、またはボトルネック型と呼ばれ、
壁面が外側へ湾曲して開口部より溝内部の方が広くなっ
ている形状の（Ｊ溝７ （以下この形状のＵ溝をタル型
口溝と記す）が同時に形成されることが経験されている
。そして上記タル型口溝においてはポリシリコンによる
埋込みが完全に行なえず次工程でのポリッシュによる平
坦化が達成できない問題があった。
（３）
すなわち第２図を参照して説明すると、ＣＶＤ法により
ポリシリコンを成長するときタル型口溝７の内部が完全
にポリシリコンで埋めつくされる前に幅の狭い開口部が
先に塞がってしまうため「す」と呼ばれる空洞８ができ
る（同図（ａ））。
ポリシリコンを成長するときタル型口溝７の内部が完全
にポリシリコンで埋めつくされる前に幅の狭い開口部が
先に塞がってしまうため「す」と呼ばれる空洞８ができ
る（同図（ａ））。
そして次工程であるポリッシュを行うと上記空洞８が現
れて表面に割れ目（フレバス）９を作るために平坦化が
できない（同図（ｂ））。
れて表面に割れ目（フレバス）９を作るために平坦化が
できない（同図（ｂ））。
第３図は配線工程後のフレバス９の断面図で、ポリシリ
コンロの表面に５ｉ０２膜１０を形成した後７７Ｌ／
ミニラム（Ａ１）配線層１１を例えば蒸着により形成し
た状態を示す。同図に示す如くフレバス９があると段差
形状をなす縁（符号１２の矢印）のところの配線が所望
の厚さに形成されず断線の原因となる。またｌの蒸着後
のパターン形成における異方性エツチングにおいて、図
にＸ印を付した部分がエツチング残として残るためＵ溝
で絶縁分離されるはずの配線間でショートが発生する原
因となる。以上の如くＵ溝を用いた絶縁分離において平
坦化が達成されないと配線工程で断線、シ（４） ヨードなどの障害が発生する問題があった。
コンロの表面に５ｉ０２膜１０を形成した後７７Ｌ／
ミニラム（Ａ１）配線層１１を例えば蒸着により形成し
た状態を示す。同図に示す如くフレバス９があると段差
形状をなす縁（符号１２の矢印）のところの配線が所望
の厚さに形成されず断線の原因となる。またｌの蒸着後
のパターン形成における異方性エツチングにおいて、図
にＸ印を付した部分がエツチング残として残るためＵ溝
で絶縁分離されるはずの配線間でショートが発生する原
因となる。以上の如くＵ溝を用いた絶縁分離において平
坦化が達成されないと配線工程で断線、シ（４） ヨードなどの障害が発生する問題があった。
（４）発明の目的
本発明は上記従来の欠点に鑑み、Ｕ溝を用いた絶縁分離
層形成方法において、当該Ｕ溝形状にかかわりなくポリ
シリコンによる完全な埋込み、および表面を平坦化する
ことができる半導体装置の製造方法の提供を目的とする
。
層形成方法において、当該Ｕ溝形状にかかわりなくポリ
シリコンによる完全な埋込み、および表面を平坦化する
ことができる半導体装置の製造方法の提供を目的とする
。
〔５）発明の構成
そしてこの目的は本発明によれば、半導体基板に断面Ｕ
字形の溝を形成し、当該溝を絶縁物で埋めてなす絶縁分
離層の形成方法にして、溝壁面に絶縁膜を形成した後前
記絶縁物を溝壁面および基板上に所望の厚ざに成長し、
次いで全面に樹脂を所望の厚さに塗布する工程、前記樹
脂のエツチング速度が絶縁物のエツチング速度より大な
る条件でドライコントロールエツチングを行い、樹脂を
除去する同時に絶縁物の一部をエツチングして溝開口部
を拡げる工程、次いで再び絶縁物を成長して溝を埋没さ
せ、しかる後基板上の絶縁物を除去して平坦化する工程
を含むことを特徴とする半導（５） 体装置の製造方法を提供することによって達成される。
字形の溝を形成し、当該溝を絶縁物で埋めてなす絶縁分
離層の形成方法にして、溝壁面に絶縁膜を形成した後前
記絶縁物を溝壁面および基板上に所望の厚ざに成長し、
次いで全面に樹脂を所望の厚さに塗布する工程、前記樹
脂のエツチング速度が絶縁物のエツチング速度より大な
る条件でドライコントロールエツチングを行い、樹脂を
除去する同時に絶縁物の一部をエツチングして溝開口部
を拡げる工程、次いで再び絶縁物を成長して溝を埋没さ
せ、しかる後基板上の絶縁物を除去して平坦化する工程
を含むことを特徴とする半導（５） 体装置の製造方法を提供することによって達成される。
（６）発明の実施例
以下本発明実施例を図面によって詳述する。
第４図は本発明の工程を示す半導体装置要部の断面図で
、以下タル型口溝の場合を例に説明する。
、以下タル型口溝の場合を例に説明する。
先ずシリコン基板２１上に５ｉＯｚ 膜２２、次いで５
ｔ３ｈ膜２３を順次形成した後、Ｕ溝形成のためのレジ
ストマスクパターンを形成しＩ？ＩＥによりＵ溝２４を
所望の深さおよび開口幅に形成する。次いで上記レジス
トを除去した後熱酸化法によって溝壁面にＳｉＯ２膜２
５を成長した後ＣＶＤ法で絶縁物例えばポリシリコン２
６の成長を行う。
ｔ３ｈ膜２３を順次形成した後、Ｕ溝形成のためのレジ
ストマスクパターンを形成しＩ？ＩＥによりＵ溝２４を
所望の深さおよび開口幅に形成する。次いで上記レジス
トを除去した後熱酸化法によって溝壁面にＳｉＯ２膜２
５を成長した後ＣＶＤ法で絶縁物例えばポリシリコン２
６の成長を行う。
上記ポリシリコンの成長は、同図ｆａｔに示す如くＵ溝
２４の開口部が塞がれる前で終了させる。なおこの場合
成長終了点、すなわち成長するポリシリコンの厚さなど
は適宜定める。また開口部では他の部分よりも成長が速
くポリシリコン２６かもり上がって形成される。
２４の開口部が塞がれる前で終了させる。なおこの場合
成長終了点、すなわち成長するポリシリコンの厚さなど
は適宜定める。また開口部では他の部分よりも成長が速
くポリシリコン２６かもり上がって形成される。
次いで例えばレジスト２７を塗布して空洞２９を埋（６
） めた後ドライコントロールエツチングによる全面エツチ
ングを行い−に記しジスト２７を除去する。当該ドライ
コントロールエツチングは、ポリシリコン２６よりもレ
ジスト２７のエツチング速度の方が大きい条件を選択し
て行う。かかるコントロールエツチングを行うと、先ず
レジスト２７が徐々にエツチングされてその厚さが減少
していき、塗布特性によりレジスト２７の厚さが最も薄
いＵ溝の開口部のポリシリコン２６ａが最初に表面に現
れる。そして更にコントロールエツチングを続けるとす
べてのレジストが除去されるとともに、上記開口部のポ
リシリコン２６ａもすべてではないが、エツチングされ
て第４図ｆｂｌに示す如く開口部が広く開いた形状のポ
リシリコン２６ｂが形成される。
） めた後ドライコントロールエツチングによる全面エツチ
ングを行い−に記しジスト２７を除去する。当該ドライ
コントロールエツチングは、ポリシリコン２６よりもレ
ジスト２７のエツチング速度の方が大きい条件を選択し
て行う。かかるコントロールエツチングを行うと、先ず
レジスト２７が徐々にエツチングされてその厚さが減少
していき、塗布特性によりレジスト２７の厚さが最も薄
いＵ溝の開口部のポリシリコン２６ａが最初に表面に現
れる。そして更にコントロールエツチングを続けるとす
べてのレジストが除去されるとともに、上記開口部のポ
リシリコン２６ａもすべてではないが、エツチングされ
て第４図ｆｂｌに示す如く開口部が広く開いた形状のポ
リシリコン２６ｂが形成される。
ところで同図ｔａ＋におけるポリシリコン２６およびレ
ジスト２７の厚さは上記コントロールエツチングにおい
てレジスト２７がすべてエツチングされた後でも同図（
ｂ）に符号２６ｂで示す如くポリシリコンが開口部が広
くなった形状で残るように定める。またレジスト２７の
代りにエツチング速度においてしく７） シストと同じ効果を与えるものであれば他の樹脂を用い
ることもでき、このことは本発明の効果を損なうもので
はない。
ジスト２７の厚さは上記コントロールエツチングにおい
てレジスト２７がすべてエツチングされた後でも同図（
ｂ）に符号２６ｂで示す如くポリシリコンが開口部が広
くなった形状で残るように定める。またレジスト２７の
代りにエツチング速度においてしく７） シストと同じ効果を与えるものであれば他の樹脂を用い
ることもでき、このことは本発明の効果を損なうもので
はない。
ところで上記コントロールエツチング後は再びポリシリ
コンの成長を行い、同図ｔｅｌに示す如くＵ溝２４を埋
没する。なお同図において新しく成長したポリシリコン
を符号２６ｃで示す。上記２回目の成長においては始め
に成長したポリシリコン２６ｂの開口部が広く開いてい
るために、Ｕ溝はポリシリコンで２６ｃで完全に埋没さ
れ、空洞ができることはない。
コンの成長を行い、同図ｔｅｌに示す如くＵ溝２４を埋
没する。なお同図において新しく成長したポリシリコン
を符号２６ｃで示す。上記２回目の成長においては始め
に成長したポリシリコン２６ｂの開口部が広く開いてい
るために、Ｕ溝はポリシリコンで２６ｃで完全に埋没さ
れ、空洞ができることはない。
続いて従来と同様にしてポリッシュを行い表面を平坦化
する（同図（ｄ））。
する（同図（ｄ））。
かくしてタル型Ｕ溝であっても当該Ｕ溝をポリシリコン
で完全に埋めることができ、平坦化によってフレバスが
できることを防止できる。なお上記実施例はタル型Ｕ溝
について説明したが箱型Ｕ溝においても同様に実施でき
ることはいうまでもない。
で完全に埋めることができ、平坦化によってフレバスが
できることを防止できる。なお上記実施例はタル型Ｕ溝
について説明したが箱型Ｕ溝においても同様に実施でき
ることはいうまでもない。
（７）発明の効果
（８）
以」二詳細に説明したよにう本発明によれば、【Ｊ溝を
用いた絶縁分離層形成方法において当該Ｕ溝の形状にか
かわりなくポリシリコンによる埋込みおよび表面の平坦
化が達成できるため、基板に形成される半導体素子の絶
縁分離が確実にでき、また表面が平坦であるため配線工
程における断線およびショートの発生を防止でき半導体
装置の高集積化および信頼性向」−１また半導体装置の
製造における歩留りの向」二に効果大である。
用いた絶縁分離層形成方法において当該Ｕ溝の形状にか
かわりなくポリシリコンによる埋込みおよび表面の平坦
化が達成できるため、基板に形成される半導体素子の絶
縁分離が確実にでき、また表面が平坦であるため配線工
程における断線およびショートの発生を防止でき半導体
装置の高集積化および信頼性向」−１また半導体装置の
製造における歩留りの向」二に効果大である。
第１図および第２図はＵ溝を用いた絶縁分離層の形成工
程を示す半導体装置要部の断面図、第３図は配線工程後
のフレバスの断面図、第４図は本発明の工程を示す半導
体装置要部の断面図である。 １ 、２１−−−シリコン基板、２．５．１０．２２．
２５−３ｉＯ２膜、３ 、２３−３ｉａＮＩＩ膜、４．
７．２５−Ｕ溝、６ 、２６．２６ａ、２６ｂ、２６ｃ
ｍポリシリコン、８−空洞、９−クレハ゛ス、１１−・
−アルミニウム配線層 （９） 第１図 （ｂ） ＣＤ ＾ ＾ ０ −Ｏ −ノ ゝ′
程を示す半導体装置要部の断面図、第３図は配線工程後
のフレバスの断面図、第４図は本発明の工程を示す半導
体装置要部の断面図である。 １ 、２１−−−シリコン基板、２．５．１０．２２．
２５−３ｉＯ２膜、３ 、２３−３ｉａＮＩＩ膜、４．
７．２５−Ｕ溝、６ 、２６．２６ａ、２６ｂ、２６ｃ
ｍポリシリコン、８−空洞、９−クレハ゛ス、１１−・
−アルミニウム配線層 （９） 第１図 （ｂ） ＣＤ ＾ ＾ ０ −Ｏ −ノ ゝ′
Claims (1)
- 半導体基板に断面Ｕ字形の溝を形成し、当該溝を絶縁物
で埋めてなす絶縁膜ｌ１ｉｌｔＮの形成方法にして、溝
壁面に絶縁膜を形成した後前記絶縁物を溝壁面および基
板上に所望の厚さに成長し、次いで全面に樹脂を所望の
厚さに塗布する工程、前記樹脂のエツチング速度が絶縁
物のエツチング速度より大なる条件でドライコントロー
ルエツチングを行い、樹脂を除去する同時に絶縁物の一
部をエツチングして溝開口部を拡げる工程、次いで再び
絶縁物を成長して溝を埋没させ、しかる後基板上の絶縁
物を除去して平坦化する工程を含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23312483A JPS60124839A (ja) | 1983-12-09 | 1983-12-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23312483A JPS60124839A (ja) | 1983-12-09 | 1983-12-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60124839A true JPS60124839A (ja) | 1985-07-03 |
| JPH0310231B2 JPH0310231B2 (ja) | 1991-02-13 |
Family
ID=16950128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23312483A Granted JPS60124839A (ja) | 1983-12-09 | 1983-12-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124839A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4833098A (en) * | 1981-06-25 | 1989-05-23 | Sieko Epson Corporation | Polycrystalline semiconductor deposition in groove for device insolation |
| US4847214A (en) * | 1988-04-18 | 1989-07-11 | Motorola Inc. | Method for filling trenches from a seed layer |
| JPH0870039A (ja) * | 1994-08-29 | 1996-03-12 | Nec Corp | 半導体装置の製造方法 |
| US7618876B2 (en) | 2005-05-27 | 2009-11-17 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same by filling a trench which includes an additional coating step |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851533A (ja) * | 1981-09-24 | 1983-03-26 | Hitachi Ltd | 半導体装置の製造方法 |
-
1983
- 1983-12-09 JP JP23312483A patent/JPS60124839A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851533A (ja) * | 1981-09-24 | 1983-03-26 | Hitachi Ltd | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4833098A (en) * | 1981-06-25 | 1989-05-23 | Sieko Epson Corporation | Polycrystalline semiconductor deposition in groove for device insolation |
| US4847214A (en) * | 1988-04-18 | 1989-07-11 | Motorola Inc. | Method for filling trenches from a seed layer |
| JPH0870039A (ja) * | 1994-08-29 | 1996-03-12 | Nec Corp | 半導体装置の製造方法 |
| US7618876B2 (en) | 2005-05-27 | 2009-11-17 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same by filling a trench which includes an additional coating step |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0310231B2 (ja) | 1991-02-13 |
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