JPS5935445A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5935445A JPS5935445A JP57145471A JP14547182A JPS5935445A JP S5935445 A JPS5935445 A JP S5935445A JP 57145471 A JP57145471 A JP 57145471A JP 14547182 A JP14547182 A JP 14547182A JP S5935445 A JPS5935445 A JP S5935445A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路の＾集積化、尚速度化−・よび低消費
電力化に適する素子分離物造２実現するための手勢体装
置の表造刀法に関１”ゐものである。
電力化に適する素子分離物造２実現するための手勢体装
置の表造刀法に関１”ゐものである。
従来、果槓回路の菓子間の杷林分離法としでは素子の周
辺を辿択的に熱酸化テる適訳敵化法が実用ｅこなってい
る。ｌた、素子のｌわりに溝全形成し、これ葡＃Ｓ篭体
で充填１゛る力昧も各独考案されている。
辺を辿択的に熱酸化テる適訳敵化法が実用ｅこなってい
る。ｌた、素子のｌわりに溝全形成し、これ葡＃Ｓ篭体
で充填１゛る力昧も各独考案されている。
この中で、送択歇化による方法は、例えはバイポーラＬ
ＳＩプロセスの場名・、エヒクキシャルケ完全に酸化膜
で分離する必資かＩ！ｌυ、長時間熱酸化のため不純物
の刊分布が系子社庇を゛力比ちゼる。ｌた、適訳酸化時
にバースビーク。
ＳＩプロセスの場名・、エヒクキシャルケ完全に酸化膜
で分離する必資かＩ！ｌυ、長時間熱酸化のため不純物
の刊分布が系子社庇を゛力比ちゼる。ｌた、適訳酸化時
にバースビーク。
パースヘッドが果枳（ロ）路の筒集稙化【塾またける。
一方、溝に誘電体を充填する方法では、一定の幅の狭い
分離領域しか形成されず配線領域゛の容量を減らすため
には、再度ホト９２７行なわなければならない。したが
って、プロセスが複雑となり、かつ、マスク合せの余裕
勿とらなけｎばならない。塾らに、素子領域内に形成す
る浅い溝は１μｍ以内に形成する必璧があり、また、ホ
トリン工程の負わせ精度は素子性能音大きく変化させる
１こめ素子％性の向上のさまたけとなっていた。
分離領域しか形成されず配線領域゛の容量を減らすため
には、再度ホト９２７行なわなければならない。したが
って、プロセスが複雑となり、かつ、マスク合せの余裕
勿とらなけｎばならない。塾らに、素子領域内に形成す
る浅い溝は１μｍ以内に形成する必璧があり、また、ホ
トリン工程の負わせ精度は素子性能音大きく変化させる
１こめ素子％性の向上のさまたけとなっていた。
不発φ」は、溝形成の分離法と適訳酸化の分離法の各々
の長所ｋｌＡＬ、両者の分離法の欠点全除去ブゐために
、セルンアラインで溝形成とフィールド酸化７行なうこ
とを特徴とし、七の目的はハイホーンＬＳＩおよびＭＯ
Ｓ ＬＳＩの尚果核化、面ａ龍化七実机フ゛ることにあ
る。
の長所ｋｌＡＬ、両者の分離法の欠点全除去ブゐために
、セルンアラインで溝形成とフィールド酸化７行なうこ
とを特徴とし、七の目的はハイホーンＬＳＩおよびＭＯ
Ｓ ＬＳＩの尚果核化、面ａ龍化七実机フ゛ることにあ
る。
前日Ｃの目的會達戟するため、本発明は集積回路の系す
間分嶋工程において、素子間分離領域のシリコン表面に
窒化膜を形成する工程と、該窒化膜【例えは反応性イオ
ンエツチング法によりエツチングしてバタ／の縁にセル
ファライン的に窒化膜を残す工程と、該窒化膜ｔマスク
として熱酸化する工程と 該ム化映の部分のみ忙りエッ
トエツテングによ砂除去すると同時にシリコン基板内に
巾の狭い昧い騎τ形戟し、素子１＆Ｉｊ分Ｎｋ狽域勿形
成する１松とｔ言むこと勿詩依とする半導体装置の製造
万態０ら明の安旨とするものである。
間分嶋工程において、素子間分離領域のシリコン表面に
窒化膜を形成する工程と、該窒化膜【例えは反応性イオ
ンエツチング法によりエツチングしてバタ／の縁にセル
ファライン的に窒化膜を残す工程と、該窒化膜ｔマスク
として熱酸化する工程と 該ム化映の部分のみ忙りエッ
トエツテングによ砂除去すると同時にシリコン基板内に
巾の狭い昧い騎τ形戟し、素子１＆Ｉｊ分Ｎｋ狽域勿形
成する１松とｔ言むこと勿詩依とする半導体装置の製造
万態０ら明の安旨とするものである。
次に不発明の実施？ｌｌ’ｘ ｌｉ≧雨図面について説
明する。なお実施例は一つの例ボでりりで、不発り」の
軸押を逸脱しない範囲内ｔ１捕々り変更めるいは改良ヶ
行いうることはｂうまでもない。
明する。なお実施例は一つの例ボでりりで、不発り」の
軸押を逸脱しない範囲内ｔ１捕々り変更めるいは改良ヶ
行いうることはｂうまでもない。
第１図は本発明の一実施９１Ｊｒ示すもので、（ａ）図
において、１はシリコン語根、２は熱・酸化膜（例、え
は厚姑５０ ｎｍ ）、３はＣＶＤｋ化シリコン（例え
ば厚さ１５０ ｎｍ ） 、４はｃｖＪＪｍ化腺で、こ
れらはホトレジスト５をマスクとじ−（反応性イオンエ
ツチングによりシリコン基板１０衣面まで素子間分離バ
タンに形成したものでめる〇（ｂＪ図は（ａＪ図の状態
にお・いてレジスト５’に除去して、懺ｌ１１［ｌを減
圧ＣＶＤ法によシ寛化シリコン層６′（例えば浮き５０
０ ｎｒｎ ） （ｉ−形成する。
において、１はシリコン語根、２は熱・酸化膜（例、え
は厚姑５０ ｎｍ ）、３はＣＶＤｋ化シリコン（例え
ば厚さ１５０ ｎｍ ） 、４はｃｖＪＪｍ化腺で、こ
れらはホトレジスト５をマスクとじ−（反応性イオンエ
ツチングによりシリコン基板１０衣面まで素子間分離バ
タンに形成したものでめる〇（ｂＪ図は（ａＪ図の状態
にお・いてレジスト５’に除去して、懺ｌ１１［ｌを減
圧ＣＶＤ法によシ寛化シリコン層６′（例えば浮き５０
０ ｎｒｎ ） （ｉ−形成する。
（ｅＪ図にお・いて、ｆｌｌ、（ｂ）図における減圧Ｃ
’ＶＤ窒化シリコン全反応性イオンエッナンクにより、
その窒化シリコン勿膜厚相当にエツチングして形成した
窒化シリコン層である。このパタンの線に形成された窒
化シリコン６の幅は窒化シリコン形成の膜厚とはば等し
い大きさく例えは厚も５００ ｒｕｎ程度）となる。実
際には窒化シリコン１４９＃６’（ｂ図会照）會変えて
０．Ｉ Ｐｍ 〜０．５ Ｐｍの範囲にする。この状態
で熱酸化するとシリコン酸化膜７（例えＶｉ厚芒３００
ｎｍ ）が形成される。
’ＶＤ窒化シリコン全反応性イオンエッナンクにより、
その窒化シリコン勿膜厚相当にエツチングして形成した
窒化シリコン層である。このパタンの線に形成された窒
化シリコン６の幅は窒化シリコン形成の膜厚とはば等し
い大きさく例えは厚も５００ ｒｕｎ程度）となる。実
際には窒化シリコン１４９＃６’（ｂ図会照）會変えて
０．Ｉ Ｐｍ 〜０．５ Ｐｍの範囲にする。この状態
で熱酸化するとシリコン酸化膜７（例えＶｉ厚芒３００
ｎｍ ）が形成される。
これはシリコンエツチングの際のマスク材料のｅＪ ＠
’ｒ、する。Ｃｄｊ図はこの窒化シリコン６を燐酸な
どによシラエツトエツチングして除去した彼、反応性イ
オンエツチングによりシリコン基板１を約３μｍエツチ
ングして溝１ａｉ形成する。（ｅ）図は酸化１１Ｍ７’
にエツチングにより除去し、その酸化膜７の一トのシリ
コンｌをフィルド敵化膜の例えば岸さ２００ ｎｍ ）
及び７′、減圧ＣＶＤ窒化シリコン１１（（例えは厚さ
２００ ｎｍ ）を形成したものでおる。（ｆ、１図は
該窒化シリコン１１’の膜厚相尚勿反応性イオンエツテ
ンクし、さらに酸化膜７′全ウエツトエツチングしたも
のでめる。億）図はシリコン基板を選択酸化して、フィ
ールド酸化膜１３を形成したものでるシ、この窒化シリ
コン１１によりバーズビークを生じない。１４は、その
彼に窒化シリコン３をエツチングして残った部分を示す
。
’ｒ、する。Ｃｄｊ図はこの窒化シリコン６を燐酸な
どによシラエツトエツチングして除去した彼、反応性イ
オンエツチングによりシリコン基板１を約３μｍエツチ
ングして溝１ａｉ形成する。（ｅ）図は酸化１１Ｍ７’
にエツチングにより除去し、その酸化膜７の一トのシリ
コンｌをフィルド敵化膜の例えば岸さ２００ ｎｍ ）
及び７′、減圧ＣＶＤ窒化シリコン１１（（例えは厚さ
２００ ｎｍ ）を形成したものでおる。（ｆ、１図は
該窒化シリコン１１’の膜厚相尚勿反応性イオンエツテ
ンクし、さらに酸化膜７′全ウエツトエツチングしたも
のでめる。億）図はシリコン基板を選択酸化して、フィ
ールド酸化膜１３を形成したものでるシ、この窒化シリ
コン１１によりバーズビークを生じない。１４は、その
彼に窒化シリコン３をエツチングして残った部分を示す
。
しかして第１図（Ｃ）の工程で酸化膜７會形成する場合
に、９００℃、ウエツ）Ｉ１１＆化により厚さ０．７５
μｍ以上の膜を形成ｊると、シリコン基板１に結晶欠陥
を生ずる場合かめる。この場合の緩和処置として、第２
図に示される方法が用いら扛る。
に、９００℃、ウエツ）Ｉ１１＆化により厚さ０．７５
μｍ以上の膜を形成ｊると、シリコン基板１に結晶欠陥
を生ずる場合かめる。この場合の緩和処置として、第２
図に示される方法が用いら扛る。
第２図（＆）に２いて、１５はシリコン基板、１６は熱
酸化膜、１７はＣＶＤ窒化シリコン、１８はｃｖｕ敵化
膜を示ず。１９は５００＾以下の減圧ＣＶＤｇ化シリコ
ンで６ｆｉ、２０は減圧ＣＶＤポリＳｌ’に示す。この
１９及び２０全第１図（ｅＪに２け／）酸化膜７の代り
に用いることにより、シリコン基板内の結晶欠陥の発生
を防ぐことかできる。この場会膜２０としてはＣＶＤポ
リＳｉの代シにステップカバレージに優れた膜であれば
他のものに置き換えることかできる。例えば減圧ＣＶＬ
）酸化膜、スパッタＡ１などの金属膜、ホトレジストの
如き高分子材料膜などを用いることができる。（ｂ）図
の２１は、（ａ１図のポリＳｉ ２０ ｋ反応性イオン
エツチングにより膜厚相当エツチングしたものである。
酸化膜、１７はＣＶＤ窒化シリコン、１８はｃｖｕ敵化
膜を示ず。１９は５００＾以下の減圧ＣＶＤｇ化シリコ
ンで６ｆｉ、２０は減圧ＣＶＤポリＳｌ’に示す。この
１９及び２０全第１図（ｅＪに２け／）酸化膜７の代り
に用いることにより、シリコン基板内の結晶欠陥の発生
を防ぐことかできる。この場会膜２０としてはＣＶＤポ
リＳｉの代シにステップカバレージに優れた膜であれば
他のものに置き換えることかできる。例えば減圧ＣＶＬ
）酸化膜、スパッタＡ１などの金属膜、ホトレジストの
如き高分子材料膜などを用いることができる。（ｂ）図
の２１は、（ａ１図のポリＳｉ ２０ ｋ反応性イオン
エツチングにより膜厚相当エツチングしたものである。
（Ｃ）図にお・いてポリシリコン２１ケエツチングによ
シ除去した後で、窒化シリコン２２ｔマスクとして熱酸
化した酸化膜２３が形成される。又縁の窒化シリコン２
２は選択酸化マスクであればよく、δらにプラスマ酸化
、陽極酸化によシ酸化ｌｌ！４を形成する場合は、前記
の窒化シリコンの代シにアルミナ〒用いることができる
。
シ除去した後で、窒化シリコン２２ｔマスクとして熱酸
化した酸化膜２３が形成される。又縁の窒化シリコン２
２は選択酸化マスクであればよく、δらにプラスマ酸化
、陽極酸化によシ酸化ｌｌ！４を形成する場合は、前記
の窒化シリコンの代シにアルミナ〒用いることができる
。
さらに微細なバタン形成で０．５μｍ以下のホトリソが
ａＪ能な場合には、以上説明してきた２μｍ以上の深い
溝及び１μｍ以上の厚いフィールド酸化膜の形成以外に
、第３図に示すような１μｍ以下の浅い溝の分離が可能
である。次にこれについて説明する。
ａＪ能な場合には、以上説明してきた２μｍ以上の深い
溝及び１μｍ以上の厚いフィールド酸化膜の形成以外に
、第３図に示すような１μｍ以下の浅い溝の分離が可能
である。次にこれについて説明する。
第３因に２いて、シリコン基板２４上に形成さｎ７’ｃ
熱酸化ｆｆ１２５ 、 ’ｉｉｌ化ｔｌＬ１２Ｂ 、
ＣＶ Ｄｌｋ化膜２７より構成されているバタン間に間
ＶＲｗ廟する素子上に、第３図（ａＪに示すよりに、窒
化［２９，ポリシリコン３０を被層する。この工程では
素子領域となるシリコン基板の氷面上の酸化膜２５．窒
化膜２６．酸化膜ｎの厚６Ｈは、形成ずへき溝の巾Ｗよ
シ大とターることが必侠である。ついで（ｂン図に不す
よりにドライエツチングＶこよりポリシリコン３０會パ
タンの縁に残し、次に（Ｃ）図に示すようにポリシリコ
ンをマスクとし、て窒化シリコン２９ヲエツチングし、
ついで（ａＪ図に示すように、ウェットエツチングによ
ジボリシリコンの厚さと素子間分離領域以外を酸化し、
浅い溝内のポリシリコンを同時に敵化しで、熱酸化膜４
０と酸化膜４２全形成する。次に任ン図に示すようにド
２イエッチングにより素子間分離用の深い溝１ａを形成
した後で、浅い講１ｂ全形成する耕和咎参１゜ついで（
９）図に示すように素子表面に熱酸化膜３３を形成し、
さらにＣＶＤ冨化シリコン３２を充填する３、 第４図は上記のようにして先取した半導体装置ヲ示すも
ので、図において、４１はシリコン基板、４２はｐ＋層
、４３は１層、４４は酸化層、４５は窒化層、４０はｎ
層、４７はり層、４８はｎ層層、４９，５０゜５１は夫
々ベース、エミッタ、コレクタ電極を示す。
熱酸化ｆｆ１２５ 、 ’ｉｉｌ化ｔｌＬ１２Ｂ 、
ＣＶ Ｄｌｋ化膜２７より構成されているバタン間に間
ＶＲｗ廟する素子上に、第３図（ａＪに示すよりに、窒
化［２９，ポリシリコン３０を被層する。この工程では
素子領域となるシリコン基板の氷面上の酸化膜２５．窒
化膜２６．酸化膜ｎの厚６Ｈは、形成ずへき溝の巾Ｗよ
シ大とターることが必侠である。ついで（ｂン図に不す
よりにドライエツチングＶこよりポリシリコン３０會パ
タンの縁に残し、次に（Ｃ）図に示すようにポリシリコ
ンをマスクとし、て窒化シリコン２９ヲエツチングし、
ついで（ａＪ図に示すように、ウェットエツチングによ
ジボリシリコンの厚さと素子間分離領域以外を酸化し、
浅い溝内のポリシリコンを同時に敵化しで、熱酸化膜４
０と酸化膜４２全形成する。次に任ン図に示すようにド
２イエッチングにより素子間分離用の深い溝１ａを形成
した後で、浅い講１ｂ全形成する耕和咎参１゜ついで（
９）図に示すように素子表面に熱酸化膜３３を形成し、
さらにＣＶＤ冨化シリコン３２を充填する３、 第４図は上記のようにして先取した半導体装置ヲ示すも
ので、図において、４１はシリコン基板、４２はｐ＋層
、４３は１層、４４は酸化層、４５は窒化層、４０はｎ
層、４７はり層、４８はｎ層層、４９，５０゜５１は夫
々ベース、エミッタ、コレクタ電極を示す。
本発明によれは誘電体全充填した深い清と厚い酸化膜が
セルファラインで形成できるため、厚い酸化膜の端部の
バースビークおよびパースヘッドかほとんど生しない尚
集積化に優れた素子分離構造を得ることができる。
セルファラインで形成できるため、厚い酸化膜の端部の
バースビークおよびパースヘッドかほとんど生しない尚
集積化に優れた素子分離構造を得ることができる。
筐だ、バタン幅がＣＶＤｌｌ１１厚で制御でき、窮′亀
体會充填し／こ深い溝および浅い溝それと厚い酸化膜が
セルファジインで形成できるため、たとえはバイホー？
ＬＳ Ｉｋ構成するｎｐｎト２ンジスタのコレクタ補償
領域の形成とベース領域の形成の合わせが全く一定とな
るため、構造設計通りの最適性能を発揮し得る’Ｎｊｌ
ｌｉｉとなる。
体會充填し／こ深い溝および浅い溝それと厚い酸化膜が
セルファジインで形成できるため、たとえはバイホー？
ＬＳ Ｉｋ構成するｎｐｎト２ンジスタのコレクタ補償
領域の形成とベース領域の形成の合わせが全く一定とな
るため、構造設計通りの最適性能を発揮し得る’Ｎｊｌ
ｌｉｉとなる。
さらに本発明によれは素子領域の周囲にＣＶＤ膜厚相当
の微細な幅の溝と厚いフィールドおよび浅い溝が１枚の
バタンで形成ａれかつ表面が平坦でバタン変換差の生じ
ない微細分離構造が形成できる。ｎ層埋め込み層バタン
が不愼となる等のため、バイポーラ、０ＭＯ８およびＢ
ｉ−ＭＯＳの高集積化、高速化および低消賀′屯力化が
はかれる。
の微細な幅の溝と厚いフィールドおよび浅い溝が１枚の
バタンで形成ａれかつ表面が平坦でバタン変換差の生じ
ない微細分離構造が形成できる。ｎ層埋め込み層バタン
が不愼となる等のため、バイポーラ、０ＭＯ８およびＢ
ｉ−ＭＯＳの高集積化、高速化および低消賀′屯力化が
はかれる。
２ 、７ 、１０ 、１３ 、１６ 、２３ 、２５
、４０ 、３３ 、４１ 、４２・・・・・・熱酸化膜
３ 、６ 、１１．１４．１７ 、１９，２２．２６．
３２ ・”−ＣＶＤＸ化シ！ｊ コア４．１８，２７．
３１−・・・−ＣＶ Ｄ酸化膜５・・・・・・ホトレジ
スト 加、２１・・・・・・ＣＶＤポリシリコンロ′・・・・
・・電化シリコン １ａ・・・・・・深い溝 １ｂ・・・・・・浅い溝 特許出願人 日本電信電話公社 １９ｒ 第１図 ｗ、２図 第４図 手続補正書 （自発） 昭本１４５８年３月１１日 ％肝汁長官 若杉オロ大 殿 １、事件の衣ボ 貼オＬ１５７年％許願第１４５４７１号２、発明の名称 半導体装置の製造方法 ３、補正音する省 事件との関係 ％軒高願人 名 称 （４２２）８不篭情電詰公社４、代 理 人
〒１６０ 住 ｖｌ 東京都１ｒ宿区西糾宿７１目５食１０
号第２ミゾタビルデインク７階 明細畳の１゛特許請求の範囲」及び［発明の１、特許請
求の範囲を次のように側止する。 ［（１）集積回路の累す間分原］二栓に吃・いて、素子
量分１ＩＩｌ狽域のシリコン表面に箪化族ケ形成する工
程と、紙窒化膜ｔψりえは反応性イオンエツチング法に
よりエツチングしてバタンの緘にセルファライン的に窒
化膜を残丁工桂と、し窒化膜上マスクとして熱酸化する
工程と、該窒化１良の部分のみ葡ツェットエッナンクＶ
（より眩云する工程と、路用したシリコン基板ｖｃ ｒ
ｐの狭い味い竹を形成し、累十間分喘枳域ケ形成丁ゐ工
程とｒ含むことケ特徴とする半導体装置り製造方法。 （２〕 集積Ｎ路の素子間分離工程にシ・いで、素子間
分離工程のシリコン表面に窒化ＩＮｋ形成する工程、と
、該窒化膜上にポリシリコン、シリコン酸化族、金−ｍ
または筒分子拐料挨のい】ゴ１．〃・會形成して２ ）
ｆｌ構造とし、該２層４Ｎ造？ドフイエツナングにより
バタンの縁に残了土程とｔ宮むことｔ特徴と′ｆる特許
請求の範囲第ｌ狽Ｈｅ載の半導体装置の製造方法。 （３）集積回路の素子間分離工程ＶＬ ＆いて、素子−
」分離饋域のシリコン表向に釡化膜を形成する工程と、
該窒化腺紮例えば反応性イオンエツチング法によりエツ
チングしてバタンの縁り（セルファライン的Ｖこ窒化１
戻を筏フ一工程と、該窒化膜ｔマスクとして熱酸化する
工程と、該窒化１戻の部分のみ忙りエットエツナンクに
より除去する工程と、蕗田したシリコン基板に巾の狭い
深いＭ盆形成する工程と、該溝上熱酸化し１こ後、窒化
シリコン膜の堆積Ｖ（より充填する工程とｔ含むことｔ
特徴とする特Ｉｆｆ請求の範囲第１項記載の半導体装置
の′Ｒ造力法。 （４］ 集積回路の素子間分離工程に２いて、素子間
分離工程のシリコン表面に窒化膜會形成する工程と、該
電化課葡Ｖすえは反応性イオンエツチング法によりエツ
チングしてバタンのＭにセルファライン的に窒化膜を式
丁工程と、該窒化膜をマスクとじ１熱眩化する工程と、
該窒化膜の部分の＋ 【’ｉエットエツナンクにより除
去する工程と、島田し１こシリコン基板に巾の狭い旅い
溝葡形成する工程と、胆溝及び素子鎖板に窒化膜ｔセル
ファ２インで残し、該窒化膜ｔ′マスクとして、熱酸化
する工程とｔ言むことｔ特徴とツーる％肝請求の範囲第
１項記載の半＃ｊ４−装置の製造方法。 （５）累子狽域となるシリコン次曲上の酸化膜の厚さｔ
１形成丁べさ溝の幅より人として、バタン表面上に窒化
膜とポリシリコン鳩【形成する工程と、ドライエツチン
グによりホリンリコンｔパタンの縁に残す工程と、該ホ
リシリコン？マスクとして窒化シリコンデウェットエフ
丈ンクする工程と、次にクエットエッテングによ！ｌｌ
該ポリシリコンの厚さ相当ｔエツチングし、浅い前金形
成するシリコン表面の４に、ホリシリコン−ゲ残す工程
と、次に素子鴻域と素子間分離饋城以外勿ば化し、浅い
前金形成フーるシリコン表面のボリンリコン紮同時に酸
化する工程と、素手間分離用の深い溝ｒ形成した仮に、
浅い溝葡ドライエツナングによジ形Ｄｙ、丁ゐ工程とケ
含むことケ特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。」 ２、明腓誉第６頁第３〜４行目の「除去すると同時にシ
リコン基板内に」盆「除去する工程と、販出したシリコ
ン基板に」と訂正する。 −■θ−
、４０ 、３３ 、４１ 、４２・・・・・・熱酸化膜
３ 、６ 、１１．１４．１７ 、１９，２２．２６．
３２ ・”−ＣＶＤＸ化シ！ｊ コア４．１８，２７．
３１−・・・−ＣＶ Ｄ酸化膜５・・・・・・ホトレジ
スト 加、２１・・・・・・ＣＶＤポリシリコンロ′・・・・
・・電化シリコン １ａ・・・・・・深い溝 １ｂ・・・・・・浅い溝 特許出願人 日本電信電話公社 １９ｒ 第１図 ｗ、２図 第４図 手続補正書 （自発） 昭本１４５８年３月１１日 ％肝汁長官 若杉オロ大 殿 １、事件の衣ボ 貼オＬ１５７年％許願第１４５４７１号２、発明の名称 半導体装置の製造方法 ３、補正音する省 事件との関係 ％軒高願人 名 称 （４２２）８不篭情電詰公社４、代 理 人
〒１６０ 住 ｖｌ 東京都１ｒ宿区西糾宿７１目５食１０
号第２ミゾタビルデインク７階 明細畳の１゛特許請求の範囲」及び［発明の１、特許請
求の範囲を次のように側止する。 ［（１）集積回路の累す間分原］二栓に吃・いて、素子
量分１ＩＩｌ狽域のシリコン表面に箪化族ケ形成する工
程と、紙窒化膜ｔψりえは反応性イオンエツチング法に
よりエツチングしてバタンの緘にセルファライン的に窒
化膜を残丁工桂と、し窒化膜上マスクとして熱酸化する
工程と、該窒化１良の部分のみ葡ツェットエッナンクＶ
（より眩云する工程と、路用したシリコン基板ｖｃ ｒ
ｐの狭い味い竹を形成し、累十間分喘枳域ケ形成丁ゐ工
程とｒ含むことケ特徴とする半導体装置り製造方法。 （２〕 集積Ｎ路の素子間分離工程にシ・いで、素子間
分離工程のシリコン表面に窒化ＩＮｋ形成する工程、と
、該窒化膜上にポリシリコン、シリコン酸化族、金−ｍ
または筒分子拐料挨のい】ゴ１．〃・會形成して２ ）
ｆｌ構造とし、該２層４Ｎ造？ドフイエツナングにより
バタンの縁に残了土程とｔ宮むことｔ特徴と′ｆる特許
請求の範囲第ｌ狽Ｈｅ載の半導体装置の製造方法。 （３）集積回路の素子間分離工程ＶＬ ＆いて、素子−
」分離饋域のシリコン表向に釡化膜を形成する工程と、
該窒化腺紮例えば反応性イオンエツチング法によりエツ
チングしてバタンの縁り（セルファライン的Ｖこ窒化１
戻を筏フ一工程と、該窒化膜ｔマスクとして熱酸化する
工程と、該窒化１戻の部分のみ忙りエットエツナンクに
より除去する工程と、蕗田したシリコン基板に巾の狭い
深いＭ盆形成する工程と、該溝上熱酸化し１こ後、窒化
シリコン膜の堆積Ｖ（より充填する工程とｔ含むことｔ
特徴とする特Ｉｆｆ請求の範囲第１項記載の半導体装置
の′Ｒ造力法。 （４］ 集積回路の素子間分離工程に２いて、素子間
分離工程のシリコン表面に窒化膜會形成する工程と、該
電化課葡Ｖすえは反応性イオンエツチング法によりエツ
チングしてバタンのＭにセルファライン的に窒化膜を式
丁工程と、該窒化膜をマスクとじ１熱眩化する工程と、
該窒化膜の部分の＋ 【’ｉエットエツナンクにより除
去する工程と、島田し１こシリコン基板に巾の狭い旅い
溝葡形成する工程と、胆溝及び素子鎖板に窒化膜ｔセル
ファ２インで残し、該窒化膜ｔ′マスクとして、熱酸化
する工程とｔ言むことｔ特徴とツーる％肝請求の範囲第
１項記載の半＃ｊ４−装置の製造方法。 （５）累子狽域となるシリコン次曲上の酸化膜の厚さｔ
１形成丁べさ溝の幅より人として、バタン表面上に窒化
膜とポリシリコン鳩【形成する工程と、ドライエツチン
グによりホリンリコンｔパタンの縁に残す工程と、該ホ
リシリコン？マスクとして窒化シリコンデウェットエフ
丈ンクする工程と、次にクエットエッテングによ！ｌｌ
該ポリシリコンの厚さ相当ｔエツチングし、浅い前金形
成するシリコン表面の４に、ホリシリコン−ゲ残す工程
と、次に素子鴻域と素子間分離饋城以外勿ば化し、浅い
前金形成フーるシリコン表面のボリンリコン紮同時に酸
化する工程と、素手間分離用の深い溝ｒ形成した仮に、
浅い溝葡ドライエツナングによジ形Ｄｙ、丁ゐ工程とケ
含むことケ特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。」 ２、明腓誉第６頁第３〜４行目の「除去すると同時にシ
リコン基板内に」盆「除去する工程と、販出したシリコ
ン基板に」と訂正する。 −■θ−
Claims (1)
- 【特許請求の範囲】 （１〕集枳回路の素子間分離工程において、素子量分ｌ
！ＩＩＩＩｌｉｔ域のシリコン表面に窒化膜全形成する
工程と、該窒化膜ケ例えば反応性イオンエツチング法に
よりエツチングしてバタンの縁にセルファライン的に窒
化膜金銭す工程と、眩窒化映ｔマスクとして熱酸化する
工程と、跋蓋化換の部分のみケウエットエツテングにニ
ジ除去すると同時にシリコンか板肉に巾の狭い深い溝ン
形成し、素子１ｈｊ分陥執域を形成する工程とを含むこ
とを特徴とう゛る半導体装置の製造方法。 （２）集積回路の素す向分喘工程に２いて、累子間分嘔
狽域のシリコン表面に窒化膜を形成する工程と、−箪化
映土ｙｔポリシリコン、シリコン酸化膜、金ｗ４膜ｌた
は尚分子相科膜のいずれかを形成して２鳩檜迫とし、賦
２層栴造會ドライエツナングＶ（−よりバタンの縁に残
す工程と管含むことｒ特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。 （３〕 集積回路の素子間分離工程に寂いて、累子間分
離偵域のシリコン抄面に窒化膜を形成する工程と、咳窒
化ｍを例えは反応性イオンエツチング法によシエツテン
グしてバタンの林にセルファライン的に窒化膜を残す工
程と、該窒化膜２マスクとしで熱酸化する工程と、該Ｍ
化膜の部分のみをウェットエツチングによシ除去１′る
と同時にシリコン基板内に巾の扶い深い蒋を形成する工
程と、法溝を熱酸化した後、冨化シリコン膜の堆積によ
多充填する工程とｔ含むことを特徴とする％−ＦＦ賄氷
の範囲第ｌ狽すじ載の半導体装置の製造方法。 （４） 集積回路の素子間分離工程に謳・いて、素子間
分離領域のシリコン表面に屋化腺を形成する工程と、Ｋ
’ｆｉ化膜ｒ例えば反応性イオンエツチング法によりエ
ツチングしてバタ／の縁にセルファライン的に窒化膜娑
残す工程と、該窒化膜會マスクとして熱酸化する工程と
、該窒化膜の部分のみをウェットエツチングによ砂除去
すると同時にシリコン基板内に巾の狭い深い溝を形成す
る工程と、酸素及び素子領域に窒化膜をセルンアライン
で炊し、区窒化ｖ全マスクとして、熱酸化する工程とを
言むこと全特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。 （５）素子領域となるシリコン表向上の酸化膜の厚ち會
、形成すべき溝の幅よシ太として、バタン表面上に窒化
膜とホリシリコン層を形成する工程と、ドライエツチン
グによりポリシリコンをバタンの縁に残す工程と、該ポ
リシリコン全マスクとして窒化シリコンをウェットエツ
チングする工程と、次にウェットエツチングにより該ポ
リシリコ／の＃−δ相当をエツチングし、浅い溝上形成
すωシリコン表面のみに、ポリシリコン金銭す工程と、
次に素子領域と素子間分離領域以外を酸化し、浅い溝を
形成するシリコン表面のポリシリコンを同時に酸化する
工程と、素子間分離用の徐い溝を形成した後に、浅い溝
をドライエツチングにより形成する工程とを含むことを
特徴とする４！ｌ−ＦＦ＠求の範囲第１狽把載の半導体
装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57145471A JPS5935445A (ja) | 1982-08-24 | 1982-08-24 | 半導体装置の製造方法 |
| US06/525,570 US4660068A (en) | 1982-08-24 | 1983-08-22 | Substrate structure of semiconductor device and method of manufacturing the same |
| KR1019830003959A KR880000975B1 (ko) | 1982-08-24 | 1983-08-24 | 반도체 장치의 기판구조 및 그 제조방법 |
| EP83304898A EP0104765B1 (en) | 1982-08-24 | 1983-08-24 | Substrate structure of semiconductor device and method of manufacturing the same |
| DE8383304898T DE3380104D1 (en) | 1982-08-24 | 1983-08-24 | Substrate structure of semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57145471A JPS5935445A (ja) | 1982-08-24 | 1982-08-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5935445A true JPS5935445A (ja) | 1984-02-27 |
| JPH03787B2 JPH03787B2 (ja) | 1991-01-08 |
Family
ID=15386007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57145471A Granted JPS5935445A (ja) | 1982-08-24 | 1982-08-24 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4660068A (ja) |
| JP (1) | JPS5935445A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61241941A (ja) * | 1985-04-18 | 1986-10-28 | Sony Corp | 半導体装置の製造方法 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4910575A (en) * | 1986-06-16 | 1990-03-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and its manufacturing method |
| US4980311A (en) * | 1987-05-05 | 1990-12-25 | Seiko Epson Corporation | Method of fabricating a semiconductor device |
| JPH01125858A (ja) * | 1987-11-10 | 1989-05-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US4825277A (en) * | 1987-11-17 | 1989-04-25 | Motorola Inc. | Trench isolation process and structure |
| US4893163A (en) * | 1988-03-28 | 1990-01-09 | International Business Machines Corporation | Alignment mark system for electron beam/optical mixed lithography |
| US5406113A (en) * | 1991-01-09 | 1995-04-11 | Fujitsu Limited | Bipolar transistor having a buried collector layer |
| KR0156115B1 (ko) * | 1994-06-16 | 1998-12-01 | 문정환 | 반도체 소자의 격리막 구조 및 형성방법 |
| JP3360970B2 (ja) * | 1995-05-22 | 2003-01-07 | 株式会社東芝 | 半導体装置の製造方法 |
| US6090685A (en) * | 1997-08-22 | 2000-07-18 | Micron Technology Inc. | Method of forming a LOCOS trench isolation structure |
| US6127215A (en) * | 1998-10-29 | 2000-10-03 | International Business Machines Corp. | Deep pivot mask for enhanced buried-channel PFET performance and reliability |
| US9685524B2 (en) * | 2005-03-11 | 2017-06-20 | Vishay-Siliconix | Narrow semiconductor trench structure |
| KR100636680B1 (ko) * | 2005-06-29 | 2006-10-23 | 주식회사 하이닉스반도체 | 리세스 게이트 및 비대칭 불순물영역을 갖는 반도체소자 및그 제조방법 |
| TWI489557B (zh) | 2005-12-22 | 2015-06-21 | Vishay Siliconix | 高移動率ｐ-通道溝槽及平面型空乏模式的功率型金屬氧化物半導體場效電晶體 |
| US8409954B2 (en) * | 2006-03-21 | 2013-04-02 | Vishay-Silconix | Ultra-low drain-source resistance power MOSFET |
| US9412883B2 (en) | 2011-11-22 | 2016-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for MOS capacitors in replacement gate process |
| CN103579074B (zh) * | 2012-07-20 | 2016-07-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137651A (en) * | 1980-03-17 | 1981-10-27 | Ibm | Method of forming exfoliating region |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345675B2 (ja) * | 1971-10-12 | 1978-12-08 | ||
| JPS5350636A (en) * | 1976-10-20 | 1978-05-09 | Hitachi Ltd | Service processor |
| JPS55157044A (en) * | 1979-05-28 | 1980-12-06 | Toshiba Corp | Information processor |
| EP0048175B1 (en) * | 1980-09-17 | 1986-04-23 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
| US4331708A (en) * | 1980-11-04 | 1982-05-25 | Texas Instruments Incorporated | Method of fabricating narrow deep grooves in silicon |
| US4502913A (en) * | 1982-06-30 | 1985-03-05 | International Business Machines Corporation | Total dielectric isolation for integrated circuits |
| JPS5961045A (ja) * | 1982-09-29 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1982
- 1982-08-24 JP JP57145471A patent/JPS5935445A/ja active Granted
-
1983
- 1983-08-22 US US06/525,570 patent/US4660068A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137651A (en) * | 1980-03-17 | 1981-10-27 | Ibm | Method of forming exfoliating region |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61241941A (ja) * | 1985-04-18 | 1986-10-28 | Sony Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03787B2 (ja) | 1991-01-08 |
| US4660068A (en) | 1987-04-21 |
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