JPH09331071A - プレーナ型半導体素子 - Google Patents

Abstract

(57)【要約】 【課題】プレーナ型半導体素子において、主電極の周辺
部の電界を緩和し、高耐圧化が図れ、しかも製造の容易
な構造とする。 【解決手段】ｐアノード領域２と半導体基板１との間の
ｐｎ接合を覆い、未拡散領域上に延びる第一絶縁膜４上
にアノード電極６を直接形成することにより、表面の電
界を緩和し、高耐圧化を図る。ｐアノード領域２上から
第一絶縁膜４の端を覆い第一絶縁膜４上まで延びる第二
絶縁膜リング５ａを設けてもよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プレーナ接合を有
するプレーナ型半導体素子の耐圧構造に関する。

【０００２】

【従来の技術】電力用スイッチング素子として近年、金
属−酸化膜−半導体のゲート構造をもつ電界効果トラン
ジスタ（以下ＭＯＳＦＥＴと略す）、絶縁ゲートバイポ
ーラトランジスタ（以下ＩＧＢＴと記す）等のプレーナ
型の縦型素子が注目され、その応用分野を広げている。
また、これと組み合わせるフリーホイールダイオード
（以下ＦＷＤと記す）等のダイオードもプレーナ型の高
速素子が適用され始めている。これらのプレーナ素子
は、応用分野の広がりに伴い、２０００Ｖ以上の高耐圧
分野へも適用され始めている。

【０００３】プレーナ型縦型素子の高耐圧化のための耐
圧構造としては、素子周辺部にガードリング、フローテ
ィングリング、フィールドプレート等やこれらの組み合
わせが用いられ、例えば、ガードリングであれば、必要
な耐圧値に応じてリングの本数、間隔が調整され形成さ
れる。耐圧構造は、素子の電流を流す部分である活性領
域の面積を減らしてしまうため、極力小さい方がよい。
そのため、少ない本数、幅でいかに耐圧の得られる構造
にするかが重要となる。

【０００４】図６は、耐圧構造としてフィールドプレー
トとガードリングを用いた素子の例の耐圧構造部の部分
断面図である。素子は説明の簡略化のためダイオードと
した。ｎ型の半導体基板１の表面層にｐ型のｐアノード
領域２が形成されている。図の右方に半導体素子チップ
の端があり、ｐアノード領域２の周囲にはｐ型のｐガー
ドリング３が形成されている。図ではｐガードリング３
を一つだけ示したが、高耐圧のこのダイオードでは８本
のガードリングが形成されている。４は熱酸化膜の第一
絶縁膜、５はＣＶＤ酸化膜の第二絶縁膜である。８は半
導体基板１の他面側に設けられたカソード電極である。
ｐアノード領域２の表面に接触するアノード電極６はｐ
アノード領域２の周辺の第二絶縁膜５上に延長されてフ
ィールドプレート１２となり、表面の電界を緩和して高
耐圧化に貢献している。ｐガードリング３の表面に接触
するガードリング電極７も周辺側に延長されてフィール
ドプレートとなり、表面の電界を緩和して高耐圧化に貢
献している。ｐガードリング３を８本設けた図６の構造
のダイオードの耐圧は２８００Ｖであった。

【０００５】図７は、耐圧構造としてフィールドプレー
トとガードリングを用いた別の素子の例の耐圧構造部の
部分断面図である。素子は説明の簡略化のためダイオー
ドとした。この場合もガードリング３は全部で８本形成
されている例である。図６の例との違いは、ｐアノード
領域２の外周近傍の表面上に薄い酸化膜９が形成され、
その薄い酸化膜９の上と第一絶縁膜４の上に多結晶シリ
コン膜１０が形成されていることである。第二絶縁膜５
は多結晶シリコン膜１０の上に形成されている。すなわ
ちこの多結晶シリコン膜１０が補助フィールドプレート
となり、表面の電界を緩和して高耐圧化に貢献してい
る。ｐガードリング３を８本設けた図７の構造のダイオ
ードの耐圧は３０００Ｖであった。

【０００６】ダイオードに逆方向の電圧を印加すると、
この半導体基板１とｐアノード領域２の境界のｐｎ接合
から空乏層が広がる。空乏層は、境界のｐｎ接合から素
子の縦方向と同時に、横方向にも広がる。電界強度はｐ
ｎ接合付近が最も大きく、その中でもｐアノード領域２
の周辺部ではｐｎ接合が小さな曲率半径をもつため、他
のｐｎ接合部より最大電界強度が構造的に低くなってい
る。そのため、フイールドプレート等の耐圧構造により
その付近の電界を如何に緩和するかによって耐圧値が変
化する。

【０００７】図７のタイプの耐圧構造は、図６に示す単
純な耐圧構造に比べ、多結晶シリコン膜１０が補助フィ
ールドプレートとなり、高い耐圧を確保することが可能
となる。図８（ａ）ないし（ｊ）に、図７の構造のダイ
オードの主な製造工程ごとの断面図を工程順に示す。

【０００８】半導体基板１は、低不純物濃度のｎ型シリ
コン基板である［図８（ａ）］。この半導体基板１の一
方の表面に熱酸化により厚さ１μｍの第一絶縁膜４を形
成する［同図（ｂ）］。フォトエッチングにより第一絶
縁膜４のパターン形成をした後、熱酸化により薄い酸化
膜９を形成する［同図（ｃ）］。

【０００９】次に、減圧ＣＶＤ法により多結晶シリコン
膜１０を堆積する［同図（ｄ）］。フォトエツチングに
より多結晶シリコン膜１０のパターン形成をし、補助フ
ィールドプレートを形成する［同図（ｅ）］。不要な部
分の薄い酸化膜９も除去する。このパターン形成をした
多結晶シリコン膜１０と、注入用の窓が設けられた第一
絶縁膜４をマスクにして、半導体基板１にホウ素イオン
を注入し、熱処理を経て、半導体基板１の表面層にｐア
ノード領域２を形成する［同図（ｆ）］。同時にｐガー
ドリング３を形成する。

【００１０】この上に、燐シリケートガラス（ＰＳＧ）
の第二絶縁膜５（厚さ１．５μｍ）を堆積した［同図
（ｇ）］後、フォトエツチングにより電極接触用の窓を
設ける［同図（ｈ）］。スパッタリングによりアルミニ
ウム合金を蒸着し［同図（ｉ）］、フォトエツチングに
よりフィールドプレート１２を兼ねたアノード電極６を
形成する［同図（ｊ）］。同時にガードリング電極を形
成する。また半導体基板１の裏面側にカソード電極８を
形成する。

【００１１】

【発明が解決しようとする課題】ゲート電極をもつＭＯ
ＳＦＥＴやＩＧＢＴと異なり、ダイオードでは補助フィ
ールドプレートとなる導電膜を堆積する工程が無いた
め、耐圧構造のみのためにその工程を設けることが必要
になる。すなわち工程所要時間、コストを余分にかけな
ければならない。

【００１２】以上の問題に鑑みて本発明の目的は、補助
フイールドプレート用の導電膜の形成を必要とせず、ダ
イオードプロセスに沿った短いプロセスで、簡単に、フ
ォトマスク等を増やさず、コストを抑えて、高耐圧に適
した耐圧構造が得られる半導体素子の製造方法を提供す
ることにある。

【００１３】

【課題を解決するための手段】上記課題解決のため本発
明は、第一導電型半導体基板の一主表面から、第二導電
型領域が前記主表面の周縁部に第一導電型の未拡散領域
を残すように選択的に拡散形成され、その第二導電型領
域に金属膜の第一主電極が、残りの主表面のいずれかに
第二主電極がそれぞれ接触し、両主電極への電圧印加時
に、第一主電極が接触する第二導電型領域と第一導電型
半導体基板との間の接合から空乏層が、前記第一導電型
の未拡散領域の周縁部に向かって広がるように構成され
たプレーナ型半導体素子において、第二導電型領域と第
一導電型半導体基板との間の接合の表面露出部を覆い第
一導電型の未拡散領域の周縁部に向かって延びる第一絶
縁膜と、第一絶縁膜上に端を持ち第一導電型の未拡散領
域の周縁部に向かって延びる第二絶縁膜とを有し、第一
導電型の未拡散領域の少なくとも一部の上方において、
第一主電極が第一絶縁膜上に密接して形成されてなるも
のとする。

【００１４】そのようにすれば、第一主電極が第一絶縁
膜上に密接して形成されているので、フィールドプレー
トとしての電界緩和効果が大きい。また、第一絶縁膜上
に端を持ち、第一絶縁膜の端を覆って第二導電型領域上
まで延びる第二絶縁膜リングを有するものでもよい。そ
のようにすれば、第一絶縁膜の端部が後のエッチング工
程でエッチングされ、短絡事故等がおきるのを防止で
き、プロセスが安定になる。

【００１５】特に、第二絶縁膜と第二絶縁膜リングと
が、同一工程で形成された絶縁膜であるものとする。そ
のようにすれば、プロセスが簡略化できる。

【００１６】

【発明の実施の形態】第二絶縁膜層４の構造を工夫す
る。具体的にはフォトラインを変更し、エッチング後活
性領域周辺の電界を緩和する構造を作る。以下本発明の
実施例を図面を引用しながら説明する。図１は、本発明
第一の実施例の半導体素子の耐圧構造部の部分断面図で
ある。素子は説明の簡略化のためダイオードとした。

【００１７】ｎ型の半導体基板１の表面層にｐ型のｐア
ノード領域２が形成されている。図の右方に半導体素子
チップの端があり、ｐアノード領域２の周囲にはｐ型の
ｐガードリング３が形成されている。図ではｐガードリ
ング３を一つだけ示したが、高耐圧の素子の場合は複数
にしてもよいことは勿論である。４は熱酸化膜の第一絶
縁膜、５はＣＶＤ酸化膜の第二絶縁膜である。８は半導
体基板１の他面側に設けられたカソード電極である。ｐ
アノード領域２の表面に接触するアノード電極６はｐア
ノード領域２の周辺の第一絶縁膜４上に延長されてフィ
ールドプレート１２となり、表面の電界を緩和して高耐
圧化に貢献している。ｐガードリング３の表面に接触す
るガードリング電極７も周辺側に延長されてフィールド
プレートとなり、表面の電界を緩和して高耐圧化に貢献
している。

【００１８】図３（ａ）ないし（ｈ）に、図１の構造の
ダイオードの主な製造工程ごとの断面図を工程順に示
す。半導体基板１は、低不純物濃度のｎ型シリコン基板
である［図３（ａ）］。この半導体基板１の一方の表面
に熱酸化により厚さ１μｍの第一絶縁膜４を形成する
［同図（ｂ）］。

【００１９】フォトエッチングにより第一絶縁膜４のパ
ターン形成をする［同図（ｃ）］。このパターン形成さ
れた第一絶縁膜４をマスクにして、半導体基板１にホウ
素イオンを注入し、熱処理を経て、半導体基板１の表面
層にｐアノード領域２を形成する［同図（ｄ）］。同時
にｐガードリングを形成する。この上に、燐シリケート
ガラス（ＰＳＧ）の第二絶縁膜５（厚さ１．５μｍ）を
堆積した［同図（ｅ）］後、フォトエッチングにより電
極接触用の窓を設ける［同図（ｆ）］。ここで、ｐアノ
ード領域２の周辺部分における第二絶縁膜５のエッチン
グの線を第一絶縁膜４より内側にすることが重要であ
る。また、注意を要するのは、第一絶縁膜４の端が第二
絶縁膜５によって保護されていないため、第二絶縁膜５
のエッチングの際に第一絶縁膜４も多少なりともエッチ
ングされてしまう点である。従って、余裕をもった第一
絶縁膜４の厚さと第二絶縁膜５のエッチング条件が必要
となる。

【００２０】次に、スパッタリングによりアルミニウム
合金を蒸着し（厚さ３μｍ）［同図（ｇ）］、フォトエ
ツチングによりフィールドプレート１２を兼ねたアノー
ド電極６を形成する。また半導体基板１の裏面側にカソ
ード電極８を形成する［同図（ｈ）］。アノード電極６
と同時に図示されないガードリング電極を形成する。以
上のプロセスの適用により、図７と類似の構造を作るこ
とが可能となる。

【００２１】図５は図１の構造のダイオードの耐圧分布
である。比較のため、図６、図７の従来の構造のダイオ
ードの耐圧分布をも示した。横軸はダイオードの種類
（三種類）、縦軸は耐圧である。ｐガードリング３を８
本設けた図１の構造のダイオードの耐圧は、図７のダイ
オードとほぼ同じく３０００Ｖで、図６に示した単純な
構造のタイプＡに比べて約２００Ｖ高い耐圧を確保でき
ることがわかる。

【００２２】その理由は、ｐアノード領域２の表面に接
触するアノード電極６がｐアノード領域２の周辺の第一
絶縁膜４上に延長されてフィールドプレートとなり、表
面の電界を緩和して高耐圧化に貢献していることによ
る。特に、図６の従来の構造では、半導体基板１とフィ
ールドプレート１２との間が２．５μｍ離れていたが、
本実施例１ではその距離が１μｍであり、表面電界の緩
和効果が大きい。

【００２３】また、本プロセスの適用により、補助フィ
ールドプレートを別の工程により設けることをしなくて
も、補助フィールドプレートを設けたと同じような高耐
圧化が可能となる。すなわち、補助フィールドプレート
用導電性膜の積層、導電化、アニール、フォトエッチン
グ等の工程が省略でき、大幅にプロセスが簡略化され
る。

【００２４】［実施例２］図２は、本発明第二の実施例
の半導体素子の耐圧構造部の部分断面図である。素子は
説明の簡略化のためダイオードとした。この場合もガー
ドリング３は全部で８本形成されている例である。図１
の第一の実施例との違いは、第一絶縁膜４の内側の端が
第二絶縁膜リング５ａで覆われている点である。ただ
し、第二絶縁膜リング５ａは第二絶縁膜５と同じもので
よい。

【００２５】図４（ａ）ないし（ｃ）に、図２の構造の
ダイオードの主な製造工程ごとの断面図を工程順に示
す。ＰＳＧの第二絶縁膜５の形成までは、実施例１の図
３（ｅ）までと同じである。フォトエツチングにより電
極接触用の窓を設ける［図４（ａ）］。ここで、ｐアノ
ード領域２の周辺部分における第二絶縁膜５のエッチン
グの線を、第一絶縁膜４より内側にするのは第一の実施
例と同じである。それに加えて、微小な幅の第二絶縁膜
リング５ａを第一絶縁膜４の内側端部に残す。これは、
第一絶縁膜４の端部が第二絶縁膜５のエッチングの際に
エッチングされ、半導体基板１の表面が剥き出しとなっ
てアノード電極６と短絡するのを防止するためである。
第二絶縁膜リング５ａの幅は極力狭いほうがよく、第一
絶縁膜４に被さる部分が少ない方がよい。ｐアノード領
域２の周辺のｐｎ接合が、この保護用の第二絶縁膜リン
グ５ａの第一絶縁膜４上にある端より外側にあるとよ
い。

【００２６】次に、スパッタリングによりアルミニウム
合金を蒸着し［同図（ｂ）］、フォトエツチングにより
フィールドプレートを兼ねたアノード電極６およびガー
ドリング電極７を形成する［同図（ｃ）］。このように
すれば、実施例１に比べてプロセス条件は安定する。本
プロセスの適用により、補助フィールドプレートを別の
工程により設けることをしなくても、補助フィールドプ
レートを設けたと同じような高耐圧化が可能となる。す
なわち、補助フィールドプレート用導電性膜の積層、導
電化、アニール、フォトエッチング等の工程が省略で
き、大幅にプロセスが簡略化される。

【００２７】

【発明の効果】以上説明したように本発明によれば、第
一導電型の未拡散領域の少なくとも一部の上方におい
て、第一主電極を第一絶縁膜上に密接して形成すること
によって、電界緩和効果を増大せしめ、素子の高耐圧化
を図ることができる。本発明の適用により、高耐圧のプ
レーナ型半導体素子が簡単なプロセスで製造でき、半導
体素子の価格低減にも寄与することができる。

【図面の簡単な説明】

【図１】本発明第一の実施例の半導体装置の部分断面図

【図２】本発明第二の実施例の半導体装置の部分断面図

【図３】本発明第一の実施例の半導体装置の製造方法を
説明する工程順の部分断面図

【図４】本発明第二の実施例の半導体装置の製造方法を
説明する工程順の部分断面図

【図５】本発明第一の実施例の半導体装置の耐圧分布図

【図６】従来の半導体装置の部分断面図

【図７】別の従来の半導体装置の部分断面図

【図８】図７の半導体装置の製造方法を説明する工程順
の部分断面図

【符号の説明】

１ 半導体基板 ２ ｐアノード領域 ３ ｐガードリング ４ 第一絶縁膜 ５ 第二絶縁膜 ５ａ 第二絶縁膜リング ６ アノード電極 ７ ガードリング電極 ８ カソード電極 ９ 酸化膜 １０ 多結晶シリコン膜 １２ フィールドプレート

Claims (3)

【特許請求の範囲】
1. 【請求項１】第一導電型半導体基板の一主表面から、第
   二導電型領域が前記主表面の周縁部に第一導電型の未拡
   散領域を残すように選択的に拡散形成され、その第二導
   電型領域に金属膜の第一主電極が、残りの主表面のいず
   れかに第二主電極がそれぞれ接触し、両主電極への電圧
   印加時に、第一主電極が接触する第二導電型領域と第一
   導電型半導体基板との間の接合から空乏層が、前記第一
   導電型の未拡散領域の周縁部に向かって広がるように構
   成されたプレーナ型半導体素子において、 第二導電型領域と第一導電型半導体基板との間の接合の
   表面露出部を覆い第一導電型の未拡散領域の周縁部に向
   かって延びる第一絶縁膜と、第一絶縁膜上に端を持ち第
   一導電型の未拡散領域の周縁部に向かって延びる第二絶
   縁膜とを有し、第一導電型の未拡散領域の上方の少なく
   とも一部において、第一主電極が第一絶縁膜上に密接し
   て形成されてなることを特徴とするプレーナ型半導体素
   子。
2. 【請求項２】第一絶縁膜上に端を持ち、第一絶縁膜の端
   を覆って第二導電型領域上まで延びる第二絶縁膜リング
   を有することを特徴とする請求項１記載のプレーナ型半
   導体素子。
3. 【請求項３】第二絶縁膜と第二絶縁膜リングとが、同一
   工程で形成された絶縁膜であることを特徴とする請求項
   ２記載のプレーナ型半導体素子。