CN116454120B - 一种耐压器件及其制作方法 - Google Patents
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Abstract
本申请提供了一种耐压器件及其制作方法，涉及半导体技术领域。该耐压器件包括第一类型衬底，位于衬底正面的第一类型外延层，位于衬底背面的第一金属层，位于外延层表层的第二类型主结区，位于外延层表层且设置于第二类型主结区一侧的终端结构，位于第二类型主结区表面的第二金属层；其中，终端结构包括多个间隔设置的第二类型浮空场限环、钝化保护层以及阶梯型金属场板，钝化保护层位于浮空场限环与外延层的表面，并设置连接区以露出部分浮空场限环，阶梯型金属场板位于浮空场限环与钝化保护层的表面，并通过连接区与浮空场限环接触。本申请提供的耐压器件及其制作方法具有对边缘电场集中起到一定的缓解作用，提升击穿电压的效果。
Description
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种耐压器件及其制作方法。
背景技术
理想的器件击穿电压指的是PN结为平行平面结的情况，即不考虑结终端效应影响的情况下，器件的击穿电压仅由掺杂浓度和衬底或外延厚度等器件参数决定。但是，在器件实际制作过程中，离子注入掺杂工艺在器件外围边界形成柱面结和球面结，该边界位置的击穿电压低于平行平面结的击穿电压，使器件提前出现击穿现象。对于实际的器件，为了尽量减小甚至消除器件结边缘结构造成的曲率效应对PN结击穿电压带来的负面影响，必须考虑结终端效应，并设计有效的终端结构来消除或者减弱球面结或柱面结的曲率效应，使得实际器件的击穿电压接近甚至达到理想平行平面结的击穿电压。
目前的终端结构，普遍存在边缘电场较为集中，导致击穿电压相对较低的问题。
发明内容
本申请的目的在于提供一种耐压器件及其制作方法，以解决现有技术中存在的边缘电场较为集中，导致击穿电压相对较低的问题。
为了实现上述目的，本申请实施例采用的技术方案如下：
一方面，本申请实施例提供了一种耐压器件，所述终端结构包括：
第一类型衬底；
位于所述衬底正面的第一类型外延层；
位于所述衬底背面的第一金属层；
位于所述外延层表层的第二类型主结区；
位于所述外延层表层且设置于所述第二类型主结区一侧的终端结构；
位于所述第二类型主结区表面的第二金属层；其中，
所述终端结构包括多个间隔设置的第二类型浮空场限环、钝化保护层以及阶梯型金属场板，所述钝化保护层位于所述浮空场限环与所述外延层的表面，并设置连接区以露出部分所述浮空场限环，所述阶梯型金属场板位于所述浮空场限环与所述钝化保护层的表面，并通过所述连接区与所述浮空场限环接触。
可选地，所述外延层的表面设置有沟槽，所述浮空场限环设置于所述沟槽的底面与侧面，所述钝化保护层位于所述沟槽内与所述外延层的台面，并形成阶梯型结构。
可选地，所述沟槽的侧壁设置有多级。
可选地，所述钝化保护层包括位于所述外延层台面的隔离区，所述终端结构还包括辅助保护层，所述辅助保护层位于所述隔离区的表面中间区域，且所述辅助保护层的表面积小于所述隔离区的表面积。
可选地，所述第二类型浮空场限环中包括第一场限环与第二场限环，所述第一场限环设置于所述主结区、所述第二场限环之间，所述第一场限环对应的金属场板的层数大于所述第二场限环对应的金属场板的层数。
可选地，所述第一场限环的数量包括多个，沿远离所述主结区的方向，第一场限环对应的金属场板的层数逐渐减小。
可选地，所述第二场限环上填充有绝缘介质层，所述绝缘介质层的表面与所述外延层的台面齐平。
可选地，沿远离所述主结区的方向上，多个所述第二类型浮空场限环的掺杂浓度逐渐变小；和/或
多个所述第二类型浮空场限环的宽度逐渐变小；和/或
多个所述第二类型浮空场限环的深度逐渐变小；和/或
相邻两个所述第二类型浮空场限环之间的间距逐渐增大。
另一方面，本申请实施例还提供了一种耐压器件制作方法，所述方法包括：
提供第一类型衬底；
基于所述衬底正面的一侧制作第一类型外延层；
基于所述衬底背面的一次制作第一金属层；
基于所述外延层表层的一侧制作第二类型主结区；
基于所述外延层表层制作设置于所述第二类型主结区一侧的终端结构；
基于所述第二类型主结区表面制作第二金属层；其中，
所述终端结构包括多个间隔设置的第二类型浮空场限环、钝化保护层以及阶梯型金属场板，所述钝化保护层位于所述浮空场限环与所述外延层的表面，并设置连接区以露出部分所述浮空场限环，所述阶梯型金属场板位于所述浮空场限环与所述钝化保护层的表面，并通过所述连接区与所述浮空场限环接触。
可选地，基于所述外延层表层制作设置于所述第二类型主结区一侧的终端结构的步骤包括:
基于外延层的设定区域刻蚀出沟槽；
对所述沟槽区域进行离子注入；
对所述终端结构进行退火工艺，以在所述沟槽区域形成浮空场限环；
基于所述终端结构的表面制作钝化保护层，并刻蚀出连接区；
基于所述连接区与钝化保护层的表面制作金属层，并刻蚀形成阶梯型金属场板与第二金属层。
相对于现有技术，本申请具有以下有益效果：
本申请提供了一种耐压器件及其制作方法，该耐压器件包括第一类型衬底，位于衬底正面的第一类型外延层，位于衬底背面的第一金属层，位于外延层表层的第二类型主结区，位于外延层表层且设置于第二类型主结区一侧的终端结构，位于第二类型主结区表面的第二金属层；其中，终端结构包括多个间隔设置的第二类型浮空场限环、钝化保护层以及阶梯型金属场板，钝化保护层位于浮空场限环与外延层的表面，并设置连接区以露出部分浮空场限环，阶梯型金属场板位于浮空场限环与钝化保护层的表面，并通过连接区与浮空场限环接触。由于本申请设置了阶梯型金属场板与浮空场限环的结构，因此可以对边缘电场集中起到一定的缓解作用，进而达到提升击穿电压的效果。
为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它相关的附图。
图1为本申请实施例提供耐压器件的第一种剖面示意图。
图2为本申请实施例提供耐压器件的耗尽区分布示意图。
图3为本申请实施例提供耐压器件的第二种剖面示意图。
图4为本申请实施例提供耐压器件的第三种剖面示意图。
图5为本申请实施例提供耐压器件的第四种剖面示意图。
图6为本申请实施例提供耐压器件的第五种剖面示意图。
图7为本申请实施例提供耐压器件制作方法的示例性流程图。
图8为本申请实施例提供的刻蚀沟槽后对应的剖面示意图。
图9为本申请实施例提供的在图8基础上进行离子注入后对应的剖面示意图。
图10为本申请实施例提供的两级沟槽对应的剖面示意图。
图中：101-衬底；102-外延层；103-主结区；104-浮空场限环；105-钝化保护层；106-金属场板；107-第二金属层；108-第一金属层；109-辅助保护层；110-绝缘介质层。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。
在本申请的描述中，需要说明的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
正如背景技术中所述，目前的终端结构中，普遍存在边缘电场较为集中，导致击穿电压相对较低的问题。
有鉴于此，本申请提供了一种耐压器件，通过设置阶梯型金属场板与浮空场限环的方式，从整体上达到缓解边缘电场集中，提高击穿电压和终端效率，提高雪崩耐量，同时结构更加紧凑以及占用芯片面积小的效果。
下面对本申请提供的耐压器件进行示例性说明：
作为一种实现方式，请参阅图1，该耐压器件包括：第一类型衬底101；位于衬底101正面的第一类型外延层102；位于衬底101背面的第一金属层108；位于外延层102表层的第二类型主结区103；位于外延层102表层且设置于第二类型主结区103一侧的终端结构；位于第二类型主结区103表面的第二金属层107；其中，终端结构包括多个间隔设置的第二类型浮空场限环104、钝化保护层105以及阶梯型金属场板106，钝化保护层105位于浮空场限环104与外延层102的表面，并设置连接区以露出部分浮空场限环104，阶梯型金属场板106位于浮空场限环104与钝化保护层105的表面，并通过连接区与浮空场限环104接触。
需要说明的是，第一类型与第二类型分别为N型与P型，当第一类型为N型时，则第二类型为P型；当第一类型为P型时，则第二类型为N型。本申请中，以第一类型为N型，第二类型为P型为例进行说明。
在此基础上，衬底101与外延层102均为N型，并且，本申请并不对衬底101与外延层102的材料进行限定，例如，衬底101与外延层102的制备材料均为碳化硅材料。作为一种实现方式，衬底101采用N+衬底101，外延层102采用N-外延层102。
其中，第一金属层108作为器件的背面金属层，第二金属层107作为器件的正面金属层，并且，本申请并不对第一金属层108与第二金属层107的材料进行限定，例如，第二金属层107的材料可以采用铝材料。
如图1所示，终端结构与主结区103之间间隔设置，二者并不直接接触，使得终端结构为浮空设置，且终端结构能够影响器件的耗尽层分布，进而可以影响电场分布。其中，本申请提供的终端结构包括多个间隔设置的第二类型浮空场限环104、钝化保护层105以及阶梯型金属场板106，即本申请中，多个浮空场限环104之间相互不接触，钝化保护层105位于浮空场限环104与外延层102的表面，并设置连接区以露出部分浮空场限环104，阶梯型金属场板106位于浮空场限环104与钝化保护层105的表面，并通过连接区与浮空场限环104接触。
需要说明的是，图1中，浮空场限环104的数量为3个，但该数量仅为示意，在实际应用中，浮空场限环104的数量可能更多或更少，例如，浮空场限环104的数量可以为2个，也可以为5个，在此不做限定。
其中，本申请所述的阶梯型金属场板106，指金属场板106制作为多级，且多级金属场板106整体形成阶梯型结构，如图1中，A表示金属场板106的第一阶，B表示金属场板106的第二阶，C表示金属场板106的第三阶，三阶场板结构之间互连组成一整体结构。并且，相应地，钝化保护层105也设置阶梯型结构，但其级数比金属场板106的级数少一级。同时，第二金属层107也可以设置为阶梯型结构。
通过该设置方式，使得器件耗尽区的分布如图2所示，图中，10表示耗尽层边界，由图可知，耗尽层的边界相对平缓，仅在D、E、F处存在较大变化，但整体而言变化相对平缓，进而可以实现缓解边缘电场集中的效果。可以理解地，当浮空场限环104的数量更多时，耗尽层边界的变化可以更加平缓。
同时，研究发现，阶梯型金属场板106的级数也直接影响耗尽层边界的分布，级数越多，则图2中所示的D、E、F出变化更加平缓，更能起到缓解边缘电场集中的效果。
因此，作为一种实现方式，外延层102的表面设置有沟槽，浮空场限环104设置于沟槽的底面与侧面，钝化保护层105位于沟槽内与外延层102的台面，并形成阶梯型结构。
如图1中，A处区域即为沟槽区域，通过设置沟槽的方式，第一方面，可以使得在离子注入后，形成的浮空场限环104的垂直深度可以更深。第二方面，可以使钝化保护层105的部分设置于沟槽内，且阶梯型金属场板106的第一级设置于沟槽内，阶梯型金属场板106的级数可以更多。第三方面，可以使得浮空场限环104与主结之间形成空间差，对耗尽层的截断效果更好。因此，通过沟槽+浮空场限环+多级阶梯型金属场板的结构，可以对边缘电场集中起到缓解作用，进而达到提升击穿电压的效果。
在此基础上，为了进一步提升金属场板106的级数，请参阅图3，钝化保护层105包括位于外延层102台面的隔离区，终端结构还可以包括辅助保护层109，辅助保护层109位于隔离区的表面中间区域，且辅助保护层109的表面积小于隔离区的表面积。通过该设置方式，使得金属场板106的级数进一步提升，如图3中，通过设置一层辅助保护层109，可以使得金属场板106的级数增加一级。当然地，辅助保护层109也可以设置为多层，进而可使得金属场板106的级数进一步提升。例如，当辅助保护层109设置为两层，且两层辅助保护层109呈阶梯结构设置时，则在图3的基础上，基础场板的级数可以增加一级。
其中，本申请并不对辅助保护层109的材料进行限定，例如，辅助保护层109的材料可以与钝化保护层105的材料相同。
通过设置辅助保护层109，可以进一步改善了场板对击穿特性的作用，进一步缓解边缘电场集中，进一步提高击穿电压和终端效率，进一步提高雪崩耐量，同时结构非常紧凑和占用芯片面积小。
作为本申请另一种实现方式，请参阅图4，沟槽的侧壁设置有多级。通过该设置方式，使得在沟槽内，金属场板106的级数可以大于一层，达到提升金属场板106级数，进一步改善了沟槽对击穿特性的作用，进一步缓解边缘电场集中，进一步提高击穿电压和终端效率，进一步提高雪崩耐量，可用于高压/超高压领域，同时结构非常紧凑和占用芯片面积小。
可以理解地，当结合多级沟槽与辅助保护层109时，可以使得金属场板106的级数达到最大，如图4中，金属场板106的级数可以达到五级，当然地，当沟槽内的级数更多，或者辅助保护层109层设置为多层时，金属场板106的级数可以进一步提升。
在一种实现方式中，请参阅图5，第二类型浮空场限环104中包括第一场限环与第二场限环，第一场限环设置于主结区103、第二场限环之间，第一场限环对应的金属场板106的层数大于第二场限环对应的金属场板106的层数。
在一种实现方式中，第一场限环可以为多个，第二场限环的数量不做限定，例如，第二场限环的数量也可以为多个，当然地，第二场限环的数量也可以为一个，通过该设置方式，可以实现利用多个第一场限环实现过渡，最终以第二场限环作为终端结构的结尾，使电场分布更加平缓。
并且，当第一场限环的数量包括多个，沿远离主结区103的方向，第一场限环对应的金属场板106的层数逐渐减小。可选地，第一场限环中沟槽包括多级，在一种实现方式中，在沿远离主结区103的方向上，第一场限环中沟槽的级数逐渐降低，且第二场限环的沟槽为单级沟槽。
通过设置第一场限环作为过渡终端的方式，可以使耗尽层分布变化更加快速，实现耗尽层分布的快速平缓，终端屏蔽效果更好，且终端占用面积更小。同时，设置第一场限环作为过渡终端的方式也可以进一步改善沟槽对击穿特性的作用，进一步缓解边缘电场集中，进一步提高击穿电压和终端效率，进一步提高雪崩耐量，可用于高压/超高压领域。
作为一种实现方式，请参阅图6，第二场限环上填充有绝缘介质层110，绝缘介质层110的表面与外延层102的台面齐平。例如，该绝缘介质可以为u-poly、SIPOS、SiO2或者PI等低k介质。通过该实现方式，进一步改善沟槽对击穿特性的作用，进一步缓解边缘电场集中，进一步提高击穿电压和终端效率，进一步提高雪崩耐量，可用于高压/超高压领域，同时，结构更加紧凑和占用芯片面积进一步减小。通过该设置方式，实现了以绝缘介质阻断电场的效果，实现耗尽层分布的快速变化，对边缘电场集中起到一定的缓解作用，提升击穿电压的效果，且终端占用面积更小。
为了提升耗尽区边界的缓冲作用，作为一种实现方式，沿远离主结区103的方向上，多个第二类型浮空场限环104的掺杂浓度逐渐变小；和/或多个第二类型浮空场限环104的宽度逐渐变小；和/或多个第二类型浮空场限环104的深度逐渐变小；和/或相邻两个第二类型浮空场限环104之间的间距逐渐增大。
即在器件制作过程中，可以选择在沿远离主结区103的方向上，从上述四种条件中，可选取其中一种或多种条件进行设置。例如，在沿远离主结区103的方向上，设置多个第二类型浮空场限环104的掺杂浓度逐渐变小，同时设置多个第二类型浮空场限环104的宽度逐渐变小。
基于上述实现方式，本申请实施例还提供了一种耐压器件制作方法，请参阅图7，该耐压器件制作方法包括：
S102，提供第一类型衬底101；
S104，基于衬底101正面的一侧制作第一类型外延层102；
S106，基于外延层102表层的一侧制作第二类型主结区103；
S108，基于外延层102表层制作设置于第二类型主结区103一侧的终端结构；
S110，基于第二类型主结区103表面制作第二金属层107，并基于衬底101背面的一次制作第一金属层108；其中，
终端结构包括多个间隔设置的第二类型浮空场限环104、钝化保护层105以及阶梯型金属场板106，钝化保护层105位于浮空场限环104与外延层102的表面，并设置连接区以露出部分浮空场限环104，阶梯型金属场板106位于浮空场限环104与钝化保护层105的表面，并通过连接区与浮空场限环104接触。
作为一种实现方式，S106包括：
S1061，基于外延层102的设定区域刻蚀出沟槽；
S1062，对沟槽区域进行离子注入；
S1063，对终端结构进行退火工艺，以在沟槽区域形成浮空场限环104；
S1064，基于终端结构的表面制作钝化保护层105，并刻蚀出连接区；
S1065，基于连接区与钝化保护层105的表面制作金属层，并刻蚀形成阶梯型金属场板106与第二金属层107。
其中，请参阅图8，在具体应用中，首先在定义主结区103与终端结构区域，并利用掩膜层方式在外延层102上的设定区域刻蚀出沟槽，该沟槽的位置为终端结构区域内。如图8中，标号111即表示沟槽，本申请以制作三个沟槽为例。
需要说明是，当制作的沟槽为多级沟槽时，则刻蚀出沟槽后，继续在沟槽的底部进行二次刻蚀，且二次刻蚀的刻蚀宽度小于沟槽的宽度，进而可以形成包括两层的沟槽，当然地，当重复上述步骤时，则沟槽的级数可以更多。
之后，对沟槽区域进行离子注入，当然地，在进行沟槽区域的离子注入时，也可以同步对主结区103进行离子注入，之后进行高温退火工艺，以在沟槽区域形成浮空场限环104，同时形成主结区103，如图9所示。
当然地，当沟槽为多级时，则多级沟槽可以通过两次或多次刻蚀形成，例如，在图8中进行第一次刻蚀工艺后形成沟槽后，可以再基于沟槽的底部进行二次刻蚀，进而形成图10所示的两级沟槽结构。当然的，可以在此基础上，进一步进行刻蚀，进而还能够形成更多级的沟槽结构。
并且，在进行二次刻蚀时，每个沟槽的级数可以不同，且沿远离主结区103的方向上，沟槽级数逐渐降低，且位于最边缘的沟槽可设置为单级结构，进而在后续制作中，可形成图5所示结构。同时，对于最边缘的沟槽，还可以在沟槽内填充绝缘介质，进而在后续制作中，可形成图6所示结构。
之后，继续在图8结构的基础上，沉积一层钝化保护层105，并对位于沟槽内的钝化保护层105进行部分刻蚀，以露出沟槽的底部，同时，对于主结区103而言，会在主结区103同步刻蚀出电极区域。接着当器件中存在辅助保护层109时，继续沉积辅助保护层109，并将沉积后多余的辅助保护层109去除。之后再沉积金属层，并将多余金属层去除，形成阶梯型金属场板106与第二金属层107，最后进行第一金属层108的制作，形成本申请提供的耐压器件。
综上所述，本申请提供了一种耐压器件及其制作方法，该耐压器件包括第一类型衬底101，位于衬底101正面的第一类型外延层102，位于衬底101背面的第一金属层108，位于外延层102表层的第二类型主结区103，位于外延层102表层且设置于第二类型主结区103一侧的终端结构，位于第二类型主结区103表面的第二金属层107；其中，终端结构包括多个间隔设置的第二类型浮空场限环104、钝化保护层105以及阶梯型金属场板106，钝化保护层105位于浮空场限环104与外延层102的表面，并设置连接区以露出部分浮空场限环104，阶梯型金属场板106位于浮空场限环104与钝化保护层105的表面，并通过连接区与浮空场限环104接触。由于本申请设置了阶梯型金属场板106与浮空场限环的结构，因此可以对边缘电场集中起到一定的缓解作用，进而达到提升击穿电压的效果。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其它的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
Claims (9)
1.一种耐压器件，其特征在于，所述耐压器件包括：
第一类型衬底；
位于所述衬底正面的第一类型外延层（102）；
位于所述衬底背面的第一金属层（108）；
位于所述外延层（102）表层的第二类型主结区（103）；
位于所述外延层（102）表层且设置于所述第二类型主结区（103）一侧的终端结构；
位于所述第二类型主结区（103）表面的第二金属层（107）；其中，
所述终端结构包括多个间隔设置的第二类型浮空场限环（104）、钝化保护层（105）以及阶梯型金属场板（106），所述钝化保护层（105）位于所述浮空场限环（104）与所述外延层（102）的表面，并设置连接区以露出部分所述浮空场限环（104），所述阶梯型金属场板（106）位于所述浮空场限环（104）与所述钝化保护层（105）的表面，并通过所述连接区与所述浮空场限环（104）接触；
所述第二类型浮空场限环（104）中包括第一场限环与第二场限环，所述第一场限环设置于所述主结区（103）、所述第二场限环之间，所述第一场限环对应的金属场板（106）的层数大于所述第二场限环对应的金属场板（106）的层数。
2.如权利要求1所述的耐压器件，其特征在于，所述外延层（102）的表面设置有沟槽，所述浮空场限环（104）设置于所述沟槽的底面与侧面，所述钝化保护层（105）位于所述沟槽内与所述外延层（102）的台面，并形成阶梯型结构。
3.如权利要求2所述的耐压器件，其特征在于，所述沟槽的侧壁设置有多级。
4.如权利要求1所述的耐压器件，其特征在于，所述钝化保护层（105）包括位于所述外延层（102）台面的隔离区，所述终端结构还包括辅助保护层（109），所述辅助保护层（109）位于所述隔离区的表面中间区域，且所述辅助保护层（109）的表面积小于所述隔离区的表面积。
5.如权利要求1所述的耐压器件，其特征在于，所述第一场限环的数量包括多个，沿远离所述主结区（103）的方向，第一场限环对应的金属场板（106）的层数逐渐减小。
6. 如权利要求1所述的耐压器件，其特征在于，所述第二场限环上填充有绝缘介质层（110），所述绝缘介质层（110）的表面与所述外延层（102）的台面齐平。
7. 如权利要求1所述的耐压器件，其特征在于，沿远离所述主结区（103）的方向上，多个所述第二类型浮空场限环（104）的掺杂浓度逐渐变小；和/或
多个所述第二类型浮空场限环（104）的宽度逐渐变小；和/或
多个所述第二类型浮空场限环（104）的深度逐渐变小；和/或
相邻两个所述第二类型浮空场限环（104）之间的间距逐渐增大。
8.一种耐压器件制作方法，其特征在于，用于制作如权利要求1-7任一项所述的耐压器件，所述方法包括：
提供第一类型衬底；
基于所述衬底正面的一侧制作第一类型外延层（102）；
基于所述外延层（102）表层的一侧制作第二类型主结区（103）；
基于所述外延层（102）表层制作设置于所述第二类型主结区（103）一侧的终端结构；
基于所述第二类型主结区（103）表面制作第二金属层（107），并基于所述衬底背面的一次制作第一金属层（108）；其中，
所述终端结构包括多个间隔设置的第二类型浮空场限环（104）、钝化保护层（105）以及阶梯型金属场板（106），所述钝化保护层（105）位于所述浮空场限环（104）与所述外延层（102）的表面，并设置连接区以露出部分所述浮空场限环（104），所述阶梯型金属场板（106）位于所述浮空场限环（104）与所述钝化保护层（105）的表面，并通过所述连接区与所述浮空场限环（104）接触。
9.如权利要求8所述的耐压器件制作方法，其特征在于，基于所述外延层（102）表层制作设置于所述第二类型主结区（103）一侧的终端结构的步骤包括:
基于外延层（102）的设定区域刻蚀出沟槽；
对所述沟槽区域进行离子注入；
对所述终端结构进行退火工艺，以在所述沟槽区域形成浮空场限环（104）；
基于所述终端结构的表面制作钝化保护层（105），并刻蚀出连接区；
基于所述连接区与钝化保护层（105）的表面制作金属层，并刻蚀形成阶梯型金属场板（106）与第二金属层（107）。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4399449A (en) * | 1980-11-17 | 1983-08-16 | International Rectifier Corporation | Composite metal and polysilicon field plate structure for high voltage semiconductor devices |
| JPH09331071A (ja) * | 1996-06-10 | 1997-12-22 | Fuji Electric Co Ltd | プレーナ型半導体素子 |
| CN101150145A (zh) * | 2006-09-19 | 2008-03-26 | 电子科技大学 | 利用场板达到最佳表面横向通量的横向高压器件 |
| CN102034818A (zh) * | 2009-09-30 | 2011-04-27 | 万国半导体股份有限公司 | 通过p-体电荷的最小化改善高压mosfet二极管的反向恢复 |
| CN110600535A (zh) * | 2019-09-11 | 2019-12-20 | 四川洪芯微科技有限公司 | 一种肖特基二极管芯片及其制备方法 |
| CN112310195A (zh) * | 2020-09-27 | 2021-02-02 | 东莞南方半导体科技有限公司 | 一种台阶式SiC沟槽场限环终端结构、制备方法及其器件 |
| CN116110943A (zh) * | 2023-04-11 | 2023-05-12 | 通威微电子有限公司 | 一种耐压器件及其制作方法 |
-
2023
- 2023-06-16 CN CN202310713611.XA patent/CN116454120B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4399449A (en) * | 1980-11-17 | 1983-08-16 | International Rectifier Corporation | Composite metal and polysilicon field plate structure for high voltage semiconductor devices |
| JPH09331071A (ja) * | 1996-06-10 | 1997-12-22 | Fuji Electric Co Ltd | プレーナ型半導体素子 |
| CN101150145A (zh) * | 2006-09-19 | 2008-03-26 | 电子科技大学 | 利用场板达到最佳表面横向通量的横向高压器件 |
| CN102034818A (zh) * | 2009-09-30 | 2011-04-27 | 万国半导体股份有限公司 | 通过p-体电荷的最小化改善高压mosfet二极管的反向恢复 |
| CN110600535A (zh) * | 2019-09-11 | 2019-12-20 | 四川洪芯微科技有限公司 | 一种肖特基二极管芯片及其制备方法 |
| CN112310195A (zh) * | 2020-09-27 | 2021-02-02 | 东莞南方半导体科技有限公司 | 一种台阶式SiC沟槽场限环终端结构、制备方法及其器件 |
| CN116110943A (zh) * | 2023-04-11 | 2023-05-12 | 通威微电子有限公司 | 一种耐压器件及其制作方法 |
Non-Patent Citations (1)
| Title |
|---|
| Simulation optimization and Verification of edge terminations for high voltage IGBTs;Li Li等;《EITCE 2020：Proceedings of the 2020 4th International Conference on Electronic Information Technology and Computer Engineering》;934-938 * |
Also Published As
| Publication number | Publication date |
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