CN101150145A - 利用场板达到最佳表面横向通量的横向高压器件 - Google Patents

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Abstract

一种半导体表面的横向耐压区及由其构成的器件。它是一种利用阶梯式场板对半导体表面形成的金属－绝缘层－半导体(MIS)电容来吸收(或注入)电通量于半导体表面，使半导体表面向衬底发出的有效电通量密度接近于最佳分布，从而在最短的表面距离内有最高的耐压。场板可以是浮空的，或联接于浮空场限环。各场板间还可存在耦合电容。

Description

利用场板达到最佳表面横向通量的横向高压器件
技术领域
本发明属于半导体器件，特别是横向半导体器件的耐压区(或漂移区)及纵向半导体器件的结边缘技术。
背景技术
在参考文献[1，2]中指出，对横向器件的表面耐压技术或纵向器件的结边缘技术可利用最佳的横向表面变掺杂(Variation lateraldoping，简称VLD)，这种方法可以在最短的表面距离内达到最高的击穿电压，即接近于同衬底制作的单边突变平行平面二极管所达到的击穿电压。文献[4，5]又提出了根据文献[1，2]的方法来实现高侧及低侧器件的方法。文献[3]中提出了最佳表面变掺杂实质上应换为最佳的表面变通量密度( VLF)，而且提出了一种在表面覆盖一种介电系数比半导体高得多的材料来达到最佳表面变通量的方法。
由于最常用的集成电路工艺是CMOS/BiCMOS，而通常的这种工艺中并不一定有很合适文献[2，4，5]的技术所要求的p区及n区的剂量及深度，更不含有文献[3]所要求的介电系数比半导体材料高得多的覆盖层的制造工艺。因此有无利用现有的CMOS/BiCMOS工艺来实现在半导体表面之上改变表面耐压区向体内发出电通量的方法是一个有兴趣的问题。
本发明利用CMOS/BiCMOS工艺中半导体表面可制造多种绝缘层及导电层的方法来改变表面向体内发出的电通量。
参考文献
【1】X.B.Chen，et al.，“Lateral high-voltage devices using anoptimized variational
lateral doping”，Int.J.Electronics，Vol.80，No.3，pp.449-459(1996).
【2】X.B.Chen，U.S.Patent，5,726,469(1998)，or，Chinesepatent ZL 95108317.1(1998).
【3】X.B.Chen，U.S.Patent，6,936,907(2005)，or，Chinese patentZL 02142183.8(2005).
【4】X.B.Chen，U.S.Patent，6,310,365 B1(2001).
【5 】X.B.Chen，U.S.Patent，6，998，681 B2(2006).
发明内容
本发明的目的是利用CMOS/BiCMOS工艺中表面的多层绝缘膜及作连线的导体(即多层布线)来达到表面(横向)向体内送出一个接近最佳电通量密度分布的电通量，以期在最短表面距离内达到最高的击穿电压。
本发明是利用通常CMOS/BiCMOS工艺中所用的多层布线工艺，即利用多层绝缘层及多层导电层，来形成一种阶梯式的场板。由于它对半导体表面有不同的单位面积电容，因此可以实现对半导体吸收或放出不同的电通量密度。利用这个原理，可以改变半导体表面对衬底发出的电通量密度，使其接近文献[3]所述的理想的电通量密度，从而使器件的表面耐压在最短的表面距离内接近于由同衬底做成的单边突变平行平面结的击穿电压。
每个浮空场板本身不带电荷，它对半导体吸收或放出的电通量又可通过与它相邻近的浮空场板间形成的耦合电容的充放电来抵消，因此本发明还提供了设置这种耦合电容的方法
浮空场板有可能因某些原因带上电荷，例如受粒子辐照或电压过高时的局部击穿。为了消除这种电荷，一个方法是将其联接到耐压区的浮空场限环上。于是，当器件不外加电压或器件导通而耐压区两端的电压很低时，所有场板的电位都接近于衬底电位，从而可以释放其上的电荷。
利用浮空场板作表面耐压区，可以制作既有浮动端的高侧器件，又可制作以此浮动端作为高压端而以衬底为低压端的器件(下面称为低侧器件)。
附图说明
图1横向器件的表面耐压区及其最佳电通量密度与表面电位分布的示意图：
(a)横向功率MOST的结构；
(b)表面耐压区的电通量密度与最大电位处的距离的关系
实线——理想的电通量密度F(x)
虚线——n区杂质产生的电通量密度qD0
阴影区——需要从表面引出的电通量密度
(图中分了四个相等的区域，其需引出的平均电通量密度分别用平均值表示为ΔF1，ΔF2，ΔF3及ΔF4)；
(c)理想情形下表面耐压区的电位V(x)(以衬底p-区未耗尽的中性区的电位为参考点)。
图2横向MOST利用场板对半导体表面吸收电通量：
(a)加有场板的横向MOST的结构；
(b)场板的俯视图(该场板在四段距离内有四种不同的占空比，因此形成了四个平均值不同的MIS电容)；
(c)四个不同电容C1、C2、C3和C4及对应电位V1、V2、V3和V4形成的场板的等效电路。
图3横向MOST在其耐压区上有一块场板的结构。场板下面有四层不同厚度的介质与半导体表面隔离(阶梯式的场板)。
图4采用几种浮空场板制作横向MOST例子：
(a)有一个接地的阶梯式场板(104)，其下面三段有浮空场板(107，108，109)；
(b)有一个接地的阶梯式场板(104)，其下面在两段有阶梯式的浮空场板(110，111)，另一段还有一个浮空场板(107)。
图5利用多个阶梯式浮空场板及一个接地场板制作的横向二极管示意图(场板之间有交叠区，构成耦合电容)：
(a)每个阶梯式浮空场板在朝电极A的方向上是向上的阶梯；
(b)在图5(a)的接近于电极A处的浮空场板之间及浮空场板与衬底之间增加耦合电容的方法；
(c)每个阶梯式浮空场板在朝电极A的方向上是向下的阶梯。
图6用于计算图5所示场板参数所用的等效电路。
图7利用阶梯式浮空场板将电通量引入半导体表面的横向二极管示意图：
(a)其中每个阶梯式浮空场板在朝电极A的方向上是向下的阶梯；
(b)其中每个阶梯式浮空场板在朝电极A的方向上是向上的阶梯；
(c)计算场板参数的等效电路。
图8场板联于耐压区的浮空场限环上的二极管的示意图：
(a)横向二极管结构，其中耐压区的n区中设有p+浮空场限环
(b)叉指条的指边无浮空场限环的剖面图；
(c)叉指条的指端有浮空场限环的俯视图。
图9利用阶梯式场板的横向MOST的剖面图：
(a)在叉指条指边上；
(b)在叉指条指端上。
图10一个面积大的器件(202)的浮空场板与另一个面积小的器件(201)的浮空场板连接，而小器件有浮空场限环的示意图：
(a)  器件的结构剖面图(201是一个小的圆形器件，202是一个大的叉指条器件)；
(b)器件的俯视图。
图11在n型衬底上利用由阶梯型场板和浮空场限环构成的表面耐压区来制造的高侧MOST及低侧MOST的示意图。
图12利用衬底和表面耐压区之间有薄的绝缘体I来制造象图11所示的高侧MOST及低侧MOST的示意图。
具体实施方式
图1(a)示出一个以p-区001为衬底且有一个n型耐压区011(亦即漂移区)的横向(表面)MOST的例子，其中D为漏电极，S为源电极，G为栅电极。图中的阴影区101为栅氧化层或栅绝缘层。漏电极D与n+漏区012相联，源电极S与n+源区013相联，并通过p+区014与p-衬底区001直接相联。根据参考文献[1]与[2]，该器件n型耐压区的电通量密度F(x)的分布在理想情形下应为图1(b)的实线所示、其中坐标轴x如图1(a)所示。F(x)在x＝0处之值最大，约为2εsVB/Wpp，其中εs为半导体的介电常数，VB为击穿电压，Wpp为该击穿电压下同衬底形成的单边突变平行平面结的耗尽层厚度。设实际工艺能够得到n型区的平均施主密度为D0，其电通量密度为qD0，如图1(b)的虚线所示。它和实线有一个距离，其差值为图中阴影区的上下纵坐标之差。设器件的n型耐压区011被均匀分为四段，且每段的长度为d，则四段电通量密度的差值的平均值分别为ΔF1，ΔF2，ΔF3和ΔF4，它们代表多余的电通量密度，其对应的电通量按本发明的目的是要通过半导体表面之上的电容充电来消除。图1(c)是以p-衬底001中未耗尽的中性区的电位为参考点表面耐压区在理想情形下在y＝0处电位V(x)的分布示意图，其中坐标轴y如图1(a)所示。图中V1、V2、V3和V4分别代表如图1(b)所示的四段耐压区的平均电位，V0代表器件耐压区的最高电位。
注意到由过去我们变掺杂的理论得到过一个近似的方法来实现最佳表面变掺杂，即只要在一个尺度远小于Wpp的距离内，由表面层产生的电通量密度的平均值能做到近似等于如图1(b)实线反映的通量密度F(x)即可。图2(a)是一个横向MOST的结构示意图，图中D为漏电极，S为源电极，G为栅电极，阴影区101为栅氧化层或栅绝缘层。漏电极D与n+漏区012相联，源电极S与n+源区013相联，并通过p+区014与p-衬底区001直接相联，坐标轴x如图所示。现在，设有一个氧化层102在半导体表面100之上，且其上又有导电的金属或重掺杂的多晶硅覆盖做成场板103，该场板还通过一个在器件外的连线106与源电极S相连接，如图2(a)所示。那么，一个平均值随距离x变化的MOS电容就可以做出。按照本发明的图2(a)的结构，这个电容的顶部的导体103是接地的，其与半导体表面100形成的电容以单位面积计算为ε0X/t0X，其中ε0X是氧化层的介电系数，t0X是氧化层的厚度。平均电容可以通过改变极板的占空比来达到。图2(b)示出该器件顶部场板的一种图形的俯视图。该极板被均匀地分为四段，每段的长度为d。在图2(b)最左部分占空比最小，依次序向右则其占空比逐渐增大。一般来讲，设占空比为r，则单位面积平均电容C(x)为rε0X/t0X，这里，r的数值应根据所需电容之值来计算。由图1(c)，设某点x半导体表面应有电位V(x)，则由图1(b)对应的耗尽剂量应为D(x)(＝F(x)/q)，而现在有掺杂剂量D0，故应从电容取走的电通量密度为q(D0-D(x))，而电容两边的电压为V(x)，这样得到
rϵ ox / t ox = q ( D 0 - D ( x ) ) V ( x )
由图可知，x值愈小，即愈接近于漏极，则V(x)愈大，而(D0-D(x))愈小，因此r的值愈小。
图2(b)所示的四段场板需要引出的平均电通量密度已在图1(b)中表示出，分别为ΔF1、ΔF2、ΔF3及ΔF4。由图1(c)可知各段对应的半导体表面的平均电位分别为V1、V2、V3及V4。由此便可定出图2(b)中场板各段的占空比。图2(c)是四个不同电容C1、C2、C3和C4及对应电位V1、V2、V3和V4形成的场板的等效电路图。
但是上述方法在某些情况下可能并不适用。例如，当所做器件的V(x＝0)很高，而t0X又很小，这时氧化层中的电场会超过其击穿强度(dielectric strength)。又例如，当占空比r很小时，极板周边垂直于纸面方向的电场可能很大，也会使氧化层或半导体表面局部电场超过其击穿强度。
为了克服上述困难，可以采用CMOS工艺中常用的多层导电膜，以获得厚度可变的场板，从而使电容可变。图3示出一个这种方法的例子。该图是一个横向MOST的结构示意图，其中D为漏电极，S为源电极，G为栅电极，阴影区101为栅氧化层或栅绝缘层，漏电极D与n+漏区012相联，源电极S与n+源区013相联，并通过p+区014与p-衬底区001直接相联。该结构中有一块场板104，其下面有四层厚度不同的介质105与半导体表面100隔离。场板104还通过一个在器件外的连线106与源电极S相连接。这种同一导体下面厚度是阶梯式变化的场板在下面称为阶梯式场板。图中C1、C2、C3及C4代表场板各段和半导体表面之间单位面积的电容值。该场板的电容和图2(c)所示一样。显然，其值按C1、C2、C3及C4的次序逐渐增大，但电容上所加电压V1、V2、V3及V4却依次减小，因此从半导体表面吸收的电通量依次增加。
但是这种方法可能存在可用的最厚的氧化层厚度太小的问题。例如，设C1的厚度为t0X＝1μm，介电强度为5×106V/cm，电压V1可达500V，吸收的电通量密度为 F = ϵ ox × V 1 t ox , 其中ε0X为氧化层的介电系数，为3.9×8.85×10-14F/cm。由此得到吸收的电通量密度相当于杂质的剂量为F/q＝1×1013cm-2。这个通量密度可能太大。
当然，图3中C1太大的问题也可以用场板做成占空比小于1的方法来实现，其场板的俯视图如图2(b)所示那样。
为了避免图3中的场板做成图2(b)那样时产生垂直于纸面的局部电场过高而导致击穿，可以采用浮空场板的方法，如图4(a)所示。该图是一个横向MOST的结构示意图，其中D为漏电极，S为源电极，G为栅电极，阴影区101为栅氧化层或栅绝缘层，漏电极D与n+漏区012相联，源电极S与n+源区013相联，并通过p+区014与p-衬底区001直接相联。该图中最顶上的一层极板做成如图2(b)那样的叉指条极板，而且其下面的一层中做了三个浮空场板，分别为107、108和109，它们均非叉指条。从每一段半导体表面到最上面一层场板都等效于两个电容串联。串联后的等效电容和图3的没有浮空场板时的电容差不多。
另一种采用浮空场板的方法如图4(b)所示，这是采用多层浮空场板的方法，其中第一层浮空场板107之上有两个浮空场板110及111，还有一个接地场板104。第二层浮空场板110之上有一个浮空场板111及一个接地场板104。第三层浮空场板111之上有一个接地场板104。我们注意到，第一个浮空场板107吸收的是图1(b)中的最左边阴影区所对应的电通量ΔF1，但因为浮空场板整体讲是中性的，因此它吸收的电通量ΔF1必须从该浮空场板上部发出而被浮空场板110吸收。浮空场板110除吸收这个电通量外，还要吸收图1(b)中次左边阴影区的电通量ΔF2。因此浮空场板110必须向浮空场板111发出同样多的电通量，如此等等。由此可见，浮空场板从半导体表面吸收的电通量由107到110再到111愈来愈多。如每两个浮空场板间的电压相等，则相邻两个浮空场板间的耦合电容应依次增大。图4(b)的结构比较适合于这个要求。其中如个别耦合电容要求的数值较小，还可以采用占空比小于1的方法，即象图2(b)的方法。
在上面所有的例子中都可发现，利用场板及浮空场板能够达到的电压不会超过由半导体表面向上到最高一个导电层之间的所有介质的耐压之和。因此，耐压受到具体的CMOS/BiCMOS工艺中总介质厚度的限制。为了克服这个限制，本发明还提供了下面一些方法。
图5(a)示出了用n个浮空场板(P1，P2，P3，……，Pn-1，Pn)及一个接地场板PG做高耐压二极管的情形。其中A为阳极，K为阴极，阴极K与n+区012相联，阳极A与p+区014相联。设每个场板和半导体间的耐压是ΔV，而场板之间的耐压是ΔVF，则阴极K到衬底的耐压为nΔVF+ΔV。随着n的增大，耐压也不断提高。
由于电位愈低的浮空场板，需要对地愈大的电容。图5(a)这种结构可能不能满足电压很低的浮空场板之间耦合电容及最后一块浮空场板Fn对地的耦合电容量要求，为此我们可以利用器件所占面积之外的部分来制造耦合电容。将浮空场板通过外部的引线来联到这些地方，这种方法示意地表示在图5(b)中。图5(b)是一个高耐压二极管的示意图，其中A为阳极，K为阴极，阴极K与n+区012相联，阳极A与p+区014相联。该器件有接地场板116，浮空场板112、113、114和115，其中浮空场板114通过外部连线119与极板118连接，浮空场板115通过外部连线120与极板117连接。
图5(c)示出了另一种多个浮空场板的情形，它其实和图5(a)是相仿的，不过可能存在一个优点，就是在最高电压处是一个厚度较大的场板，使得同样耐压下浮空场板的数目可以减少。这时，如有n个浮空场板，总的耐压成为(n+1)ΔVF+ΔV，比图5(a)的效果是相当于那里增加了一个浮空场板。
上面所举的例子中有些是表面耐压层分成宽度相等的四段，每段上有场板或浮空场板或两种都有。有些例子是分成更多的段。在实际情形中，应按具体情况来确定段数及每段的宽度。场板到半导体表面的氧化层的厚度及上、下两块场板之间的氧化层的厚度也并非一定要都一样。更重要的是，本专利并非局限于氧化层这种介质，还可以是其它的绝缘的介质层，包括Si3N4，Al2O3等等。表面的掺杂的半导体区也不一定是一个电荷密度均匀的区域。而且如文献[1]、[2]、[4]所述，表面耐压区的平均电通量密度是指在一个尺度远小于Wpp的距离内净电荷密度产生的电通量的平均值。
设计图5结构的场板的方法可根据图6先作一个估计。图中Ci(i＝1，2，3，......，n)代表第i个浮空场板或场板与半导体表面构成的单位面积的电容，di(i＝1，2，......，n)代表第i段半导体表面所占宽度，ΔFi及Vi分别代表第i段半导体应被吸收的平均电通量密度及半导体表面的平均电位。半导体表面的平均电位Vi从i＝1开始依1，2，3......的次序逐渐下降。由此得到电容Ci上的电压为
Vi-Ui＝ΔFi/Ci
其中Ui为第i个浮空场板的电压。于是我们可算出第i个场板与第(i+1)个场板间的耦合电容Ci，i+1两边的电压为
Figure A20061013882900131
而由i段所引起的单位面积上耦合电容的电荷增量为ΔFi，耦合电容Ci，i+1上的电荷是第i段及其前各段所有吸收的电通量之和，故Ci，i-1上的电荷为
ΔF1+ΔF2+......+ΔFi
由此我们可以算出Ci，i+1的值
Ci，i+1＝(ΔF1+ΔF2+...+ΔFi)/(Ui-Ui+1)
＝(ΔF1+ΔF2+...ΔFi)/(Vi+ΔFi/Ci-Vi+1-ΔFi+1/Ci+1)
根据上述公式可以做出一个各个电容的值的初步设计，然后再用数值模拟的方法进行修正。
以上所述例子均为将电通量用场板及浮空场板从半导体表面引出的情形。不难推测，通过场板及浮空场板也可将电通量引入半导体表面。图7(a)示出一个在p-衬底001上做的高压横向(表面)n+-p二极管的例子，其中A为阳极，K为阴极。阴极K与n+区012相联，阳极A与p+区014相联。在表面除有n+区012外，耐压区完全没有表面n型区。这里用了一个与阴极K相连的场板121及三个浮空场板122、123和124。现将表面分四段来讨论，在最左边一段场板121由于它的电位高于其下的平均电位V1，因此有电通量线从场板经过氧化层进入半导体表面。同时，此场板121比浮空场板122的电位高，因此有电通量从场板121经过氧化层进入浮空场板122。而浮空场板122的电位又比其下面的半导体表面的平均电位V2高，因此有通量线从浮空场板122进入第2段半导体表面，如此等等。
正如同图5(a)及图5(c)是两种翻版一样，图7(a)也有一个翻版，它是图7(b)。图7(b)的作用原理自然不用赘述。很明显，图7(a)有三个浮空场板122、123和124及一个与阴极K相连的场板121。半导体表面从最高电压处开始到最低电压处可耐电压为3×ΔVF+ΔV。而图7(b)也有三个浮空场板126、127和128及一个与阴极K相连的场板125、但它的耐压为4×ΔVF+ΔV。
图7(a)及图7(b)所示场板的设计均可利用图7(c)所示的等效电路图。其中Ci是单位面积的电容与该段宽度之乘积，即相当于图6的Cidi，Ci，i+1是第i个浮空场板与第i+1个浮空场板间在垂直于纸面方向单位长度的耦合电容。Vi和Ui的意义与图6中相同，V0代表二极管的阴极电压。对于图7(a)而言，C1自然代表与电极K联接的场板与半导体表面直接构成的电容，电容Ci上的电压为Ui-Vi，它对半导体表面发出在垂直于纸面方向单位长度的电通量为Fi＝(Ui-Vi)×Ci，其中Fi代表引入到半导体表面的电通量，相当于图6的ΔFidi。耦合电容上的电压为
(Ui-Ui+1)＝Vi-Vi+1+Fi/Ci-Fi+1/Ci+1
而Ci，i+1上的电荷为第i+1段起到最后一块场板的所有电荷之和
Fi+1+Fi+2+...+FN
由此可算出Ci，i+1之值
Ci，i+1＝(Fi+1+Fi+2+...+FN)/(Ui-Ui+1)
对于图7(b)而言，可以认为C1不存在(即C1＝0)。
上面所述的浮空场板，实际上在阴极K与阳极A或漏极D与源极S之间加正电压时，它们都有一定的电位。但是如果绝缘层不是完美的，它们产生泄漏电流，则这种泄漏电流不论数值的大小，在长期存在时会给场板一定的电荷，从而使场板的电压变化，不能达到预期的效果。为此，我们当然可以在器件不工作时，或导通而耐压区两端的电压很低时，将各个浮空场板采用开关将其联接到衬底电极，使其成为无电荷。但是这种方法需要另外的电路。
另一种方法是将各个浮空场板通过外电路联接到一定的电位。在这种情形下，它们已经不是浮空的。
本发明提出的一个方法是把各个场板联接到浮空场限环上。图8示意地示出这种情形。图8(a)是一个在p-衬底001上做的高反压横向(表面)n+-p二极管设置浮空场限环的结构示意图。其中A为阳极，K为阴极。阴极K与n+区012相联。阳极A与p+区014相联，且与场板131相连。图中，场板129和130分别与p+浮空场限环015和016相连。一般讲，在阴极K对阳极A有一个很大的正电压时，每个p+浮空场限环由于其内空穴离开而向低压处流去，使p+浮空岛的电位比紧靠其右边的n型区的电位低而形成负电压。此负电压值达到1伏左右即能阻止空穴的流动。由于1伏的电压比起高压(功率)器件的工作电压小得多，因此通常可以忽略。
这样，如果设想p+区的宽度比耐压区n型区的宽度小得多，p+区的厚度也比n型区的小得多，那么只要p+场限环设置的地点正确，与其相联的场板也设置正确，就可以使图8(a)的耐压达到接近理想的最佳VLF的耐压。
场板联于浮空场限环，可使得即使通过场板与半导体之间的绝缘层有少许的泄漏电流，仍不会改变场板的电位。要达到这一目的，并不需要在耐压区处处都设置浮空场限环，而是可以设在某些个别区域。
图8(b)表示在一个叉指条的指边上没有浮空场限环的情形。图8(b)的场板实际上是连接于设置在指端。这时的指端的结构的剖面图和图8(a)一样。图8(c)是浮空场限环设在叉指条的耐压区的指端的俯视图。由于场板的阻挡，在俯视图中并不能看见浮空场限环。实际上，指端上有两个浮空的p+区015、016，它们的电位各为U1、U2，其上覆盖的场板分别是129和130。采用这种方法，与场板129和130相连的两个浮空场限环015和016可以在叉指条的地区取消。
图9示出利用上述方法之一来做一个表面横向MOST的示意图。
图9(a)示出一个以p-区001为衬底且有n型耐压区011横向MOST的例子，其中D为漏电极，S为源电极，G为栅电极，阴影区101为栅氧化层或栅绝缘层，漏电极D与n+漏区012相联，源电极S与n+源区013相联，并通过p+区014与p-衬底区001直接相联。该器件有两个浮空阶梯形场板132和133。图9(a)所示意地表出的是一个叉指条式安排的器件的指条在指边的阶梯式场板。其中两个场板分别用引线联到指条的终端区的p+浮空场限环015和016，这个指条在指端的示意图如图9(b)所示。
浮空场板也可连接在不在这个器件的本身耐压区内浮空场限环上，而是接在另一个器件上合适的地方。后一个器件和这个器件在结构上一样，但面积要小得多。例如，这个小器件没有叉指条，在表面只有一个圆周做边界。图10(a)为两个在p-衬底001上做的高反压横向(表面)n+-p二极管的剖面图。图10(b)为这两个器件的俯视图。这两个器件分别为201和202。左边虚线框内的器件201代表的是一个面积小的器件，它只是一个圆形图形，右边虚线框内的器件202代表的是一个面积大的器件。在两个器件中，A为阳极，K为阴极。阴极K与n+区012相联，阳极A与p+区014相联。在器件201中p+区场限环015和016分别与器件202中场板132和133相连。两个器件同时加同样的反偏压。小器件中各浮空场限环提供了相应的电压给场板，特别是当器件是在无外加电压时或在导通而耐压区两侧的电压很小时，浮空场限环及其所连接的场板均处于接近于衬底电压，即可视为零。这有利于消除浮空场限环中一旦存在的电荷。
显然，联于浮空场限环的场板仍可说是浮空场板。
虽然我们是以p-衬底为例的器件来讨论本专利，但其原理自然适用于以n-半导体为衬底的器件的表面耐压。
利用浮空场板作表面耐压区，不仅适用于一个电极与衬底相连接的器件，也适用于图腾柱接法的高侧器件。图11示出了一个利用这种技术同时制造高侧n-MOST与低侧n-MOST的例子。该图的左边部分是高侧n-MOST，右边部分是低侧器件。两个器件都以n-区002为衬底，且耐压区都包含有p型区017和n型区019，且两个器件的耐压区之间有一个n型区003。图中，DL、SL和GL分别表示低侧n-MOST的漏电极、源电极和栅电极；DH、SH和GH分别表示高侧n-MOST的漏电极、源电极和栅电极。低侧MOST的漏电极DL与n+漏区019相联，源电极SL与n+源区020相联，并通过p+区021与源衬底区018直接相联。高侧MOST的漏电极DH与n+漏区022相联，源电极SH与n+源区023相联，并通过p+区024与源衬底区024直接相联。在低侧MOST的耐压区内有三个阶梯型场板，分别是134、135和136，其中场板136与低侧器件的源电极SL相连，134和135分别与浮空场限环025和026相连。同样，高侧MOST中也含有137、138和139三个场板，其中场板139与高侧器件的源电极SH相连，138和139分别与浮空场限环027和028相连。
图11所示结构在功能上和文献[5]的图14类似。文献[5]中的图14是对该文献中图11的一种改进。其原理是将图11中用作漂移区的n型区的剂量增加到接近一倍。所增加的剂量引起的正电荷在耐压区耗尽时被其顶部的p型区的负电荷所中和。在本专利的图11中，场板可将n型漂移区019的多余的施主正电荷产生的电通量从表面通过氧化层而取走。
正如文献[4[与文献[5]所指出的，在高侧器件与低侧器件之间需要有一个隔离区，在图11中，这个隔离区就是从低侧器件的p+区021到高侧器件的n+漏区022的区域。此区域之上也覆盖有联于低侧MOST漏区及高侧MOST的源区的一个场板140，它有助于高侧器件与低侧器件的隔离。该场板下的阴影区为绝缘层141。
也正如文献[4]与文献[5]所指出的，本发明提出的技术自然适用于表面耐压区与衬底之间存在一个薄绝缘层的情形。图12示出图11有一个薄的绝缘体1区004将两个表面耐压区及其间的隔离区和对底隔开的情形。
为了避免每个场板的终端产生局部电场过高，还可以利用集成电路中由场氧化产生的鸟嘴，使场板的边缘向上弯曲。
毫无疑问，本发明所涉及的耐压区不仅适用于横向二极管及横向MOST，也适用于其它横向器件，而且也适用于作为一种纵向器件的边缘技术。
以上对本发明的耐压区利用许多应用例子作了说明。显然，对于熟悉本领域的技术人员而言，还可以在本发明的思想下，做出其它许多应用例子而不超出本发明的权利要求。

Claims (6)

1.一种半导体横向器件，它包含
一个第一种导电类型的轻掺杂的半导体衬底；
一个处在表面的作为这个器件边缘的第一种导电类型半导体构成的厚度很薄的器件边缘区；
一个处在表面被所述第一种导电类型的半导体区域所包围的范围的中央部分的第二种导电类型的半导体构成的厚度很薄的中央区；
一个从所述在表面的第二种导电类型的半导体中央区到在表面的第一种导电类型的器件边缘区所构成的表面耐压区，它包含至少有一段表面被厚度不均匀或介电系数不均匀的绝缘层所覆盖，在所述绝缘层上，至少有一段覆盖了导电材料构成浮空场板，其对半导体表面形成的单位面积的电容值随离开器件中央区的距离而变化，当电容最大的那部分半导体表面的电位的值大于、或小于浮空场板的浮空电位时，半导体表面有第一种电通量流出、或流入，每处流出、或流入的通量的平均密度与电位的差值成正比，也与单位面积的电容值成正比；
一个浮空场板之上可以再有一个绝缘层，其上面又有一个导电材料和另一个浮空场板相联接，这两个浮空场板之间有一个电容，第一种电通量可以从电位大的浮空场板流向电位小的浮空场板；
在表面耐压区中还可以含有一层或多层半导体区域，它们在耐压区两端加上接近于击穿电压的反偏压时全部电离，产生电通量；在最表面的一层半导体区域为一种导电类型的半导体区域时，还可以含有一个不论哪个方向上尺度都比此区小的、局部的、与这种导电类型相反的区域，它们在耐压层上加上接近于击穿电压的反偏压时并不全部电离而留下一些紧贴表面的浮空的中性区域构成浮空场限环；
浮空场板可以有一小部分和所述的浮空场限环联接；
最靠近器件边缘区的场板可以并不是浮空的而是与器件边缘区的第一种导电类型的半导体区域直接联接；
最靠近器件中央区的场板可以并不是浮空的而是与器件中央区的第二种导电类型的半导体区域直接联接；
当器件的中央区和边缘区之间加上最大的反偏压时，在所述耐压区中的场板、浮空场板及表面耐压区中耗尽的半导体区域共同作用下所产生的向衬底发出的第一种电通量的平均密度随离开器件的中央区的距离的增加而逐渐或阶梯式地从2εsVB/Wpp下降到最后接近于零，其中εs为半导体的介电常数，VB为击穿电压，Wpp为该电压下由衬底形成的单边突变平行平面结的耗尽层厚度，所述的平均密度是指在比Wpp小得多的尺寸下的平均值；
所述浮空场板或场板对半导体表面形成的单位面积的电容值随距离的变化是由于其和半导体表面所隔离的介质层的厚度变化及/或介电系数的变化及/或场板的占空比的变化，这些变化都是指在尺度小于Wpp的范围内进行的；
所述表面耐压区中的半导体区域的一层或多层半导体区域的厚度都远小于Wpp；
上述第一种导电类型的半导体材料如为p型，则所述第二种导电类型的半导体材料是n型，所述第一种电通量是指正电荷产生的通量，而所述的电位是正的，所述的反偏压是器件的中央区相对于边缘区是正电压；上述第一种导电类型的半导体材料如为n型，则所述第二种导电类型的半导体材料是p型，所述第一种电通量是指负电荷产生的通量，而所述的电位是负的，所述的反偏压是器件的边缘区相对于中央区是正电压。
2.根据权利要求1所述的半导体横向器件，其中浮空场板不是联在本器件的耐压区的浮空场限环上，而是联在一个类似于本器件、但尺寸小得多的器件的耐压区的浮空场限环上，两个器件加在耐压区两端的电压相同。
3.根据权利要求1所述的半导体横向器件，其中该半导体横向器件是低侧高压MOST及/或高侧高压MOST。
4.根据权利要求1所述的半导体器件，其中该器件是横向二极管，其中，如第一种导电类型的半导体材料如是p型，则器件中央区是阴极，而器件边缘区是阳极；如第一种导电类型的半导体材料如是n型，则器件中央区是阳极，而器件边缘区是阴极。
5.根据权利要求1所述的半导体器件，其中该器件是横向低侧器件及/或高侧器件，其中表面耐压区和衬底之间有一个绝缘层相隔；衬底通过器件外部与低侧器件的边缘区相连接。
6.根据权利要求1所述的表面耐压区作为纵向功率器件的结边缘耐压技术。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101752208A (zh) * 2008-12-03 2010-06-23 上海芯能电子科技有限公司 半导体高压终端结构及其制造方法
CN103855200A (zh) * 2012-11-30 2014-06-11 上海联星电子有限公司 一种半导体器件及其制作方法
CN105448975A (zh) * 2015-12-03 2016-03-30 西安电子科技大学 复合阶梯场板槽栅hemt高压器件及其制作方法
CN105448964A (zh) * 2015-11-23 2016-03-30 西安电子科技大学 复合阶梯场板槽栅AlGaN/GaN HEMT高压器件结构及其制作方法
CN106783969A (zh) * 2016-09-27 2017-05-31 嘉兴爱禾电子有限公司 一种薄膜二极管及其串联结构
CN110416301A (zh) * 2018-04-28 2019-11-05 中芯国际集成电路制造(上海)有限公司 横向双扩散晶体管及其形成方法
CN112005379A (zh) * 2018-04-19 2020-11-27 日产自动车株式会社 半导体装置及其制造方法
CN112909093A (zh) * 2021-01-21 2021-06-04 杰华特微电子（杭州）有限公司 半导体器件
CN112909094A (zh) * 2021-01-21 2021-06-04 杰华特微电子（杭州）有限公司 半导体器件
CN115084231A (zh) * 2022-07-19 2022-09-20 浙江大学 一种二极管及其制造方法
CN116454120A (zh) * 2023-06-16 2023-07-18 通威微电子有限公司 一种耐压器件及其制作方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120248533A1 (en) * 2011-04-04 2012-10-04 Rob Van Dalen Field plate and circuit therewith
CN103178104B (zh) * 2013-02-20 2015-08-19 国网智能电网研究院 一种半导体器件多级场板终端结构及其制造方法
DE102017130213B4 (de) * 2017-12-15 2021-10-21 Infineon Technologies Ag Planarer feldeffekttransistor
JP7114290B2 (ja) * 2018-03-16 2022-08-08 株式会社東芝 半導体装置
CN110854180B (zh) * 2019-11-27 2024-04-16 吉林华微电子股份有限公司 终端结构的制造方法、终端结构及半导体器件
CN112271210B (zh) * 2020-10-22 2023-04-21 吉林华微电子股份有限公司 半导体功率及其制作方法
WO2022230093A1 (ja) * 2021-04-28 2022-11-03 サンケン電気株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1099715C (zh) * 1998-07-23 2003-01-22 电子科技大学 一种用于有浮动电压端的半导体器件的表面耐压层
US6603185B1 (en) * 1999-02-01 2003-08-05 Fuji Electric Co., Ltd. Voltage withstanding structure for a semiconductor device
GB0103715D0 (en) * 2001-02-15 2001-04-04 Koninkl Philips Electronics Nv Semicondutor devices and their peripheral termination
CN1189945C (zh) * 2002-08-29 2005-02-16 电子科技大学 用高介电系数膜的表面(横向)耐压结构

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101752208A (zh) * 2008-12-03 2010-06-23 上海芯能电子科技有限公司 半导体高压终端结构及其制造方法
CN101752208B (zh) * 2008-12-03 2013-06-19 商海涵 半导体高压终端结构及其制造方法
CN103855200A (zh) * 2012-11-30 2014-06-11 上海联星电子有限公司 一种半导体器件及其制作方法
CN103855200B (zh) * 2012-11-30 2016-11-23 上海联星电子有限公司 一种半导体器件及其制作方法
CN105448964A (zh) * 2015-11-23 2016-03-30 西安电子科技大学 复合阶梯场板槽栅AlGaN/GaN HEMT高压器件结构及其制作方法
CN105448975A (zh) * 2015-12-03 2016-03-30 西安电子科技大学 复合阶梯场板槽栅hemt高压器件及其制作方法
CN106783969B (zh) * 2016-09-27 2019-12-10 嘉兴爱禾电子有限公司 一种薄膜二极管及其串联结构
CN106783969A (zh) * 2016-09-27 2017-05-31 嘉兴爱禾电子有限公司 一种薄膜二极管及其串联结构
CN112005379A (zh) * 2018-04-19 2020-11-27 日产自动车株式会社 半导体装置及其制造方法
CN110416301A (zh) * 2018-04-28 2019-11-05 中芯国际集成电路制造(上海)有限公司 横向双扩散晶体管及其形成方法
CN112909093A (zh) * 2021-01-21 2021-06-04 杰华特微电子（杭州）有限公司 半导体器件
CN112909094A (zh) * 2021-01-21 2021-06-04 杰华特微电子（杭州）有限公司 半导体器件
CN112909093B (zh) * 2021-01-21 2022-09-16 杰华特微电子股份有限公司 半导体器件
CN115084231A (zh) * 2022-07-19 2022-09-20 浙江大学 一种二极管及其制造方法
CN116454120A (zh) * 2023-06-16 2023-07-18 通威微电子有限公司 一种耐压器件及其制作方法
CN116454120B (zh) * 2023-06-16 2023-08-25 通威微电子有限公司 一种耐压器件及其制作方法

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