CN1189945C - 用高介电系数膜的表面(横向)耐压结构 - Google Patents

用高介电系数膜的表面(横向)耐压结构 Download PDF

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Abstract

本发明提出一种用高介电系数薄膜覆盖于半导体表面作为实现最佳横向变通量的方法或辅助方法。此高介电系数的膜可以在半导体表面引入电通量，也可以在半导体表面取出电通量，也可以在一部分取出电通量而在另一部分引入电通量。利用最佳横向变通量可以制造横向高压器件，并可作为纵向高压器件的结边缘技术，又可防止在覆盖异位补偿杂质层的边界上强电场的产生。还可作为电通量进入衬底只占总通量极少部分时实现最佳横向变通量以制作器件的方法。

Description

用高介电系数膜的表面(横向)耐压结构
技术领域
本发明涉及半导体器件，特别是涉及横向高压器件的表面耐压区及纵向高压器件的结边缘区。
背景技术
众所周知，表面(横向)高压器件的耐压区一般采用RESURF技术。由文献[X.B.Chen，et al.，“Optimization of the drift region of powerMOSFET’s with lateral structure and deep junctions”，IEEE Trans.E.D.Vol.ED-34，No.11，pp.2344-2350(1987)]可知，利用RESURF技术所做表面器件的击穿电压一般只能达到同衬底掺杂浓度下单边突变平行平面结的漂移区(实即上述耐压区)的击穿电压的70％，而且由此所做的横向MOST的导通电阻也很大。本发明人的专利U.S.Patent 5,726,469及U.S.Patent 6,310,365 B1中提出了用最佳表面横向掺杂做表面耐压区的方法，利用该方法可以做到表面击穿电压为同衬底掺杂浓度下单边突变平行平面结击穿电压的90％以上，而且由此所做的横向MOST的漂移区导通电阻也可以很小，该种耐压区还可以利用p型区与n型区的异位杂质补偿作用而达到，因此有可能与CMOS或BiCMOS工艺全兼容。
在[X.B.Chen，et al.，“Theory of optimum design ofreverse-biased p-n junction using resistive field plates and variationlateral doping”，Solid-State Electronics，Vol.35，No.8，pp.1365-1370(1992)]中公布了与衬底掺杂(下面设为p-型)反型的表面耐压区(下面设为n型)的最佳掺杂密度。图1(a)示出用这种耐压层作叉指条图形的二极管的一个元胞的结构图，图中1代表p-型衬底区，2代表n+型接触区，3代表p+型接触区，4代表表面耐压层的n型区，A代表阳极，K代表阴极，耐压区是坐标x＝0到x＝L的一段区域。图1(b)的实线表示在一定距离L下为了得到最高击穿电压所需的最佳表面杂质电荷密度D，这里，D0＝qNBWpp，q代表电子电荷，Wpp代表同衬底(p-)浓度下单边突变平行平面结(n+-p-结)的耗尽层厚度，NB为衬底的受主浓度，而D0代表这时n+区的耗尽层电荷密度。图中所示是L＝2Wpp的情形，由此所得到表面耐压区可以承受同衬底单边突变平行平面结的击穿电压的95％。该图中的虚线5，6，7段代表用三段均匀表面杂质电荷来代替实线所表示的最佳情形。用这种三段近似所得的击穿电压只比实线所得的略低。图1(c)及图1(d)分别表示在最佳表面变掺杂的条件下表面的横向电场Ex及表面电位V的分布情况。图中的Ecrit及VBpp分别代表同衬度掺杂浓度下的单边突变平行平面结在击穿时的最大电场及击穿电压。图1(e)示意地画出了一种三段均匀表面杂质电荷的实施方法。在这里，表面耐压区有一个均匀施主密度的n型区4，其电荷密度超过图1(b)虚线中5段的最大电荷密度。在这个n型区4的顶部有一个薄的p型区8，它的受主密度也是均匀的，但并不全部覆盖于n型区4之上。在该图中p型区8覆盖最少的部分(即含图中A及A’点的部分)，n区4的施主电荷和p区8的受主电荷的共同作用产生的平均电荷密度等于图1(b)的三段近似的虚线段5。在该图的中间部分，p型区8有较多部分覆盖于n型区4之上，使得这一部分的施主电荷和受主电荷的共同作用产生的平均电荷密度等于图1(b)的三段近似的虚线段6。而在该图的右边部分，p型区8全部覆盖于n型区4之上，使得这一部分的平均电荷密度等于图1(b)的三段近似的虚线段7。这种方法就是上述的利用异位杂质补偿作用的方法。
显然，作为近似的段数越多，则得到的击穿电压越接近于图1(b)实线达到的效果。
但是上述的异位杂质补偿方法可能会在CMOS或BiCMOS工艺中没有合适的p型区8剂量或合适的n型区4剂量可用。此外，在深亚微米工艺的条件下，n型漂移区4本身就很薄，从而该区施主浓度很高，导致迁移率很小。因此用该技术做的横向n-MOST的比导通电阻很大。关于迁移率变小这点，可以从下面的粗略数值计算例子说明。对高压器件，n型区4的施主密度(单位面积的施主数)一般应为2·1012cm-2左右。n型区4的深度从2μm变到0.1μm时，对应的施主浓度则从1·1016cm-3变到2·1017cm-3，于是电子迁移率从1400cm2/V·s变到650cm2/V·s。再则，如n型区4上面有p型区8覆盖，则对应的n型区4厚度更小，比导通电阻更大。此外，正如在[X.B.Chen，“Lateral high-voltage devices using an optimized variational lateraldoping”，Int.J.Electronics.Vol.83，No.3，pp.449-459(1996)]一文中所述，用图1(e)所示的补偿方法中，在p型区8的边界上，例如在图中的A点及A’点，会产生一个平行于半导体表面而垂直于p型条8的方向的电场，该电场也会使击穿电压略为下降。
发明内容
本发明之目的，在于避免上述缺点，利用高介电系数(highpermittivity diectric)材料的薄膜(以下简称HK膜)覆盖于半导体表面，它可以从某一个区域将电通量线引导到需要引入一定电通量线的半导体表面的某处，或反过来。这里所述高介电系数材料，是指它的介电系数εK＝Kε0远大于半导体的介电系数εS＝Sε0，其中ε0是真空介电系数，K及S分别代表高介电系数材料及半导体材料的相对介电系数。
实际上，最佳表面耐压区是指在该表面耐压区对衬底的电通量D符合图1(b)的要求。因为只要符合这条要求，那么对耐压区之下的半导体区域在加电压V时的耗尽区的上部有同样的边界条件，从而有同样的解答，而这个电通量不一定非用电离杂质来产生不可。
根据本发明的第一方面，提供一种用于半导体器件的表面耐压区，所述半导体器件含有第一种导电类型的半导体衬底及一个与衬底相接触的最大电位区，该最大电位区为重掺杂的第二种导电类型的半导体区或金属区，还有一个与衬底相联接的最小电位区，该最小电位区为重掺杂的第一种导电类型的半导体区或金属区；所述表面耐压区位于衬底之顶部从最大电位区到最小电位区的区域，其特征在于：所述表面耐压区至少包含一段覆盖在半导体表面的高介电系数的介质膜；当所述表面耐压区在最大电位区与最小电位区间加有接近反向击穿电压时，耐压区处处对衬底发出净的第一种符号的电通量，此电通量线的平均通量密度约从qNBWpp逐渐或阶梯式地下降，这里q代表电子电荷，NB代表衬底的杂质浓度，Wpp代表由该衬底形成的单边突变平行平面结在其击穿电压下的耗尽层厚度，通量密度系指在一段表面横向尺寸远小于Wpp而又大于该处表面耐压区厚度的面积内有效的总通量数除以该面积所得之值；该处表面耐压区的厚度指该处高介电系数的介质膜的厚度加该处的对衬底有不同掺杂的表面薄层的厚度；所述的净的第一种符号的电通量线的符号是指此种电通量线和第二种导电类型的半导体的电离杂质产生的通量线的符号一致；所述的净的第一种符号的平均电通量密度是指第一种符号的平均电通量密度减去与第一种符号相反的、第二种符号的平均电通量密度之值；所述表面耐压区在上述净的第一种符号的平均电通量密度作用下，沿表面横向的电场从最大电位区指向最小的电位区，且其值从接近于零而逐渐或阶梯式增加；所述高介电系数的膜所引起的电通量密度是指在表面一小段距离处，在离最大电位区最近的一边的沿表面横向的电场乘以此边上的方块电容减去离最大电位区最远的一边的沿表面横向的电场乘以此边上的方块电容所得之值；所述的方块电容是指介质膜中平行于表面的电通量分量被该处平行于表面的电场分量所除所得之量。
根据本发明的上述半导体器件的表面耐压区，其中所述覆盖在半导体表面的高介电系数的介质膜还有一段或多段在其顶部有导体，该导体是浮空的，在此情况下，所述的高介电系数膜引起的电通量密度是指顶部有导体的高介电系数的膜所引起的电通量密度，所述的顶部有导体的高介电系数的膜所引起的电通量密度是指在该处膜的顶部的电位减半导体表面的电位所得之值乘以该高介电系数的膜的比电容，所述的比电容是指该高介电系数膜的顶部与其下面的半导体表面之间的电位差除由此电位差引起的电通量密度所得之值。
根据本发明的上述半导体器件的表面耐压区，其中所述覆盖在半导体表面的高介电系数的介质膜还有一段或多段在其顶部有导体，该导体是连接到耐压区外部的一个电位端，在此情况下，所述的高介电系数膜引起的电通量密度是指顶部有导体的高介电系数的膜所引起的电通量密度，所述的顶部有导体的高介电系数的膜所引起的电通量密度是指在该处膜的顶部的电位减半导体表面的电位所得之值乘以该高介电系数的膜的比电容，所述的比电容是指该高介电系数膜的顶部与其下面的半导体表面之间的电位差除由此电位差引起的电通量密度所得之值。
根据本发明的上述半导体器件的表面耐压区，其中所述表面耐压区还包含一段或多段净掺杂为第二种导电类型或第一种导电类型的半导体表面薄层，该表面薄层的杂质浓度及/或类型与衬底不一致，在此情况下，所述的平均电通量密度包括表面耐压区中净掺杂为第二种导电类型或第一种导电类型的半导体表面薄层的电离杂质电荷所产生的电通量密度，也包括由高介电系数膜引起的电通量密度。
根据本发明的上述半导体器件的表面耐压区，其中所述的第一种导电类型的半导体衬底是p型半导体，第二种导电类型的半导体是n型半导体，第一种符号的电通量线的符号与正电荷产生的通量线符号一致，最大电位区具有最高电位，最小电位区具有最低电位，所述耐压区处处对衬底发出正的电通量。
根据本发明的上述半导体器件的表面耐压区，其中所述的第一种导电类型的半导体衬底是n型半导体，第二种导电类型的半导体是p型半导体，第一种符号的电通量线的符号与负电荷产生的通量线符号一致，最大电位区具有最低电位，最小电位区具有最高电位，所述耐压区处处吸收来自衬底的正的电通量，亦即处处对衬底发出负的电通量。
根据本发明的上述半导体器件的表面耐压区，所述的高介电系数的介质膜的方块电容从离开表面最大电位区开始不断或阶梯式地减小，直至表面最小电位区。
根据本发明的上述半导体器件的表面耐压区，所述的表面耐压层区在靠近最大电位区有一段第二种导电类型的掺杂区，其单位面积的杂质数量超过NBWpp；所述的高介电系数的介质膜的方块电容从离开表面最大电位区开始不断或阶梯式地减小，直至表面最小电位区。
根据本发明的上述半导体器件的表面耐压区，所述的表面耐压区从最大电位区到最小电位区均有第二种导电类型的掺杂区，其单位面积的杂质数超过NBWpp；所述的高介电系数的介质膜的方块电容随离开表面最大电位区开始不断或阶梯式地增加，此介质膜还覆盖于最小电位区相联接的区域。
根据本发明的上述半导体器件的表面耐压区，所述的表面耐压区在靠近最大电位区有一段第二种导电类型的掺杂区，其单位面积的杂质数量超过NBWpp’在靠近最小电位区有一段净剂量为第一种导电类型的掺杂区，所述的高介电系数的介质膜的方块电容从离开表面最大电位区开始不断或阶梯式地增加，而在靠近最小电位区的净剂量为第一种导电类型的掺杂区上又不断减小。
根据本发明的上述半导体器件的表面耐压区，所述的高介电系数的介质膜的顶部在邻近表面最大电位区的一段内有导体与最大电位区相联接，在此段内的比电容随离开最大电位区的距离的增加而不断或阶梯式地减少，而在此段之外的表面耐压区也有高介电系数的介质膜但其顶部没有导体，此介质膜构成的方块电容随着接近于最小电位区而不断或阶梯式地减少。
根据本发明的上述半导体器件的表面耐压区，所述的表面耐压区从最大电位区到最小电位区均有第二种导电类型的掺杂区，其单位面积的杂质数超过NBWpp；所述的高介电系数的介质膜分为两个区域，在邻近最大电位区的区域内其顶部没有导体，在此区域内方块电容随离开表面最大电位区的距离的增加而不断或阶梯式地增加；所述的高介电系数的介质膜在邻近最小电位区的区域内其顶部有导体与最小电位区相联接，在此区域内比电容随接近最小电位区的距离的减少而不断或阶梯式地增加。
根据本发明的上述半导体器件的表面耐压区，所述的高介电系数的膜的厚度随离开最大电位区的距离是连续或阶梯式变化的。
根据本发明的上述半导体器件的表面耐压区，所述的高介电系数的膜在半导体表面覆盖的比率随离开最大电位区的距离是连续或阶梯式变化的。
根据本发明的上述半导体表面耐压区，所述的高介电系数的膜至少有一段是多种介电系数的材料的薄层紧密结合而形成的。
根据本发明的上述半导体表面耐压区，在离开最大电位区的一定距离内的表面，有高介电系数的膜覆盖于其上部。
根据本发明的另一方面，提供一种半导体器件，包括第一种导电类型的半导体衬底及一个与衬底相接触的最大电位区，该最大电位区为重掺杂的第二种导电类型的半导体区或金属区，还有一个与衬底相联接的最小电位区，该最小电位区为重掺杂的第一种导电类型的半导体区或金属区；其特征在于，位于衬底之顶部从最大电位区到最小电位区之间包含根据本发明上面所述的表面耐压区。
根据本发明的另一方面，提供一种半导体器件，包括第一种导电类型的半导体衬底及一个与衬底相接触的最大电位区，该最大电位区为重掺杂的第二种导电类型的半导体区或金属区，还有一个与衬底相联接的最小电位区，该最小电位区为重掺杂的第一种导电类型的半导体区或金属区；其特征在于，位于衬底之顶部从最大电位区到最小电位区之间包含根据本发明上面所述的表面耐压区作为该半导体器件有源区外的边缘。
根据本发明的另一方面，提供一种用于半导体器件的薄耐压区，所述半导体器件含有一个最小电位区，该最小电位区为重掺杂的第一种导电类型的半导体区或金属区，还含有一个最大电位区，该最大电位区为重掺杂的第二种导电类型的半导体区或金属区；所述的半导体器件的薄耐压区位于最大电位区到最小电位区之间，其特征在于：所述表面耐压区至少包含一段覆盖在半导体表面的高介电系数的介质膜；当所述的半导体器件的薄耐压区在最大电位区与最小电位区间加有接近反向击穿电压时，薄耐压区每处向高介电系数的介质膜发出与该处净掺杂剂量产生的电通量密度相同的电通量线；所述的向高介电系数的介质膜发出的电通量线经过高介电系数的介质膜最后被重掺杂的第一种或第二种导电类型的半导体区或金属区所吸收；所述薄耐压区在其所产生的电通量线被高介电系数膜所吸收后，从最大电位区到最小电位区的电场分量接近于常数。
根据本发明的上述半导体器件的薄耐压区，其中所述覆盖在半导体表面的高介电系数的介质膜还有一段或多段在其顶部有导体，该导体是浮空的，所述的向高介电系数的介质膜发出的电通量线被覆盖于高介电系数的介质膜顶部的导体所吸收，经过高介电系数的介质膜最后被重掺杂的第一种或第二种导电类型的半导体区或金属区所吸收。
根据本发明的上述半导体器件的薄耐压区，其中所述覆盖在半导体表面的高介电系数的介质膜还有一段或多段在其顶部有导体，该导体是连接到耐压区外部的一个电位端，所述的向高介电系数的介质膜发出的电通量线被覆盖于高介电系数的介质膜顶部的导体所吸收，经过高介电系数的介质膜最后被重掺杂的第一种或第二种导电类型的半导体区或金属区所吸收。
根据本发明的上述半导体器件的薄耐压区，其中所述的半导体器件的薄耐压区包含一段或多段净掺杂为第一种导电类型或第二种导电类型的薄层。
根据本发明的另一方面，提供一种半导体器件，包括一个最小电位区，该最小电位区为重掺杂的第一种导电类型的半导体区或金属区，还包括一个最大电位区，该最大电位区为重掺杂的第二种导电类型的半导体区或金属区；其特征在于：该半导体器件还包括一个位于最大电位区到最小电位区之间的根据本发明上面所述的半导体器件的薄耐压区。
根据本发明的上述半导体器件，在薄耐压区的一面被所述的高介电系数膜覆盖，另一面则与一个低介电系数的膜相接触，此低介电系数的膜又与一个半绝缘或绝缘的厚半导体层相联接。
根据本发明的上述半导体器件，在薄耐压区的两面均被所述的高介电系数的膜所覆盖。
本发明具体内容可用五个例子来表述。
第一个例子如图2的二极管所示，它是由p-型衬底1，n+型接触区2，p+型接触区3，HK膜层9构成，其中A是阳极，K是阴极。在表面耐压区(从x＝0到x＝L)完全没有电离施主，它的电通量是靠从阴极K发出的电通量，经过HK膜9逐渐散发到半导体表面。图中带有箭头的线代表电通量线。这里，在没有电极覆盖的HK膜9处，HK膜9的厚度随离开K的距离逐渐变薄，这使得进入半导体的电通量也逐渐减小。
第二个例子如图4所示，它是由p-型衬底1，n+型接触区2，p+型接触区3，n型漂移区4及HK膜层9构成，其中A是阳极，K是阴极。这里半导体表面已有一层n型区4，但它在电离时产生的通量密度大于图1(b)要求的D的最大值，从0到L的HK的膜9的作用是吸收x＞0处的n区4的电通量，这些电通量最后可以被与阳极A相联的p+区3顶部所吸收。这里HK膜9的厚度随离开x＝0处的距离而逐渐增加，使得HK膜9中允许有愈来愈多的电通量流过，其结果使得x＝0到x＝L的距离中n区4之下有对衬底符合图1(b)要求的电通量密度。
第三个例子如图5所示。它是由p-型衬底1，n+型接触区2，p+型接触区3，n型区4及HK膜9构成，其中A是阳极，K是阴极。这里在x＝0到x＝d0的一段表面之下已有一层n型区4，但是它电离产生的通量密度大于图1(b)要求的D的最大值，而在这一段之后到x＝L的一段则完全没有电离施主可用，从x＝0到x＝d0的HK膜9的作用是吸收x≥0处的n型区4的通量，这些通量在没有n型区4的x≥d0地方逐渐释放到衬底。其结果使得x＝0到x＝L的距离内在耐压区下产生符合图1(b)要求的电通量密度。
第四个例子如图13所示，是在图1(e)的包括A点及A’点的区域内有条状的HK膜9覆盖，使得被覆盖的半导体顶部n区4有电通量流出半导体进入HK层9，然后通过HK膜9流向处于半导体顶部的p区8然后进入p区8。其效果相当于被覆盖的n区4的有效施主密度减少，而被覆盖的p区8的有效施主密度增加，A点及A’点的平行于半导体表面而垂直于p型条8的方向上的电场可以大大下降。
第五个例子如图17所示，是在一个由n+型接触区2，n型区4和p+型接触区3构成的n+np+二极管。在整个耐压区n型区4上部有HK膜9覆盖，HK膜9的顶部全有导体与阳极A相联接。n区4的施主发出的电通量线全部或几乎全部经过HK膜9而终止于其上面的导体。使得阴极K对阳极A加正电压时，n区4中电场的分布接近于n+-i-p+二极管中i区的电场分布，即横向电场接近于不变的常数，从而能够使n区4在最短的横向距离内，承受最高的电压。
附图说明
图1表示了一个以p-型半导体为衬度的最佳表面耐压区情形
(a)一个叉指条图形二极管的元胞示意图(图中耐压区是横坐标x从0到L距离内的区域，K代表阴极，A代表阳极)
(b)在一个表面耐压区的距离为L＝2Wpp下，阴极K与阳极A间能承受0.95VBpp的表面施主密度的电通量D随表面距离变化的示意图。(VBpp为同衬底杂质浓度NB下的单边突变平行平面结的击穿电压，Wpp为同衬底杂质浓度NB下的单边突变平行平面结在反向电压为VBpp下的耗尽层厚度。D0代表同衬底平行平面结在反向电压VBpp下的n+区的耗尽区的单位面积的施主数乘电子电荷q，D0＝qNBWpp，NB为衬底的受主浓度)
(c)在图1(b)的沿半导体表面掺杂条件下表面的横向电场Ex随表面距离变化的示意图。(Ecrit代表同衬底所做单边突变平行平面结的击穿临界电场)
(d)在图1(b)的沿表面掺杂条件下表面的电位V。(VBpp为同衬底杂质浓度NB下的单边突变平行平面结的击穿电压)
(e)表示实现异位杂质补偿法的一种实施方法。
图2表示用HK膜覆盖于表面耐压区来达到表面电通量密度接近于图1(b)要求的D的一种方法(图中的带箭头的曲线代表在HK膜中的电通量线)
图3表示用HK膜覆盖于表面耐压区来达到表面通量密度接近于图1(b)要求的D的另一种方法
图4表示用HK膜覆盖使表面指向衬底的有效的电通量密度随x的增加而逐渐减少(图中n区的单位面积施主数超过应有的最大值)
图5表示表面有一段施主密度超过应有的最大值而另一段则完全没有的情形，用HK膜覆盖能对衬底发生符合最佳耐压区要求的电通量密度
图6表面n区的施主的电通量密度达到图1(b)的最大值，其上部分覆盖p区的电通量密度(为负值)又大于图1(b)的最大值的情形下利用HK膜的例子
图7从x1到x2处进入半导体的电通量为HK膜中从x1处流向右边的通量减HK膜中从x2处流向右边的通量)
图8一段HK膜之上有导体，该导体联于某一电位的情形
图9HK膜厚度不是常数，且顶部有导体联接到一定的电位V0的情形
图10用HK膜的覆盖率的变化来代替厚度的变化的情形
图11HK膜通过一个LK(低介电系数)的薄膜与半导体联接的情形
图12三段不同介电系数的材料(HK1，HK2，HK3)，其介电系数依次增加
图13在图1(e)的半导体表面一段上盖有HK膜以减小该图中A点及A’点平行于半导体表面且垂直于p型条的电场
图14VLF作n-VDMOST的边缘技术(从x＝0到x＝L是表面耐压区)
图15利用如图4的耐压区制造横向n-MOST的例子
图16利用在HK膜顶部有浮空电极达到需要的VLF的例子
图17顶部全有导体与阳极A相联的HK膜的二极管的例子
图18在图17所示的二极管中，理想的横向电场Ex及电压V(x)随距离x的变化
(a)图17中n型半导体横向电场Ex随距离x的变化
(b)图17中当阴极K对阳极有电压VK时n区内部电位V随距离x的变化
图19用顶部全有导体与阳极相联的HK膜，在SIS上制作二极管的例子
图20利用图19的结构制造横向MOST的例子
图21用顶部全有导体与漏极相联的HK膜制造横向MOST的例子
具体的实施方案
根据上面所述，表面耐压区的作用可认为是它对衬底产生一个随离开高电位端距离而变化的电通量密度，即变化横向通量(VariationLateral Flux，简称VLF)。用最佳的表面横向掺杂层(Variation LateralDoping，简称VLD)只是实现最佳VLF的一种方法。根据前述道理，我们也可用别的办法对衬底产生一个最佳VLF。
图2示出一个通过在半导体表面有一个厚度变化的高介电系数(简称HK)膜9来达到最佳VLF的方法。图中所示为一个叉指条图形的高压二极管的一个元胞。图中从阴极K的n+型接触区2到阳极A的p+型接触区3完全没有表面n型区4。图中的粗线代表电极接触，阴影区代表HK膜9。此HK膜9的介电系数εK远大于半导体的介电系数εS。介质膜9的厚度在阴极边上的x＝0处开始直到x＝d1处是逐渐增加的，在0≤x≤d0(≤d1)处的HK膜9的顶部有导体与阴极K相联接。图中的带有箭头的曲线示意地表示HK膜内9的电通量线。在顶部有导体的区域，有较大的电通量密度流入半导体。在此区之后，由于电通量线经过的距离越来越大，而且HK膜9的厚度愈来愈小，因此通过HK膜9进入半导体内的通量密度也愈来愈小。
适当设计并制造这种随距离变化的HK膜9，可以使进入半导体的电通量密度D(x)符合图1(b)曲线的要求。
图3示出另一种用HK膜9达到符合图1(b)曲线要求的方法。这里的HK膜在阴极K处的n+型重掺杂区2上方的膜较厚。电通量线从此重掺杂区2进入HK膜9，然后逐渐流入半导体表面。所以这种HK膜9可以起到和图2的HK膜9同样的作用。
上述两例子是对p-衬底1完全没有n型耐压区4的情形，介质层提供了半导体表面各处所需的进入衬底的(正)通量。实际上，(如果需要的话)，介质层还可以提供必需的负通量，即从衬底流出的通量。图4示出一个这种情形的例子。在这里，从与阴极K联接的n+区2到与阳极A联接的p+区3的半导体表面本身有一个n型薄层4，其施主剂量大于图1(b)所示的最大剂量。为了达到半导体薄层之下沿x方向的电通量密度表现为随x增加而逐渐减少的、如图1(b)所示的剂量，采用了一个表面有随x增加而不断增厚的HK膜9覆盖，它的末端与阳极A相联。
从x＝0开始，有部分电通量从半导体表面流出到HK膜9，在x＝d1处，由于HK膜9变厚，有更多的通量流出，如此等等。流出的通量的作用相当于图1(e)中半导体表面掺p型的作用一样，结果使n区4下面穿入p-衬底1的通量随距离逐渐减少。
上面的例子都是有一端与电极或重掺的与电极相联的区相联。
实际上，HK膜起着从半导体表面吸收电通量与/或向半导体表面放出电通量的作用，图5示意地示出另一个使用HK膜的例子。这里n型区4是均匀掺杂的，它的剂量为比图1(b)所示的最大的D除以q之值大，但只占了从与阴极K相连的n+区2附近的到x＝d0的一段距离。剩下的一段则完全不能对衬底提供正的电通量。在有了上层的HK膜后，从第1段的HK膜10开始，半导体表面有正通量流入HK膜，这使得该段由n区4向衬底的正通量密度符合图1(b)的最大一段5的要求。流入第一段HK膜的电通量沿着x坐标方向流入第2段11，其中一部分从第2段11又反流入半导体表面，造成了那里有正通量流入，还有一部分流入第3段12。第3段12又有部分电通量流入半导体表面。其余的电通量在第4段13流入半导体表面。适当地设计各段的物理参数与几何参数，可使进入到衬底的电通量密度近似地符合图1(b)的要求。
图6示出另一个应用HK膜的例子。在这个图中，n型区的第一区14施主密度恰等于图1(b)的三段阶梯式变化的电通量密度最大的一段5。N型区的第二区15的施主密度产生的电通量密度比图1(b)的三段阶梯式变化的电通量密度的中间一段6为高。而第三区16的n型区施主密度减去在该区顶部的p+型区3的受主密度所得的电通量密度比图1(b)的三段阶梯式变化的电通量密度的最低一段7还低，15区及16区的半导体表面之上有一层HK膜9，它吸收了15区的部分电通量而在16区又放出到半导体表面，结果使x＝0到x＝L的区域内对p-衬底1产生符合图1(b)的阶梯式变化的电通量密度。
关于HK膜的设计，可以采用标准的数值计算软件，如TMA/MEDICI，TMA/DAVINCI等作模拟。下面介绍粗略的计算方法，这些方法至少可以作为模拟计算的初值。计算的理论基础是两点：1)在没有空间电荷的区域，电通量守恒，(即 div D → = 0 ,
Figure C0214218300212
是电通量密度矢量)。因此，进入某段HK膜的电通量等于流出的电通量；2)两端电位差与路径无关(即 curl E → = 0 ,
Figure C0214218300214
是电场强度矢量)。因此，在HK膜与半导体的界面两边，平行于界面的电场分量相等。
设HK膜9的厚度由图7的坐标x1到x2从t1变到t2，且设这一小段(x1到x2)中HK膜9的厚度远小于同衬底平行平面结在击穿电压下的耗尽层厚度WPP乘εK/εS。从x＝x1左边进入HK膜9的通量在垂直于纸面的单位距离内的值为t1Dx(x1)＝t1εKEx(x1)，而从x2这一段穿出的通量为t2Dx(x2)＝t2εKEx(x2)，其中DX及EX代表D及E在x方向的分量。两者相减是进入半导体17的通量Dy(x1-x2)。因此
Dy(x1-x2)＝εK(t1Ex(x1)-t2Ex(x2))
根据这个式子，对于一个给定的Ex(x)(可从图1(c)查出)及要求的Dy(可从图1(b)查出)可以算出高介电系数的厚度。
在本专利中，把介质膜中电通量的横向分量被电场的横向分量除所得之量称为方块电容，以C□表示。对于上述只有一种HK膜的情形，则显然C□是该HK膜的介电系数εK乘以膜的厚度t，即C□＝εKt。可以看出，当上段的式子中x1接近于x2时，由HK膜引入到半导体的通量密度Dy可用微分形式表示为：
Dy＝-d(C□Ex)/dx              (1)
对于图3的x＝0到x＝L以及图2和图5的x＝d0到x＝L的距离内，Dy应按图1(b)所示的D值的要求，而Ex应按图1(c)的要求。这样就可以求出C□随距离的变化。实际上，C□随距离x增加而有足够的减小，超过Ex随距离x的增加而增加的影响，则可保证Dy有足够的正值。
对于图4中的x＝0到x＝L以及图5的x＝0到x＝d0的情形，由于半导体表面n型区4产生的电通量密度Dn已经大于图1(b)示出的最大通量密度(后者约为1.1D0)，因此要求HK膜9提供的Dy是负的。Dy的数值等于Dn减去图1(b)所示的D值。C□随距离x的适度增加可供得Dy有合适的负值。
上面讨论的是HK膜上部没有导体联接到一定电位的情形。下面讨论一段HK膜之上有导体联接到一定电位V0而这段高介电系数材料两端没有高介电系数材料相联接的情形。如图8所示，设半导体表面在x处的理想电位为V(x)(可从图1(d)查出)，应进入的通量密度为Dy(x)，则在x处的高介电系数材料的厚度t可近似取为εK(V0-V(x))/t＝Dy(x)，即t＝εK(V0-V(x))/Dy(x)。
在本专利中，把HK膜顶部有电极，它与其下面半导体表面有电位差引起的进入半导体表面的通量密度除以该电位差，称为比电容(单位面积的电容)Cv。对于上述只有一种均匀HK膜的情形，则显然Cv等于HK膜的介电系数除以其厚度t，即Cv＝εK/t。利用Cv的定义，上式可写为：
Dy(x)＝Cv(V0-V(x))          (2)
象图9那样的HK膜9的顶部有导体联接到一个电位V0的情形，设HK膜9的厚度不是均匀的，这种情形的理论设计比较复杂，设在x1处厚度为t1，在x2处厚度为t2。一个粗略的确定t1及t2的方法如下。
从x1到x2进入半导体表面的电通量有两个来源。一个来源是由HK膜9顶部导体产生的电通量。另一个来源是由HK膜9在x1处左边流入的电通量减去在x2处从右边流出的电通量。
由HK膜9顶部发出而垂直于半导体表面的电通量可由垂直于表面的电场决定。此垂直电场在x1、x2点上的值E′y分别可近似取为E′y(x1)＝(V0-V(x1))/t1及E′y(x2)＝(V0-V(x2))/t2，从而其电通量密度分别为εKE′y(x1)及εKE′y(x2)，x1到x2段由HK膜9顶部产生的电通量平均值可近似取为[εKE′y(x1)+εKE′y(x2)]/2。
实际上，上述垂直于半导体表面的电场E′y是HK膜9顶部的电场的分量。该电场本身是垂直于HK膜9顶部的导体。此导体的平面与半导体表面的平面有一个夹角θ0，它可由tanθ0＝(t2-t1)/(x2-x1)来定出。设顶部的电场是E′，则E′y＝E′cosθ0。顶部的电场还有一个x方向的分量，是E′x＝E′sinθ0。由上面可知，E′x＝E′ytanθ0。
半导体表面的平行电场Ex可由图1(c)来决定。于是，在x1点处HK膜9中平行于表面的电场从半导体表面的Ex变到顶部的E′x。其平均值是(Ex+E′x)/2，它在x1及x2两点有不同的值[Ex(x1)+E′x(x1)]/2及[Ex(x2)+E′x(x2)]/2。由此得到HK膜9从x1处左边进入的电通量为εKt1[Ex(x1)+E′x(x1)]/2，从x2处右边出去的电通量为εKt2[Ex(x2)+E′x(x2)]/2，这两个电通量相减再被(x2-x1)除，即为由平行于半导体表面的电场引入到半导体的通量密度。
在以上所述的例子中，采用了改变高介电系数膜的厚度来达到所需的进入半导体表面的电通量密度，实际上，正如U.S.Patent5,726,469及U.S.Patent 6,310,365 B1中所指出那样，所需的电通量密度只是一种比同衬底单边突变平行平面结在击穿电压下的耗尽区厚度WPP小得多的区域内的平均值。因此，显然可以采用有的地方有高介电系数的介质膜，而有的地方没有这种方法来代替不同厚度的介质膜。图10示出一个代替图4的方法。该图是从顶部看的一个HK膜9(图中阴影区)在一个单元中的安排，设HK膜9厚度是t，那么最右边相当于均匀的厚度为t的介质层，中间段则相当于一个厚度比t小的介质层，左边的一段的等效厚度比中间段更小。等效的介质层厚度等于在z方向介质层覆盖率(即单位长度内有介质的区域的长度对单位长度的比例)乘其厚度t。
现在从方块电容的角度看上段的讨论。实际上，图4中HK膜9的方块电容C□随x的增加而增加。而图10的HK膜面积不断扩大，这意味着等效(或平均)的方块电容C□随x的增加而增加。所以图4及图10的两种HK膜对电通量起着同样的作用。
对于HK膜顶部有导体相联且联接于一定的电位的情形，则等效的HK膜的厚度算法和上面不一样。覆盖率低的区域由顶部发出的通量线平均值也就减小，这相当于该处的HK膜厚度增加。从比电容的角度来讨论，则覆盖率低的区域并联的比电容数量减少，故平均比电容也减少。相当于在全有HK膜时HK膜的厚度增加。
总之，进入半导体的通量可以通过改变介质层的图形来变化。
高介电系数的介质膜当然不限于一种材料，它可以是几种材料的组合。甚至，在半导体表面可以先覆盖一层低介电系数的材料(例如在Si上的SiO2)再覆盖一层(或多层)高介电系数的材料。只要这层低介电系数的材料的厚度远小于其上层的高介电系数材料的厚度，那么这层低介电系数的材料对于电通量从半导体表面进入高介电系数材料膜，以及从高介电系数材料膜进入半导体表面并没有严重的影响。图11示出在半导体17表面紧贴了一层薄的低的介电系数的材料18，在其上才是上述的高介电系数材料19的情形。
在有n层HK膜，而每层厚度各为t1，...tn时，则顶部没有导体连接时，式(1)中的C□可写为：
其中
C□i＝εKiti
当顶部有导体连接时，εKi为第i层的介电系数。则式(2)的Cv则可写为：
1 C v = Σ 1 C vi
其中Cvi＝εKi/ti
高介电系数材料本身也可以是多种材料，图12示出利用了三种高介电系数材料取代图4的情形，三种高介电系数材料分别为HK1膜20，HK2膜21和HK3膜22，其中K3＞K2＞K1，当K1、K2、K3各种材料及宽度选择合适时，它们可能保持同样的厚度。
利用HK膜还可以消除电场的尖峰，图13示出一个减小图1(e)的A点及A’点平行于半导体表面但垂直于p型条5的电场的方法。在z方向的半导体表面安排一条HK膜9(图中的阴影区)，该HK膜9在覆盖于n区4的顶部处吸收部分施主的正电通量而在覆盖于p区的顶部处将正电通量放出。其效果等于是在n区4顶部有部分p区，而p区顶部的剂量减少，使得z方向的电场大大减弱。
以上讨论都是对p型衬底的情况进行的。对本领域熟悉的技术人员不难知道，上述讨论容易推理到衬底为n型的情况。
上述的表面耐压区自然可以用于各种器件。显而易见，对于纵向器件，它可以作为有源区外的结边缘技术。图14示出一个利用此种耐压区作n-VDMOST的边缘技术的例子，它由n+型漏区23，n型区4，p源材料衬底区24，n+型源接触区25，n+型漏接触区26及厚度变化的HK膜9构成，其中G是栅电极，D是漏电极，S是源电极。这是利用图3的方法，所不同的是现在p型与n型和图3正好相反。
对于横向(表面)器件，上面只举了二极管的例子。图15示出了一个利用图4的表面耐压区制造横向n-MOST的例子，此结构由p-型衬底1，n型区4，p源衬底区24，n+型源区25，n+型漏接触区26及厚度变化的HK膜9构成，其中G是栅电极，D是漏电极，S是源电极，栅与半导体之间有X的阴影区是栅绝缘层。其中x＝0到L是表面耐压区，HK膜9的最后一段顶部有导体与源相联接，源也与衬底相联结。
图16示出一种在HK膜上有浮空电极来达到所需的VLF的例子。这里在HK膜之下的半导体和图5一样，在HK膜的顶部有浮空电极时，设浮空电极的电位为Vfl，则从x＝0到d0一段，由半导体发出的电通量通过HK膜被顶部电极所吸收，而在x≥d0处，则顶部电极发出电通量线，经过HK膜进入半导体表面。一个近似计算HK膜几何参数及物理参数的例子如下。从x＝0到x＝d0这一段的半导体表面电位平均值按需要为V0，从x＝d0到x＝d1这一段的半导体表面电位平均值按需要为V1，从x＝d1到x＝d2这一段的半导体表面电位平均值按需要为V2，从x＝d2到x＝d3(＝L)这一段的半导体表面电位平均值按需要为V3；又设上述各段之上HK膜的比电容依次为Cv0，Cv1，Cv2，Cv3；再设各段进入半导体表面的电通量密度的平均值按需要各为D0，D1，D2，D3(其中D0的值实际上是负的)，这些量的关系为
(Vfl-Vi)Cvi＝Di，其中i＝0，1，2，3         (3)
由浮空电极发出的总通量应为零，即
Σ i = 0 3 D i ( d i - d i - 1 ) = 0 , 其中d-1＝0                                     (4)
实际上，从要求的Di及Vi之值及给定的di之值，可以由式(3)及式(4)求出Vfl及Cvi。
上面所述的最佳表面通量，是表面耐压区表现为对衬底有图1(b)那样的电通量密度D。其实，本发明的原理还可以用于别的情形，图17示出一个n+np+二极管的例子，其下面没有衬底，在与阴极K联接的n+区2及与阳极A联接的p+区3之间有一个掺杂不是很轻的n区薄层4。如果我们希望n区薄层4耐压很高，那么最好其中的施主的电通量线全部被覆盖在上面HK薄层9吸收。在阴极K对阳极A加正电压VK后，在n区4内沿x方向的电场如图18(a)所示，是不随距离而变化的，这很象一个n+-i-p+的二极管。n区内电位分布如图18(b)所示。
如果n区薄层4单位面积中电离施主的电通量密度为Dn，这些电通量要全部被HK膜9之上的与电极K相联接的导体吸收，那么在任意一个坐标为x的点上应有
Dn＝εKVx/tx
这里Vx代表n区内x点的电位，tx代表该点上层的具有介电系数为εK的膜的厚度。
由于要求的Vx可写为VK(1-x/L)，其中L代表n区4的长度，对于n区4的施主密度为均匀的情形，上式显然是要求tx＝tM(1-x/L)，其中tM代表HK层的最大厚度。
上面的计算中假设了n型层4在底部的电通量线也同顶部一样可通过HK层被上面的电极所吸收。实际上，n型层4底部到电极可认为有两个电容串联，一个是εK/tx，另一个是εS/d，d是n层的厚度。只要εS/d＞＞εK/tx，那么上式的假设就是合理的。否则，只需要对tx的计算作一定的修正。
图17的例子是n型区中施主发出的电通量没有通过底面向下发出的情形。一个实用的情形是半导体薄层在一个绝缘体(I)层之上，后者又是在半导体衬底(S层)之上，即所谓SIS的情形，如图19所示，对S层27是Si的情形，其中I层又常常是较厚的SiO2层28。由于SiO2层28的介电系数比Si的介电系数小三倍，因此n层中施主的电通量线通过底面向衬底发出的通量线较少。上面的理论计算可作为一种近似。
图20示出利用图19的耐压结构制作横向MOST的例子，它是由S层27，I层28，n型区4，n+型源区25，p型源衬底区24，n+漏区26，及一个厚度变化的HK膜9构成，其中G代表栅极，它的下面有一个薄的绝缘层，除掉漂移区n层4之上有HK层，其顶部的导体与源电极S相联外，其它与通常的用SIS构成的横向MOST相同。
上述原理当然也可用于HK膜顶部的导体与图17的K或图20的D相联接的情形。这时HK膜的厚度随离开K或D的距离而不断增加。图21示出一个用这种联接制作横向MOST的情形，这个MOST是由S层27，I层28，n型区4，n+型源区25，p型源衬底区24，n+漏区26及一个厚度变化的HK膜9组成。其中，G代表栅极，S代表源极，D代表漏极。
利用图20或图21的结构可制得漂移区很短且掺杂很重而又耐压很高的横向MOST。它的导通电阻可以做得很小。
图17所示例子是半导体器件的耐压区在一面有高介电系数膜覆盖的情形。实际上，半导体器件的耐压区在另一面也可有高介电系数膜覆盖。当另一面的高介电系数膜的顶部有导体，此导体与n+区2相联接时，高介电系数膜的比电容随离开n+区2的距离而逐渐减小。当另一面的高介电系数膜的顶部有导体，此导体与p+区3相联接时，高介电系数膜的比电容随离开n+区2的距离而逐渐增加。
由于深亚微米Si的MOST中需要高介电系数材料取代传统的栅氧(SiO2)层，也由于集成电路中希望用更小的面积制造电容元件。目前已发展了许多HK膜的材料可资应用。
虽然上述实施例子结合了两个器件及一个边缘技术作了说明，对于本领域的普通技术人员而言，在不违背本发明的基本内涵下，可以将本发明的技术做一定的修改及推广应用到各种半导体器件。

Claims (25)

1、一种用于半导体器件的表面耐压区，所述半导体器件含有第一种导电类型的半导体衬底及一个与衬底相接触的最大电位区，该最大电位区为重掺杂的第二种导电类型的半导体区或金属区，还有一个与衬底相联接的最小电位区，该最小电位区为重掺杂的第一种导电类型的半导体区或金属区；
所述表面耐压区位于衬底之顶部从最大电位区到最小电位区的区域，其特征在于：
所述表面耐压区至少包含一段覆盖在半导体表面的高介电系数的介质膜；
当所述表面耐压区在最大电位区与最小电位区间加有接近反向击穿电压时，耐压区处处对衬底发出净的第一种符号的电通量，此电通量线的平均通量密度约从qNBWpp逐渐或阶梯式地下降，这里q代表电子电荷，NB代表衬底的杂质浓度，Wpp代表由该衬底形成的单边突变平行平面结在其击穿电压下的耗尽层厚度，通量密度系指在一段表面横向尺寸远小于Wpp而又大于该处表面耐压区厚度的面积内有效的总通量数除以该面积所得之值；该处表面耐压区的厚度指该处高介电系数的介质膜的厚度加该处的对衬底有不同掺杂的表面薄层的厚度；
所述的净的第一种符号的电通量线的符号是指此种电通量线和第二种导电类型的半导体的电离杂质产生的通量线的符号一致；
所述的净的第一种符号的平均电通量密度是指第一种符号的平均电通量密度减去与第一种符号相反的、第二种符号的平均电通量密度之值；
所述表面耐压区在上述净的第一种符号的平均电通量密度作用下，沿表面横向的电场从最大电位区指向最小的电位区，且其值从接近于零而逐渐或阶梯式增加；
所述高介电系数的膜所引起的电通量密度是指在表面一小段距离处，在离最大电位区最近的一边的沿表面横向的电场乘以此边上的方块电容减去离最大电位区最远的一边的沿表面横向的电场乘以此边上的方块电容所得之值；
所述的方块电容是指介质膜中平行于表面的电通量分量被该处平行于表面的电场分量所除所得之量。
2、根据权利要求1所述的半导体器件的表面耐压区，其中所述覆盖在半导体表面的高介电系数的介质膜还有一段或多段在其顶部有导体，该导体是浮空的，在此情况下，所述的高介电系数膜引起的电通量密度是指顶部有导体的高介电系数的膜所引起的电通量密度，所述的顶部有导体的高介电系数的膜所引起的电通量密度是指在该处膜的顶部的电位减半导体表面的电位所得之值乘以该高介电系数的膜的比电容，所述的比电容是指该高介电系数膜的顶部与其下面的半导体表面之间的电位差除由此电位差引起的电通量密度所得之值。
3、根据权利要求1所述的半导体器件的表面耐压区，其中所述覆盖在半导体表面的高介电系数的介质膜还有一段或多段在其顶部有导体，该导体是连接到耐压区外部的一个电位端，在此情况下，所述的高介电系数膜引起的电通量密度是指顶部有导体的高介电系数的膜所引起的电通量密度，所述的顶部有导体的高介电系数的膜所引起的电通量密度是指在该处膜的顶部的电位减半导体表面的电位所得之值乘以该高介电系数的膜的比电容，所述的比电容是指该高介电系数膜的顶部与其下面的半导体表面之间的电位差除由此电位差引起的电通量密度所得之值。
4、根据权利要求1所述的半导体器件的表面耐压区，其中所述表面耐压区还包含一段或多段净掺杂为第二种导电类型或第一种导电类型的半导体表面薄层，该表面薄层的杂质浓度及/或类型与衬底不一致，在此情况下，所述的平均电通量密度包括表面耐压区中净掺杂为第二种导电类型或第一种导电类型的半导体表面薄层的电离杂质电荷所产生的电通量密度，也包括由高介电系数膜引起的电通量密度。
5、根据权利要求1-4中任一项所述的半导体器件的表面耐压区，其中所述的第一种导电类型的半导体衬底是p型半导体，第二种导电类型的半导体是n型半导体，第一种符号的电通量线的符号与正电荷产生的通量线符号一致，最大电位区具有最高电位，最小电位区具有最低电位，所述耐压区处处对衬底发出正的电通量。
6、根据权利要求1-4中任一项所述的半导体器件的表面耐压区，其中所述的第一种导电类型的半导体衬底是n型半导体，第二种导电类型的半导体是p型半导体，第一种符号的电通量线的符号与负电荷产生的通量线符号一致，最大电位区具有最低电位，最小电位区具有最高电位，所述耐压区处处吸收来自衬底的正的电通量，亦即处处对衬底发出负的电通量。
7、根据权利要求1所述的半导体器件的表面耐压区，所述的高介电系数的介质膜的方块电容从离开表面最大电位区开始不断或阶梯式地减小，直至表面最小电位区。
8、根据权利要求1-4中任一项所述的半导体器件的表面耐压区，所述的表面耐压层区在靠近最大电位区有一段第二种导电类型的掺杂区，其单位面积的杂质数量超过NBWpp；所述的高介电系数的介质膜的方块电容从离开表面最大电位区开始不断或阶梯式地减小，直至表面最小电位区。
9、根据权利要求1-4中任一项所述的半导体器件的表面耐压区，所述的表面耐压区从最大电位区到最小电位区均有第二种导电类型的掺杂区，其单位面积的杂质数超过NBWpp；
所述的高介电系数的介质膜的方块电容随离开表面最大电位区开始不断或阶梯式地增加，此介质膜还覆盖于最小电位区相联接的区域。
10、根据权利要求1-4中任一项所述的半导体器件的表面耐压区，所述的表面耐压区在靠近最大电位区有一段第二种导电类型的掺杂区，其单位面积的杂质数量超过NBWpp，在靠近最小电位区有一段净剂量为第一种导电类型的掺杂区，所述的高介电系数的介质膜的方块电容从离开表面最大电位区开始不断或阶梯式地增加，而在靠近最小电位区的净剂量为第一种导电类型的掺杂区上又不断减小。
11、根据权利要求2-3中任一项所述的半导体器件的表面耐压区，所述的高介电系数的介质膜的顶部在邻近表面最大电位区的一段内有导体与最大电位区相联接，在此段内的比电容随离开最大电位区的距离的增加而不断或阶梯式地减少，而在此段之外的表面耐压区也有高介电系数的介质膜但其顶部没有导体，此介质膜构成的方块电容随着接近于最小电位区而不断或阶梯式地减少。
12、根据权利要求2-3中任一项所述的半导体器件的表面耐压区，所述的表面耐压区从最大电位区到最小电位区均有第二种导电类型的掺杂区，其单位面积的杂质数超过NBWpp；
所述的高介电系数的介质膜分为两个区域，在邻近最大电位区的区域内其顶部没有导体，在此区域内方块电容随离开表面最大电位区的距离的增加而不断或阶梯式地增加；
所述的高介电系数的介质膜在邻近最小电位区的区域内其顶部有导体与最小电位区相联接，在此区域内比电容随接近最小电位区的距离的减少而不断或阶梯式地增加。
13、如权利要求1-4中任一项所述的半导体器件的表面耐压区，所述的高介电系数的膜的厚度随离开最大电位区的距离是连续或阶梯式变化的。
14、如权利要求1-4中任一项所述的半导体器件的表面耐压区，所述的高介电系数的膜在半导体表面覆盖的比率随离开最大电位区的距离是连续或阶梯式变化的。
15、如权利要求1-4中任一项所述的半导体器件的表面耐压区，所述的高介电系数的膜至少有一段是多种介电系数的材料的薄层紧密结合而形成的。
16、如权利要求4所述的半导体器件的表面耐压区，在离开最大电位区的一定距离内的表面，有高介电系数的膜覆盖于其上部。
17、一种半导体器件，包括第一种导电类型的半导体衬底及一个与衬底相接触的最大电位区，该最大电位区为重掺杂的第二种导电类型的半导体区或金属区，还有一个与衬底相联接的最小电位区，该最小电位区为重掺杂的第一种导电类型的半导体区或金属区；其特征在于，位于衬底之顶部从最大电位区到最小电位区之间包含根据本发明权利要求1-4中任一项所述的表面耐压区。
18、一种半导体器件，包括第一种导电类型的半导体衬底及一个与衬底相接触的最大电位区，该最大电位区为重掺杂的第二种导电类型的半导体区或金属区，还有一个与衬底相联接的最小电位区，该最小电位区为重掺杂的第一种导电类型的半导体区或金属区；其特征在于，位于衬底之顶部从最大电位区到最小电位区之间包含根据本发明权利要求1-4中任一项所述的表面耐压区作为该半导体器件有源区外的边缘。
19、一种用于半导体器件的薄耐压区，所述半导体器件含有一个最小电位区，该最小电位区为重掺杂的第一种导电类型的半导体区或金属区，还含有一个最大电位区，该最大电位区为重掺杂的第二种导电类型的半导体区或金属区；
所述的半导体器件的薄耐压区位于最大电位区到最小电位区之间，其特征在于：
所述表面耐压区至少包含一段覆盖在半导体表面的高介电系数的介质膜；
当所述的半导体器件的薄耐压区在最大电位区与最小电位区间加有接近反向击穿电压时，薄耐压区每处向高介电系数的介质膜发出与该处净掺杂剂量产生的电通量密度相同的电通量线；
所述的向高介电系数的介质膜发出的电通量线经过高介电系数的介质膜最后被重掺杂的第一种或第二种导电类型的半导体区或金属区所吸收；
所述薄耐压区在其所产生的电通量线被高介电系数膜所吸收后，从最大电位区到最小电位区的电场分量接近于常数。
20.根据权利要求19的半导体器件的薄耐压区，其中所述覆盖在半导体表面的高介电系数的介质膜还有一段或多段在其顶部有导体，该导体是浮空的，所述的向高介电系数的介质膜发出的电通量线被覆盖于高介电系数的介质膜顶部的导体所吸收，经过高介电系数的介质膜最后被重掺杂的第一种或第二种导电类型的半导体区或金属区所吸收。
21.根据权利要求19的半导体器件的薄耐压区，其中所述覆盖在半导体表面的高介电系数的介质膜还有一段或多段在其顶部有导体，该导体是连接到耐压区外部的一个电位端，所述的向高介电系数的介质膜发出的电通量线被覆盖于高介电系数的介质膜顶部的导体所吸收，经过高介电系数的介质膜最后被重掺杂的第一种或第二种导电类型的半导体区或金属区所吸收。
22.根据权利要求19的半导体器件的薄耐压区，其中所述的半导体器件的薄耐压区包含一段或多段净掺杂为第一种导电类型或第二种导电类型的薄层。
23、一种半导体器件，包括一个最小电位区，该最小电位区为重掺杂的第一种导电类型的半导体区或金属区，还包括一个最大电位区，该最大电位区为重掺杂的第二种导电类型的半导体区或金属区；其特征在于：
该半导体器件还包括一个位于最大电位区到最小电位区之间的根据权利要求19-22任一项所述的半导体器件的薄耐压区。
24、根据权利要求23所述的半导体器件，在薄耐压区的一面被所述的高介电系数膜覆盖，另一面则与一个低介电系数的膜相接触，此低介电系数的膜又与一个半绝缘或绝缘的厚半导体层相联接。
25、根据权利要求23所述的半导体器件，在薄耐压区的两面均被所述的高介电系数的膜所覆盖。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060118892A1 (en) * 2004-12-02 2006-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and Structures to Produce a Strain-Inducing Layer in a Semiconductor Device
US20090026586A1 (en) * 2005-04-22 2009-01-29 Icemos Technology Corporation Superjunction Device Having Oxide Lined Trenches and Method for Manufacturing a Superjunction Device Having Oxide Lined Trenches
US7446018B2 (en) 2005-08-22 2008-11-04 Icemos Technology Corporation Bonded-wafer superjunction semiconductor device
CN100544028C (zh) * 2006-09-19 2009-09-23 电子科技大学 利用场板达到最佳表面横向通量的横向高压器件
US7723172B2 (en) 2007-04-23 2010-05-25 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US8580651B2 (en) * 2007-04-23 2013-11-12 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US20090085148A1 (en) * 2007-09-28 2009-04-02 Icemos Technology Corporation Multi-directional trenching of a plurality of dies in manufacturing superjunction devices
US7846821B2 (en) 2008-02-13 2010-12-07 Icemos Technology Ltd. Multi-angle rotation for ion implantation of trenches in superjunction devices
US8030133B2 (en) 2008-03-28 2011-10-04 Icemos Technology Ltd. Method of fabricating a bonded wafer substrate for use in MEMS structures
CN100592518C (zh) * 2009-01-08 2010-02-24 电子科技大学 一种半导体器件
CN103208516B (zh) * 2012-01-11 2016-05-25 电子科技大学 用于半导体器件的表面耐压区、半导体器件和电容器
US8946814B2 (en) 2012-04-05 2015-02-03 Icemos Technology Ltd. Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates
CN102790090A (zh) * 2012-07-20 2012-11-21 昆山华太电子技术有限公司 一种基于高k材料的ldmos器件
US8878275B2 (en) * 2013-02-18 2014-11-04 Fairchild Semiconductor Corporation LDMOS device with double-sloped field plate
EP4024474A3 (en) * 2014-06-18 2022-10-26 INTEL Corporation Extended-drain structures for high voltage field effect transistors
CN104835868B (zh) * 2015-05-13 2017-06-06 北京科立兴光电技术有限公司 一种pn结终端补偿台阶结构
CN105140302B (zh) * 2015-07-14 2018-06-15 电子科技大学 电荷补偿耐压结构垂直氮化镓基异质结场效应管
CN107482050B (zh) * 2017-08-18 2020-02-07 珠海格力电器股份有限公司 一种功率器件的终端结构及其制造方法
CN111211173B (zh) * 2020-01-15 2021-06-01 电子科技大学 一种具有高介电常数薄膜的鳍状横向功率mosfet器件
JP6887541B1 (ja) * 2020-02-21 2021-06-16 三菱電機株式会社 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4712877A (en) * 1985-01-18 1987-12-15 Canon Kabushiki Kaisha Ferroelectric display panel of varying thickness and driving method therefor
JP3138299B2 (ja) * 1991-10-08 2001-02-26 ローム株式会社 最大電圧測定装置
CN1040814C (zh) * 1994-07-20 1998-11-18 电子科技大学 一种用于半导体器件的表面耐压区
KR0157912B1 (ko) * 1995-11-28 1998-12-15 문정환 반도체 장치의 축전기 전극구조 및 제조 방법
CN1099715C (zh) * 1998-07-23 2003-01-22 电子科技大学 一种用于有浮动电压端的半导体器件的表面耐压层
JP3180776B2 (ja) * 1998-09-22 2001-06-25 日本電気株式会社 電界効果型トランジスタ

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