CN1194414C - 纵型半导体器件 - Google Patents

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Abstract

本发明半导体器件，通过有效降低漂移电阻分量，可大幅度降低导通电阻。半导体器件具备：第一导电型漏极(12)；设置在漏极层上的第一导电型漂移层(8)；设置在漂移层上的第二导电型基极层(10)；设置在基极层上的第一导电型源极区域(16)；和具有贯穿上述基极层到达上述漂移层且形成于沟(T)内壁面上的栅极绝缘膜(2)和栅极(4)的沟、栅极，栅极绝缘膜(2)中邻接漂移层的部分比邻接基极层的部分形成得厚，漂移层(8)在漏极层的附近沿上述沟道的深度方向接近上述漏极层，从而具有上述第一导电型杂质浓度上升的浓度梯度。

Description

纵型半导体器件
技术领域
本发明涉及一种半导体器件，具体而言是涉及一种具有纵型MOS(金属氧化物半导体)栅极结构的半导体器件。
背景技术
在半导体中形成沟(trench：沟)、利用该沟形成的漏极、栅极结构应用于IGBT(绝缘栅双极晶体管)和MOSFET(场效应晶体管)等半导体元件中，是特别有利于功率用等用途的结构。例如，具有漏极、栅极结构的MOSFET的转换速度快，电流容量大，可得到几十伏-100伏左右的耐压，所以广泛用于便携型终端或个人计算机等转换电源等中。
下面举例说明n沟道型沟MOSFET，作为这种MOS栅极功率半导体器件的一个例子。
图10是表示本发明者在完成本发明的过程中试作的n沟道型沟MOSFET的主要部分剖面结构的模式图。
即，该图表示作为功率MOSFET在半导体晶片上并列形成的多个元件单位中的一个元件单位一半(半个间距)的剖面结构。
说明其简要结构，在叠层形成n-型漂移层108和p型基极层110的半导体晶片上形成沟T，通过形成于该沟T内壁面上的栅极绝缘膜102来形成栅极104。在n-型漂移层108的背面侧通过n+型漏极区域112形成漏极114。另一方面，在p型基极层110上设置邻接栅极形成的n+型源极区域116和邻接n+型源极区域116形成的p+型区域118，跨跃这些区域来形成源极120。
在这种功率MOSFET中，当向栅极104施加规定电压时，在邻接p型基极层110中的栅极绝缘膜102的区域中形成反型层，在源极和漏极之间形成导通状态。
但是，在图10所示的MOSFET中，元件细微化后也存在不能有效降低导通电阻的问题。
即，在图10所示的MOSFET的情况下，主要由‘沟道电阻分量’和‘漂移电阻分量’来确定导通时的元件电阻、即‘导通电阻’。所谓‘沟道电阻分量’是导通时形成于p型基极区域110中的沟道区域的电阻分量，另一方面，所谓‘漂移电阻分量’是n-型漂移层108中流过导通电流的电阻分量。
为了降低元件的导通电阻，最初通过缩小图10的元件单位的间距a来增加元件密度、即沟道密度，使元件的导通电阻降低。
但是，随着近年来半导体细微加工技术的迅速发展，沟道密度急剧增大，‘沟道电阻分量’大幅度降低。具体而言，元件间距a下降到0.5微米时才能进行细微化。即，虽然图10中表示元件单位的一半(一半间距)，但在向左右展开的该图示结构的实际元件中，夹在相邻两个漏极、栅极之间的p型基极层110的宽度与元件间距a基本相等，下降到0.5微米时才能进行细微化。
另外，在这种状况下，最新的功率MOSFET的导通电阻中所述漂移电阻分量约占整个电阻的2/3。
即，即使进一步改良制造工艺、进一步细微化元件间距a，也会产生元件导通电阻明显下降的不希望的问题。
例如，在元件耐压为30伏的MOSFET的情况下，很难将元件的导通电阻降到20mΩmm2以下。
为了解决该问题，必需减薄漂移层108的层厚t，降低‘漂移电阻分量’。因此，考虑当栅极绝缘膜厚、向栅极(源极)、漏极之间施加电压时，由栅极绝缘膜分担部分施加电压，减薄漂移层厚度的方法。
图11是表示根据该构想制作的MOSFET的剖面结构的模式图。
即，在该图所示的MOSFET的情况下，通过形成厚的栅极绝缘膜102来负担施加电压，由此来减薄漂移层108的膜厚t。
但是，当如此形成厚的栅极绝缘膜102时，阈值电压上升。结果，仅施加相同栅极电压时的导通电阻中沟道电阻变高的部分上升，存在不能有效降低元件整体的导通电阻这类的问题。
如上所述，在现有的功率MOSFET中，因为导通电阻由‘漂移电阻分量’确定，所以即使细微化元件，也不能有效降低其导通电阻。
发明内容
本发明是基于对该问题的认识作出的，其目的在于提供一种具有独特结构的功率MOSFET等半导体器件，通过有效降低漂移电阻分量，可细微化元件并进一步降低导通电阻。
为了实现上述目的，本发明的一种纵型半导体器件，其特征在于，包括：第一导电型漏极层；设置在上述漏极层上的第一导电型漂移层；设置在上述漂移层上的第二导电型基极层；设置在上述基极层上的第一导电型源极区域；和具有贯穿上述基极层到达上述漂移层的沟；形成于沟内壁面中的栅极绝缘膜；及通过栅极绝缘膜设置在上述沟内部的栅极，上述栅极绝缘膜中邻接上述漂移层的部分比邻接上述基极层的部分形成得厚，上述漂移层在上述漏极层的附近、随着接近上述漏极层，上述第一导电型杂质浓度上升。
根据上述结构，可在维持耐压的同时有效降低漂移电阻分量。
其中，当上述漂移层的上述杂质浓度在与上述基极层相邻的部分中为1×1016至9×1016cm-3的范围内，在与上述漏极层相邻的部分中为1×1017至3×1017cm-3的范围内时，可形成耐压和导通电阻的平衡良好的半导体器件。
另外，上述漂移层通过具有沿上述沟道的深度方向上述第一导电型杂质浓度变成极小的部分，可形成耐压和导通电阻的平衡良好的半导体器件。
其中，当上述漂移层的上述杂质浓度在与上述基极层相邻的部分中为1×1017至3×1017cm-3的范围内，在上述变为很小的部分中为1×1016至9×1016cm-3的范围内，在与上述漏极层相邻的部分中为1×1017至3×1017cm-3的范围内时，耐压和导通电阻的平衡非常好。
另外，设置在相邻的一对上述沟之间的上述基极层的宽度为0.5微米的细微化时，本发明特别有效。
另外，通过使上述沟栅极到达上述漏极层，可减薄漂移层的厚度，明显降低漂移电阻分量。这里“沟栅极”是指栅极绝缘膜和栅极在沟内形成。
附图说明
图1是表示本发明实施例的n沟道沟MOSFET的主要部分剖面结构的模式图。
图2是举例表示本发明MOSFET的漂移层8的深度方向的杂质浓度梯度的曲线图。
图3是表示MOSFET的耐压V和导通电阻Ron对于漂移层8下端杂质浓度的相关性的曲线图。
图4是表示本发明漂移层8的杂质浓度分布再一实例的曲线图。
图5是表示MOSFET的耐压V和导通电阻Ron对于图4所示施加杂质浓度分布时的漂移层8下端杂质浓度的相关性的曲线图。
图6是表示元件内部击穿时的电场分布一实例的模式图。
图7是表示本发明MOSFET的第一变形例的主要部分剖面图。
图8是表示本发明MOSFET的第二变形例的主要部分剖面图。
图9是表示本发明MOSFET的第三变形例的主要部分剖面图。
图10是表示本发明者在完成本发明的过程中试作的n沟道型沟MOSFET的主要部分剖面结构的模式图。
图11是表示厚栅极绝缘膜的MOSFET的剖面结构的模式图。
具体实施方式
下面参照附图来说明本发明的实施例。
图1是表示本发明实施例的n沟道沟MOSFET的主要部分剖面结构的模式图。
即，该图表示作为功率MOSFET在半导体晶片上并列形成的多个元件单位中的一个元件单位的一半(一半间距)的剖面结构。
概述该结构，在叠层n+型漏极层12、n型漂移层8和p型基极层10所形成的半导体晶片上形成沟T，通过形成于该沟T内壁面上的栅极绝缘膜2来形成栅极4。即，沟栅极形成为从晶片的表面侧贯穿n型漂移层8到达n+型漏极层12。
在p型基极层10上设置邻接沟栅极形成的n+型源极区域16和与其相邻形成的p+型区域18，跨跃这些区域形成源极20。
另一方面，在n+型漏极层12的背面侧形成漏极14。
其中，在图1所示的MOSFET中，其特征之一在于栅极绝缘膜2的厚度分二阶段变化。即，在沟栅级中，栅极绝缘膜2在p型基极层10之前薄，在邻接漂移层8和n+型漏极层12的部分中，栅极绝缘膜形成得厚。因此，通过对栅极绝缘膜2的厚度设置分布，不会提高元件的阈值，使栅极绝缘膜2分担电压，减薄漂移层8的厚度。
即，在形成沟道的p型基极层10的部分b1中，栅极绝缘膜2的膜厚C1形成得薄。由此，当邻接基极层10的栅极绝缘膜2薄时，施加相同的电压值，则与绝缘膜厚的情况相比，阈值可降低，同时，因为沟道的反型度增加，所以电流的流量变大，可降低导通电阻。
另外，通过在漂移层8以下的部分b2中较厚地形成栅极绝缘膜2的膜厚C2，可分担施加在栅极(源极)、漏极间的部分电压。结果，漂移层8的层厚t薄，可有效降低‘漂移电阻分量’。结果，可降低元件的导通电阻。
由此，因为漂移层8的层厚t薄，所以在图1所示结构的情况下，沟栅极可构造成贯穿薄的漂移层8，直到漏极层12。其中，如下面本发明的变形例所述，并非一定要贯穿漂移层8，也可在漂移层8的途中形成沟栅极。
本发明MOSFET的第二个特征在于漂移层8的杂质浓度梯度。即，在本发明中，在深度方向上所见的漂移层8的杂质浓度梯度不恒定，通过独特分布，可进一步有效降低‘漂移电阻分量’。
图2是举例表示本发明MOSFET的漂移层8的深度方向的杂质浓度梯度的曲线图。在本发明中，首先，如图所示，漂移层8的n型杂质浓度分布成在深度方向上依次增加。根据本发明者的试作研究结果，如图所示，在漂移层8的上端A、即与p型基极层10邻接部分的杂质浓度希望在1×1016至9×1016cm-3的范围内。当上端A的浓度比该范围高时，元件的耐压不充分，反之，当浓度比该范围低时，不能充分降低导通电阻。
另外，当考虑元件的耐压和导通电阻的平衡时，更实用地期望上端A的漂移层8的杂质浓度在3×1016至7×1016cm-3的范围内，最好是在4×1016至6×1016cm-3的范围内。
下面说明漂移层8的杂质浓度如图2变化时的下端B、即与漏极层12邻接部分的杂质浓度。
图3是表示MOSFET的耐压V和导通电阻Ron对于漂移层8下端杂质浓度的相关性的曲线图。
即，该图的横轴表示漂移层8下端B的杂质浓度，该图的左纵轴表示MOSFET的耐压V，右纵轴表示导通电阻Ron。其中，漂移层8的上端A的杂质浓度固定在5.5×1016cm-3。
另外，作为这里使用的元件结构参数，图1所示元件单位的一半间距a＝0.4微米，漂移层8的膜厚t＝1.2微米，薄的栅极绝缘膜部分b1＝0.5微米，厚的栅极绝缘膜部分b2＝1.5微米，薄的栅极绝缘膜膜厚c1＝0.015微米，厚的栅极绝缘膜膜厚c2＝0.15微米。
由图3可知，元件的导通电阻Ron因下端B的杂质浓度上升而下降，另一方面，元件的耐压V相对于杂质浓度具有极大值。例如，在漂移层的杂质浓度约为2.1×1017cm-3时，耐压达到约36.3伏的峰值，此时的导通电阻约为1.73mΩmm2。
另外，当漂移层8下端的杂质浓度为2.3×1017cm-3时，元件的耐压V为36伏，导通电阻约为1.7mΩmm2。与漂移层的杂质浓度稳定前的MOSFET相比，在上述具体实例的情况下，导通电阻约降低到1/10。
通常，漂移层8的上述杂质浓度在与漏极层12邻接的部分中为1×1017至3×1017cm-3的范围内。另外，当考虑元件的耐压和导通电阻的平衡时，漂移层8的上述杂质浓度在与漏极层12邻接的部分中为1.7×1017至2.4×1017cm-3的范围内。另外，当在与漏极层12邻接的部分中为1.8×1017至2.3×1017cm-3的范围内时，可得到超过36伏的高耐压。
根据本发明，通过使漂移层8的杂质浓度分布成沿深度方向依次增加，可在维持耐压的同时，有效降低‘漂移电阻分量’。即，在维持耐压的同时，可降低元件的导通电阻。
因为漂移层8的漏极层12的杂质浓度的两位不同，所以存在交界面上电场集中的问题。根据本发明，通过栅极绝缘膜2增厚来提高临界电场，并通过在漂移层8上设置浓度梯度来抑制电场仅集中在交界部，通过从漂移层的下部(接近漏极层的部分)向中部扩大电场集中区域使之缓和，可提高耐压，通过提高漂移层浓度，可降低导通电阻。
图2中虽然表示漂移层8的杂质浓度基本直线形变化的分布，但本发明不限于此，杂质浓度也可按曲线形或阶段形变化。即，漂移层8的杂质浓度沿深度方向依次增加地分布。只要得到相同的效果，就包含在本发明的范围内。因此，例如，在漂移层8的形成中，可依次形成杂质浓度不同的多个层。
本发明者通过在漂移层8的杂质浓度中加入再一种办法，得知在维持耐压的同时可进一步降低导通电阻。
图4是表示本发明漂移层8的杂质浓度分布再一实例的曲线图。即，该图的横轴表示漂移层8的深度方向的距离，纵轴表示漂移层8的杂质浓度。
从深度方向看，图4所示杂质浓度具有‘基本V字形’的杂质浓度分布。换言之，为在图2所示的杂质浓度分布中，在上侧、即与p型基极层10邻接的部分中附加高的杂质浓度区域的分布。
本发明者还对具有图4所示杂质浓度分布的元件作为定量评价。
图5是表示MOSFET的耐压V和导通电阻Ron对于图4所示施加杂质浓度分布时的漂移层8下端杂质浓度的相关性的曲线图。
即，该图的横轴表示漂移层8下端B的杂质浓度，该图的左纵轴表示MOSFET的耐压V，右纵轴表示导通电阻Ron。这里的元件结构参数与图3所述的相同。另外，漂移层8的上端A的杂质浓度固定在1.5×1017cm-3。
由图5可知，元件的导通电阻Ron因下端B的杂质浓度上升而下降，另一方面，元件的耐压V相对于杂质浓度具有极大值。这些倾向虽与图3所示相同，但与图3相比，耐压可维持在基本相同的水平，同时可有意降低导通电阻Ron。
例如，在图5中，漂移层的杂质浓度约为1.9×1017cm-3-2.1×1017cm-3，耐压达到约36.3伏的峰值。此时的导通电阻在杂质浓度约为1.9×1017cm-3时约为1.68伏，在杂质浓度约为2.1×1017cm-3时下降到约1.66伏。即，与图3相比，耐压相同，导通电阻约下降10％。
这里再返回到图4来说明一般的情况，期望漂移层8的上端A、即与p型基极层10相邻的部分的杂质浓度在1×1017至3×1017cm-3的范围内。当上端A的浓度比该范围高时，元件的耐压不充分，反之，当浓度比该范围低时，不能充分降低导通电阻。
另外，当考虑元件的耐压和导通电阻的平衡时，更实用地期望上端A的漂移层8的杂质浓度在1.4×1017至2×1017cm-3的范围内。
另一方面，在漂移层8的杂质浓度为极小的部分中，期望该值在1×1016至9×1016cm-3的范围内。
另外，期望漂移层8的上述杂质浓度在与漂移层12相邻的部分中为1×1017至3×1017cm-3的范围内。当考虑元件的耐压和导通电阻的平衡时，期望漂移层8的上述杂质浓度在与漂移层12相邻的部分中为1.4×1017至2.6×1017cm-3的范围内。另外，若该部分的杂质浓度为1.7×1017至2.2×1017cm-3的范围内，则可得到超过36伏的耐压，效果明显。
图6是表示元件内部击穿时的电场分布一实例的模式图。即，图(a)表示漂移层的杂质浓度分布在深度方向上一定时的电场分布，图(b)表示漂移层的杂质浓度分布具有图4所示分布的元件电场分布。
这里，在图6(a)元件的情况下，因为是与本发明的图(b)元件基本相同的导通电阻，所以n型杂质的浓度在漂移层整体上都为1.45×1017cm-3。评价结果，与漂移层的杂质浓度分布一定时(图6(a))的耐压约为34伏相反，基于本发明的施加约为V字形的浓度分布时(图6(b))的耐压可提高到约36.3伏。即，与漂移层的杂质浓度一定的情况相比，根据本发明，可在元件的导通电阻变为相同的情况下提高耐压。
在漂移层中设置图4所示基本V字形的浓度分布时元件特性提高的原因如下。
即，首先，通过在漂移层8的下侧施加向漏极层12上升的浓度梯度，如上所述，可缓和漂移层8和漏极层12之间的电场集中，提高耐压并降低导通电阻。
另外，通过沟道导通后向流过电流的漂移层8的上侧(基极层侧)插入适度的高浓度区域，可在缓和电场的同时降低导通电阻。这与下侧的电场集中区域相分离，在影响少的上侧提高浓度，来缓和电场。
参见图6所示的击穿时的电场分布，与在漂移层的浓度一定时(图6(a))耐压达到34.0伏左右相反，在设置基本V字形的浓度梯度时(图6(b))耐压上升到36.4伏，尽管击穿电压高(施加电压高)，可知可同等地抑制漂移层8和漏极层12及栅极绝缘膜2相交部分的电场集中度。
因此，根据本发明，通过使漂移层的浓度方向浓度分布为基本V字形，不降低耐压，就可有效降低元件的导通电阻。这表示有效降低了元件导通状态的电阻分量中的‘漂移电阻分量’，即漂移层8的电阻分量。
结果，‘沟道电阻分量’占元件导通电阻的比例增加。因此，通过缩小元件间距(图1的宽度a)，沟道密度上升，‘沟道电阻分量’降低，则可进一步降低元件的导通电阻。即，实现细微化元件单位引起的导通电阻降低。
在向左右展开图1所示元件单位时形成的实际元件结构中，夹在相邻沟栅极间的p型基极层10的宽度下降0.5微米来细微化时，本发明的效果特别明显。
即，根据本发明，细微化元件，‘漂移电阻分量’占导通电阻的比较明显时，有效降低该‘漂移电阻分量’，结果，可大幅度降低元件的导通电阻。
图4中虽然表示漂移层8的杂质浓度基本连续曲线形变化的分布，但本发明不限于此，杂质浓度也可按直线形或阶段形变化。即，只要漂移层8的杂质浓度沿深度方向具有有极小值的基本V字形分布，就包含在本发明的范围内。因此，例如，在漂移层8的形成中，可依次形成杂质浓度不同的多个层。
下面介绍本发明的MOSFET的几个变形例。
图7是表示本发明MOSFET的第一变形例的主要部分剖面图。图中，向与图1至图6所述要素附加相同符号，省略详细说明。
在该变形例中，漂移层8具有图2或图4所示的杂质浓度分布。另外，在本变形例中，沟栅极不贯穿n型漂移层8，终止在漂移层8的途中。在耐压比元件的导通电阻优先的用途中，这种结构最适合。
图8是表示本发明MOSFET的第二变形例的主要部分剖面图。图中，向与图1至图7所述要素附加相同符号，省略详细说明。
在该变形例中，漂移层8具有图2或图4所示的杂质浓度分布。另外，在本变形例中，栅极绝缘膜2的膜厚具有沿沟T的深度方向依次增加的分布。因此，不提高元件的阈值，在与漂移层邻接的部分中，厚的栅极绝缘膜2分担部分施加在栅极(源极)、漏极之间的电压，漂移层8的膜厚t薄，可降低‘漂移电阻分量’。
在图8所示的具体实例中，虽然沟栅极贯穿漂移层8，但代替该情况，如图7所示，沟栅极也可终止在漂移层8的途中。
图9是表示本发明MOSFET的第三变形例的主要部分剖面图。图中，向与图1至图8所述要素附加相同符号，省略详细说明。
在本变形例中，漂移层8具有图2或图4所示的杂质浓度分布。另外，在本变形例中，栅极绝缘膜2的膜厚具有沿沟T的深度方向阶段增加的分布。因此，不提高元件的阈值，在与漂移层邻接的部分中，厚的栅极绝缘膜2分担部分施加在栅极(源极)、漏极之间的电压，漂移层8的膜厚t薄，可降低‘漂移电阻分量’。
在图9所示的具体实例中，虽然沟栅极终止在漂移层8的途中，但代替该情况，如图1-8所示，沟栅极也可贯穿漂移层8。
上面参照具体实例说明了本发明的实施例。但是，本发明并不限于这些具体实例。
例如，在各具体实例的各要素的尺寸或形状、导电型、杂质浓度、材料等中，当事人可从公知的范围中进行适当选择，只要得到与本发明相同的作用效果，就包含在本发明的范围内。
如上所述，根据本发明，通过沟道部的栅极绝缘膜形成得薄，与漂移层邻接的栅极绝缘膜形成得厚，不提高元件的阈值，使栅极绝缘膜分担电压，可使漂移层的厚度薄。结果，降低漂移电阻分量，有效降低元件的导通电阻。
另外，相据本发明，通过使漂移层的杂质浓度分布成沿深度方向依次增加的分布，可在维持耐压的同时，有效降低漂移电阻分量。即，在维持耐压的同时，可降低元件的导通电阻。
另外，根据本发明，通过使漂移层的浓度方向浓度分布为基本V字形，不降低耐压，就可有效降低元件导通电阻中的漂移电阻分量。结果，‘沟道电阻分量’占元件导通电阻的比例增加，通过缩小元件间距，沟道密度上升，‘沟道电阻分量’降低，则可进一步降低元件的导通电阻。
即，根据本发明，可提高一种在维持耐压的同时导通电阻降低的半导体器件，对生产有利。

Claims (6)

1.一种纵型半导体器件，其特征在于，包括：第一导电型漏极层；设置在上述漏极层上的第一导电型漂移层；设置在上述漂移层上的第二导电型基极层；设置在上述基极层上的第一导电型源极区域；和具有贯穿上述基极层到达上述漂移层的沟；形成于沟内壁面中的栅极绝缘膜；及通过栅极绝缘膜设置在上述沟内部的栅极，
上述栅极绝缘膜中邻接上述漂移层的部分比邻接上述基极层的部分形成得厚，上述漂移层在上述漏极层的附近、随着接近上述漏极层，上述第一导电型杂质浓度上升。
2.根据权利要求1所述的纵型半导体器件，其特征在于：上述漂移层的上述杂质浓度在与上述基极层相邻的部分中为1×1016至9×1016cm-3的范围内，在与上述漏极层相邻的部分中为1×1017至3×1017cm-3的范围内。
3.根据权利要求1所述的纵型半导体器件，其特征在于：上述漂移层具有沿上述沟道的深度方向、上述第一导电型杂质浓度变成极小的部分。
4.根据权利要求3所述的纵型半导体器件，其特征在于：上述漂移层的上述杂质浓度在与上述基极层相邻的部分中为1×1017至3×1017cm-3的范围内，在上述变为很小的部分中为1×1016至9×1016cm-3的范围内，在与上述漏极层相邻的部分中为1×1017至3×1017cm-3的范围内。
5.根据权利要求1-4之一所述的纵型半导体器件，其特征在于：设置在相邻的一对上述沟之间的上述基极层的宽度为0.5微米以下。
6.根据权利要求1-4之一所述的纵型半导体器件，其特征在于：上述沟和栅极到达上述漏极层。
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