CN1574393A - 半导体器件的制造方法 - Google Patents

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CN1574393A CNA2004100472390A CN200410047239A CN1574393A CN 1574393 A CN1574393 A CN 1574393A CN A2004100472390 A CNA2004100472390 A CN A2004100472390A CN 200410047239 A CN200410047239 A CN 200410047239A CN 1574393 A CN1574393 A CN 1574393A
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Abstract

一种半导体器件的制造方法，包括形成pn柱，由此pn柱设计为在一部分半导体衬底内具有条形形状，并且在要形成具有相同结构的多个半导体器件的区域上的衬底表面上，pn柱具有p导电类型和n导电类型的重复图形，在设置有重复图形的区域中形成具有相同结构的多个半导体器件的其余组成部件，而pn柱作为每个半导体器件的组成部件的一部分，以及在形成有相同结构的多个半导体器件的区域中将各半导体器件切割成单个半导体器件芯片。

Description

半导体器件的制造方法
发明的领域
本发明涉及具有由pn柱(column)形成的超结(super junction)(SJ)结构的半导体器件及其制造方法。
发明的背景
在用于功率应用的半导体器件领域中，包括可以设计成具有高耐压和低导通电阻的超结(SJ)结构的垂直型MOSFET公开在例如JP-A-2002-184985(专利文献1)和JP-A-2000-260984(专利文献2)中。
图12示意性地示出了具有专利文献1中公开的SJ结构的垂直型MOSFET90的透视图。在半导体衬底1中形成的垂直型MOSFET90中，由pn柱形成的部分对应于SJ结构，该pn柱形成的部分包括在作为漏区的n+导电类型层11上的p导电类型区21和n导电类型区22的重复图形。特别是，图12示出了垂直型MOSFET90的一个端部，条形的p导电类型区21和条形n型导电区22的重复图形以及条形源S和条形栅G的重复图形排列在图12的右侧方向。而且，图12的左侧示出了垂直型MOSFET90的端部，形成了n型导电类型区23，其宽度大于pn柱的n型导电类型区22，使得延伸到半导体衬底1的表面。
在图12中，参考数字31表示用做体层的p导电类型层，参考数字32表示用做沟道的p导电类型区，参考数字33表示用做源区的n型导电类型区。而且，参考数字41表示形成在沟槽中的栅极氧化物膜，参考数字42表示沟槽栅电极。每个条形沟槽栅电极42设置得平行于条形pn柱以伸入到pn柱的n型导电类型区22内。参考数字10表示用于沟槽栅电极42和n型导电类型区22之间定位的对准键。
在具有图12的SJ结构的垂直MOSFET90中，从作为源区的n型导电类型区33流出的电子穿过形成在p导电类型区32中的沟道以及沟槽栅电极42周围的p导电类型层31，并流入作为漂移区的pn柱的n型导电类型区22。因此，作为漂移区的n型导电类型区22中的杂质浓度增加，并且图12的垂直型MOSFET90的导通电阻可以降低。另一方面，在关闭状态下，pn柱完全耗尽，由此可以增加耐压。如上所述，通过适当地设置pn柱的宽度、深度以及杂质浓度可以获得具有需要导通电阻和耐压的垂直型MOSFET。
图13示出了具有SJ结构的垂直型MOSFET的另一例子，并且示意性地示出了在专利文献2中公开的垂直型MOSFET91的透视图。在图13所示的垂直型MOSFET91中，与图12的垂直型MOSFET90的各组成部件类似的部分用相同的参考数字表示。
图13的垂直型MOSFET91与图12垂直型MOSFET90的不同之处在于n-导电类型层37添加到pn柱。而且，在图13的垂直型MOSFET91中，构成pn柱的条形p导电类型区21和条形n型导电区22的重复图形以及每个沟槽栅电极42设置得相互交叉。每个沟槽栅电极42的端部位于n-导电类型层37内，并且没有伸入pn柱内。
在图13的具有SJ结构的垂直型MOSFET中，从作为源区的n型导电类型区33流出的电子穿过在沟槽栅电极42周围的p导电类型区32中形成的沟道，然后流入作为漂移区的n-导电类型层37以及pn柱的n型导电区22内。
图14A到14D以及图15A到15C是示出了图12所示的垂直型MOSFET90的制造方法的剖面图。图14A到15C的剖面图示出了当从图12透视图的正面观看时垂直型MOSFET90的制造工艺流程。
在垂直型MOSFET90的制造工艺中，制备半导体衬底(晶片)1，其中n导电类型层20形成在n+导电类型层11上，然后沟槽20t首先形成在图14A所示的半导体衬底1上，由此n导电类型层20被分成构成pn柱的n型导电区22以及端部的宽n导电类型区23。在该沟槽形成步骤中，预先形成了包括浅沟槽的对准键(key)10。
随后，通过外延法形成嵌在沟槽20t中的p导电类型层，如图14B所示，这样如此形成的半导体衬底的表面就平坦了。因此，嵌在沟槽20t中的p导电类型层用作p导电类型区21，从而完成了pn柱。如此形成的pn柱用作SJ(超结)结构。形成p导电类型层期间，掩蔽住对准键10。
随后，通过外延法作为体层的p导电类型层31进一步形成在半导体衬底1上，如图14C所示。
此后，如图14D所示，n型杂质的离子注入施加到端部处宽n导电类型区23上的p导电类型层31，由此端部处的宽n导电类型区23到达半导体衬底1的上表面。
然后，如图15A所示，掩蔽p导电类型层31的预定区域，选择性地进行杂质的离子注入，以形成作为沟道的p导电类型区32和作为源区的n导电类型层33。
之后，如图15B所示，使用对准键10进行对准(定位)，以便要形成的沟槽条位于pn柱的n导电类型区22内，从而形成了端部伸入到pn柱内的沟槽。此后，沟槽侧壁被氧化以形成栅极氧化膜41，并且栅电极42填充在沟槽中。
最后，如图15C所示，穿过层间绝缘膜5形成源电极6，漏电极7形成在源电极6的相对面，由此完成了图12所示垂直型MOSFET90的形成。
在半导体器件的制造工艺中，具有相同结构的多个半导体器件通常形成在一个半导体衬底(晶片)上，然后切成单个芯片，从而由一个半导体衬底(晶片)形成了多个半导体器件。在以上的制造工艺中，具有图12所示相同结构的许多垂直MOSFET90类似地形成在一个半导体衬底(晶片)1上，最终被切成单个芯片，由此制造了多个图12的垂直MOSFET90。
在图14A到15C所示的制造工艺中，与pn柱的n导电类型区22对准地形成沟槽栅电极42。因此，需要图14A和14B所示的形成对准键10的步骤以及掩蔽对准键10的步骤。在用于图15B的栅电极的沟槽形成步骤中，用于形成栅电极的沟槽的掩模需要与对准键10对准。因此，与对准有关的步骤增加了制造成本。
另一方面，图13的垂直型MOSFET91不需要沟槽栅电极42与pn柱对准，是由于额外地在pn柱上形成了n-导电类型层37。然而，此时，需要形成n-导电类型层37，由此同样增加了制造成本。
发明概述
因此，本发明的一个目的是提供一种半导体器件的制造方法及半导体衬底，在制造具有pn柱并具有高耐压和低导通电阻的半导体器件的工艺中，不需要形成附加层并且省略了与pn柱的对准，由此降低了制造成本，本发明还提供使用根据以上介绍的半导体器件的制造方法的半导体衬底制造的低价格的半导体器件。
为了获得以上目的，根据本发明的第一方案，提供一种半导体器件的制造方法，用于在一个半导体衬底上形成具有相同结构的多个半导体器件，并将半导体器件切成单个芯片以制造多个半导体器件，其特征在于包括：形成pn柱的pn柱形成步骤，使得pn柱设计为在衬底部分中具有条形，并且在衬底表面上具有p导电类型和n导电类型的重复图形，该衬底表面位于在半导体衬底中形成了具有相同结构的多个半导体器件的区域之上；半导体器件形成步骤，在设置有该重复图形的区域中形成具有相同结构的多个半导体器件的其余组成部件，同时pn柱用作每个半导体器件的组成部件的一部分；以及半导体器件切割步骤，在形成有相同结构的多个半导体器件的区域中将各半导体器件切割成芯片。
根据第一方案的半导体器件的制造方法，可以省略用于pn柱的对准步骤，由此可以减少半导体器件的制造成本。而且，具有相同结构的多个半导体器件形成在pn的柱重复图形所在的区域中，并切割成芯片，由此制造了各半导体器件。因此，如此切割成一个芯片的每个半导体器件可以制备成在芯片的整个表面上具有pn柱并且含有作为其一部分组成部件的pn柱的半导体器件。
根据第二到第四方案，提供一种用于制造以上介绍的半导体器件的半导体衬底。
根据本发明的第二方案，在半导体器件制造方法中，在一个半导体衬底中形成了具有相同结构的多个半导体衬底并将如此形成的半导体衬底切割成单个芯片，由此制造了多个半导体器件，在该半导体器件制造方法中使用的半导体衬底中，在其中形成了具有相同结构的多个半导体器件整个区域上形成pn柱，由此在一部分衬底中pn柱具有条形形状，并且在衬底表面上具有p导电类型和n导电类型的重复图形。
通过使用以上介绍的半导体衬底，具有相同结构的多个半导体器件形成在设置有pn柱的重复图形的区域中，同时不进行与pn柱的对准，并将它们切成单个芯片，由此可以制造单个半导体器件。因此，通过省略对准步骤可以降低半导体器件的制造成本。而且，如此切割成一个芯片的每个半导体器件可以用做具有形成在芯片的整个表面上的pn柱并且含有作为其一部分组成部件的pn柱的半导体器件。
根据第三和第四方案，半导体衬底中的重复图形优选为条形图形或对称的点图形。采用这些图形，可以不进行与pn柱的对准由以上介绍的半导体衬底制造多个半导体器件，每个半导体器件具有作为超结(SJ)结构的pn柱并且同样具有高耐压和低导通电阻。
根据本发明的第五和第六方案，提供一种使用以上介绍的半导体器件制造方法及半导体衬底制造的半导体器件。
根据本发明的第五方案，提供一种半导体器件，通过在一个半导体衬底中形成具有相同结构的多个半导体器件并将各半导体器件切割成单个芯片而获得该半导体器件，特征在于包括：pn柱，在衬底部分中具有条形形状，并且在衬底表面上具有p导电类型和n导电类型的重复图形，pn柱用作半导体器件的一部分组成部件；以及形成在设置有pn柱的重复图形的区域中的半导体器件的其余组成部件，在形成具有相同结构的多个半导体器件的区域中将各半导体器件切割成单个芯片。
根据第五方案，可以在一个半导体衬底中形成多个以上介绍的半导体器件，同时不必与pn柱对准，由此可以低成本地制造半导体器件。而且，在设置有pn柱的重复图形的区域中形成的多个半导体器件被切割成单个芯片，从而形成了单个半导体器件。因此，每个半导体器件具有形成在芯片整个表面上的pn柱。
第六方案的半导体器件的特征在于重复图形为条形图形。而且，第七方案的半导体器件的特征在于重复图形为对称的点状图形。如上所述，即使当pn柱具有条形图形和对称点图形中的任何一种图形时，超结(SJ)结构可以设计为具有高耐压和低导通电阻。
根据本发明的第八和第九方案，本发明的半导体器件适当地应用于具有pn柱作为超结的垂直型MOSFET或IGBT。因此，可以低成本地制造具有高耐压和低导通电阻的垂直型MOSFET或IGBT。
根据本发明的第十、十三和十四方案，垂直型MOSFET或IGBT的栅极结构可以是沟槽栅极结构、平面栅极结构或凹形栅极结构。采用这些栅电极结构，可以不需要进行对准就可以制造具有高耐压和低导通电阻的垂直型MOSFET或IGBT。
根据本发明的第十一方案，当采用沟槽栅极结构时，沟槽栅极形成为伸入pn柱内，由此可以低成本地制造具有高耐压和低导通电阻的垂直型MOSFET或IGBT。
而且，根据本发明的第十二方案，当沟槽栅极的阵列和重复图形设计成条形时，沟槽栅极阵列的条和各重复图形的条设置得相互交叉，由此不需要进行和pn柱的精确对准就可以制造具有高耐压和低导通电阻的垂直型MOSFET或IGBT。
根据本发明的第十五方案，该半导体器件适当地应用于一个二极管，该二极管中pn柱用做pn结。采用该结构，可以低成本地制造具有高耐压和低导通电阻的二极管。
根据本发明的第十六方案，本发明的半导体器件具有位于pn柱上环绕半导体器件的等电位环，其中等电位环的环宽度设置得大于重复图形的重复宽度。
等电位环(EQR)的宽度设置得大于重复图形的重复宽度，由此可以不进行精确对准而形成能有效地提高半导体器件的可靠性的等电位环。
附图简介
图1A示出了根据本发明制造半导体器件使用的半导体衬底的平面图，图1B为沿图1A的线IB-IB截取的剖面图，图1C到1E示出了对称的点状图形，其中pn柱的重复图形为对称的；
图2A和2B示出了根据本发明的第一实施例具有沟槽栅极结构的垂直MOSFET的透视图；
图3A到3C示出了图2A中的垂直型MOSFET的制造方法的剖面图；
图4A到4C示出了图2A中的垂直型MOSFET的制造方法的剖面图；
图5A到5C示出了垂直型MOSFET在截止状态下的耐压特性的模拟结果，其中图5A示出了模拟模型的剖面图，图5B示出了当施加了使图5A剖面图中的介质击穿的耐压时的等电位图，图5C示出了电流-电压特性图；
图6A到6B示出了垂直型MOSFET截止状态下耐压特性的模拟结果的剖面图，其中图6A示出了模拟模型的剖面图，图6B示出了当施加了使图6A剖面图中的介质击穿的耐压时的等电位图，图6C示出了电流-电压特性图；
图7A到7C示出了垂直型MOSFET截止状态下耐压特性的模拟结果，其中图7A示出了模拟模型的剖面图，图7B示出了当施加了使图7A剖面图中的介质击穿的耐压时的等电位图，图7C示出了电流-电压特性图；
图8示出了根据第一实施例的另一例子中具有形成于其中的EQR的垂直型MOSFET的透视图；
图9A和9B示出了根据第一实施例的另外的例子的IGBT的透视图；
图10示出了根据第二实施例具有平面栅极结构的垂直型MOSFET的透视图；
图11示出了根据第三实施例的二极管的透视图；
图12示出了具有常规的沟槽栅极结构的垂直型MOSFET的透视图；
图13示出了具有常规的沟槽栅极结构的另一垂直型MOSFET的透视图；
图14A到14D示出了制造垂直型MOSFET的相关技术方法的剖面图；以及
图15A到15C示出了制造垂直型MOSFET的相关技术方法的剖面图。
优选实施例的详细说明
下面参考附图介绍根据本发明的优选实施例。
本公开涉及一种半导体器件(芯片)的制造方法，该半导体器件(芯片)包含具有高耐压和低导通电阻且用于电源的pn柱，并且还可以省略相对于pn柱的对准。本公开还涉及一种半导体衬底及根据半导体器件制造方法使用该半导体衬底制造的半导体器件。通过在一个半导体衬底中形成具有相同结构的多个半导体器件并将它们切割(即切成小块)成单个器件芯片，可以制造具有pn柱同时不需要与pn柱对准的半导体器件。
下面参考图1A到1E介绍根据本发明的半导体器件的制造方法及半导体衬底。图1A示出了根据本发明的半导体衬底1的平面图，图1B示出了根据线1B-1B的图1A的剖面图。
参考图1A，由参考符号1pn以及虚线指示的区域为其中形成有pn柱的半导体衬底中的区域。而且，由粗实线环绕的每个区域为一个半导体器件100占据的区域。如图1B所示，在pn柱形成的区域1pn中，在该衬底部分中，p导电类型区21和n导电类型区22以条形的样式交替地排列，并在衬底表面上设置成条形重复图形。
p导电类型区21和n导电类型区22的重复图形不限于条形图形。如图1C到1E所示，p导电类型区21和n导电类型区22可以下面的图形排列：任何一种类型的区设置为对称的点的形式，同时被另外类型的区域环绕。此外，点的形状不限于一个具体形状。在图1B中，pn柱形成在n+导电类型层11上，p导电类型层31形成在pn柱之上。在n+导电类型层11和p导电类型层31中形成除pn柱之外的其它部分以与将形成的半导体器件100一致。
根据本发明半导体器件的制造方法，pn柱首先形成在半导体衬底1的整个区域上，在该半导体衬底内将形成具有相同结构的多个半导体器件100。pn柱将用做每个半导体器件100组成部件的一部分。此后，每个半导体器件100的组成部件的剩余部分形成在具有重复图形的pn柱形成区1pn中，同时不必与pn柱进行对准。随后，从其内形成有多个具有相同结构的半导体器件的pn柱形成区1pn中，将如此形成的半导体器件100切成多个芯片，由此制造了单个的半导体器件100。
根据以上介绍的半导体器件的制造方法，可以省略对准步骤，由此可以降低半导体器件的制造成本。而且，具有相同结构的多个半导体器件100形成在其中设置有pn柱的重复图形的区域中，并且被切成多个芯片，由此制造了单个的半导体器件100。因此，如此切割成各芯片的单个半导体器件100被制造成每一个在其芯片的整个表面上都具有pn柱的半导体器件。
下面，更详细地介绍使用该制造方法和半导体衬底制造每个半导体器件的优选实施例。
(第一实施例)
图2A示出了根据本发明的第一实施例具有SJ结构的垂直MOSFET101的透视图。在图2A和2B的垂直型MOSFET101中，与图12中所示的常规垂直型MOSFET101的各组成部件相同的部分用相同的参考数字表示。
图2A示出了与图12类似的垂直MOSFET的端部。和图12所示的垂直MOSFET90的情况一样，用做漏的n+导电类型层11上的pn柱对应于图2A中所示的垂直型MOSFET101中的SJ结构。然而，图2A的垂直型MOSFET101与图12中的垂直型MOSFET90的不同之处在于，形成包括p导电类型区21和n导电类型区22的重复图形的pn柱，使之延伸到图2A左侧垂直型MOSFET101的端部。这反映出多个半导体器件(垂直型MOSFET101)形成在图1A所示的半导体衬底1的pn柱形成的区域1pn中，并被切成单个芯片的制造工艺。
在图12的垂直型MOSFET90中，条形沟槽栅电极42平行于条形pn柱排列。另一方面，在本实施例的图2A所示的垂直型MOSFET101中，设置条形沟槽栅电极以与条形pn柱交叉并伸入pn柱的n导电类型区22和p导电类型区21内。在图2A中，沟槽栅电极的条与pn柱的条相互交叉。然而，没有进行沟槽栅电极42与pn柱的对准，由此交叉角可以设置为任何值。而且，没有进行对准，这样在图12的垂直型MOSFET90中形成的对准键10没有形成在图2的垂直型MOSFET101中。
图3A到3C以及图4A到4C示出了图2A的垂直型MOSFET101的制造方法的剖面图。图3A到3C以及图4A到4C的剖面图示出了当从图2A透视图的正面看时垂直型MOSFET101的制造工艺。图3A到3C以及图4A到4C所示的垂直型MOSFET101的制造工艺基本上与图14A到14D以及图15A到15C所示的垂直型MOSFET90的制造工艺相同。图3A到3C以及图4A到4C所示的剖面图示出了在图1A中的半导体衬底的pn柱形成区域1pn中的步骤。
和图12的垂直型MOSFET90的制造工艺一样，图2A中垂直型MOSFET101的制造工艺使用了半导体衬底(晶片)1，其中n导电类型层20形成在n+导电类型层11上。
首先，如图3A所示，通过蚀刻，沟槽20t形成在一个区域，在该区域中将形成图1A的半导体衬底的pn柱，由此半导体衬底1的n导电类型层20被分割，并且形成了pn柱的n导电类型区22。
随后，如图3B所示，通过外延法形成p导电类型层，由此用p导电类型层填充沟槽20t，然后用抛光法平坦该半导体衬底的表面。因此，嵌在沟槽20t中的p导电类型层用做p导电类型区21，从而形成了图1A的半导体衬底1中的pn柱形成区域1pn。
此后，如图3C所示，通过外延法，作为体层的p导电类型层31形成在图1A的半导体衬底1的整个表面上。
之后，如图4A所示，掩蔽p导电类型层31的预定区域，并进行杂质的选择性离子注入以形成作为沟道的p导电类型区32和作为源的n导电类型区33。
接下来，如图4B所示，形成条形沟槽而不进行精确的对准，由此条形沟槽与pn柱交叉，并且沟槽的顶端伸入pn柱内。此后，氧化沟槽侧壁形成栅极氧化膜41，将栅电极42嵌入沟槽中。
最后，如图4C所示，穿过层间绝缘膜5形成源电极6和栅电极布线8，漏电极7形成在相对表面上，由此完成了图2A所示的垂直型MOSFET101的形成。
在以上介绍的制造工艺中，图2A所示的具有相同结构的许多垂直型MOSFET101形成在图1A所示的一个半导体衬底(晶片)的pn柱形成区域1pn，最终这些垂直型MOSFET101被切割成单个芯片，由此分别地制造了图2A所示的垂直型MOSFET101。
对于图2A所示的垂直型MOSFET101，与图12所示的垂直型MOSFET90类似，pn柱可以用做SJ结构。通过增加作为漂移层的n导电类型区22的杂质浓度以减小导通电阻并在截止状态下使pn柱完全耗尽，图2A的垂直型MOSFET101可以设计为具有低导通电阻和所需要的耐压。为了获得以上特性，条形pn柱和沟槽栅电极42不一定需要相互交叉，并且pn柱和沟槽栅电极42不一定设计为条形。可以采用任何结构，只要从作为源的n导电类型区33流出的电子穿过在p导电类型区32、p导电类型层31以及环绕栅电极42的p导电类型区21中形成的沟道，并流入作为漂移区的n导电类型区22。
图5A到5C、图6A到6C以及图7A到7C示出了图2A所示具有相同结构的垂直型MOSFET在截止状态下的耐压特性的模拟结果。图5A、6A以及7A示出了模拟模型的剖面图，图5B、6B以及7B示出了当介质击穿耐压施加在图5A、6A以及7A的每个剖面时的等电位图，图5C、6C以及7C示出了电流-电压(ID-VD)特性。在图5A、5B、6A、6B、7A以及7B中，与图2A中相反，垂直型MOSFET的端部位于这些图的右侧。图5A、6A以及7A中所示的模拟模型具有相同的pn柱，但是仅在每个沟槽栅电极41的端部位置相互不同。每个pn柱的尺寸设置为如图5A所示。p导电类型区21的杂质浓度设置为1.0×1016/cm3，n导电类型区22的杂质浓度设置为3.0×1016/cm3，n+导电类型层11的杂质浓度设置为1.0×1019/cm3，p导电类型层31的杂质浓度设置为3.0×1015/cm3。
图5A到5C对应于每个沟槽栅电极41的顶端位于每个p导电类型区21内的情况，并且获得了229V的介质击穿耐压。图6A到6C对应于每个沟槽栅电极41的顶端位于p导电类型区21和n导电类型区22之间的界面的情况，并且获得了222V的介质击穿耐压。图7A到7C对应于每个沟槽栅电极41的顶端位于每个n导电类型区22内的情况，并且获得了235V的介质击穿耐压。从图5A到7C所示的模拟结构中可以明显看出，在具有和图2A相同结构的垂直型MOSFET中，由于没有进行对准，pn柱的耗尽没有受每个沟槽栅电极41的位置的影响，并且可以获得基本上相等的耐压。
如上所述，由于没有进行对准，即使是低成本制造的具有图2A所示结构的垂直型MOSFET，也可以带来高耐压和低导通电阻。
图2A所示的垂直型MOSFET101为其中pn柱形成在作为漏区的n+导电类型层11上的垂直型MOSFET，然而它可以类似于图2B的垂直型MOSFET101，其中pn柱形成在n+导电类型层11/n-导电类型层11r的两层上。
图8示出了垂直型MOSFET的另一例子的透视图。在图8的垂直型MOSFET102中，环绕pn柱的n导电类型等电位环(EQR)附加地形成在图2A的垂直型MOSFET101中。在图8的垂直型MOSFET102中，等电位环34的环宽度b设置得大于pn柱的重复宽度a。
在图3C的步骤之后通过掩蔽p导电类型层31的预定区域并离子注入n型杂质以形成等电位环34。由于如上所述等电位环34的环宽度b设置得大于pn柱的重复宽度a，因此可以形成有效地提高了可靠性的等电位环34而不精确地对准。因此，图8的垂直型MOSFET102也可以设计为不用对准的低成本制造的具有高耐压和低导通电阻的垂直型MOSFET。
图9A示出了IGBT的透视图。除了p+导电类型层配置在半导体衬底的背面之外，图9A的IGBT103在结构上与图2A的垂直型MOSFET101的相同。可以通过以下步骤制造图9A的IGBT103：在制造工艺开始时使用其内形成有p+导电类型层12、n+导电类型层11以及n导电类型层20的半导体衬底(晶片)1，然后进行与用于图3A到4C所示的垂直型MOSFET101的制造工艺相同的处理。因此，图9A的IGBT103可以设计为不用对准地以低成本制造的具有高耐压和低导通电阻的垂直型IGBT。
图9A的IGBT103为pn柱形成在其中p+导电类型层12/n+导电类型层11的两层上的IGBT，然而它可以是其中pn柱形成在p+导电类型层12/n+导电类型层11/n-导电类型层11r的三层上的IGBT。
(第二实施例)
在第一实施例中，介绍了作为由图1的半导体衬底形成的半导体器件的具有沟槽栅极结构的垂直MOSFET和IGBT。在本实施例中，具有平面栅极结构的垂直型MOSFET由图1的半导体衬底形成。
图10为示出了根据第二实施例具有平面栅极结构的垂直型MOSFET104的透视图。在图10的垂直MOSFET104中，作为体层的n导电类型层35形成在pn柱上，作为沟道的p导电类型区32以及作为源区的n导电类型区33形成在n导电类型层35中。而且，栅极氧化膜43和平面栅电极44形成在作为体层的n导电类型层35上。
在图10的垂直MOSFET104中，作为沟道的p导电类型区32、作为源区的n导电类型区33和栅极44形成为条形，然而，它的形状可以是任意的。可以采用任何形状，只要从作为源区的n导电类型区33流出的电子穿过在栅电极44下面的p导电类型区32中形成的沟道，然后流入作为漂移区的体层的n导电类型层35以及pn柱的n导电类型区22。如上所述，相对于图10的具有平面栅极结构的垂直型MOSFET104，可以省略使p导电类型区32、n导电类型区33以及栅电极44与pn柱的对准。而且，本实施例与第一实施例的相同之处在于pn柱用作SJ结构，并且pn柱在截止状态下完全(perfectly)耗尽，由此增加了耐压。因此，图10的垂直MOSFET104可以设计成不用对准的低成本制造的且具有高耐压和低导通电阻的垂直型MOSFET。
(第三实施例)
在第一和第二实施例中，介绍了作为由图1的半导体衬底形成的半导体器件的垂直型MOSFET和IGBT。在本实施例中，将介绍由图1的半导体衬底形成的二极管。
图11为根据本实施例的二极管105的透视图。在图11的二极管105中，连接阳极的p+导电类型区36形成在pn柱上的p导电类型区31中。在图11的二极管105中，由图11中的粗线指示的部分对应于PN结。
在图11所示的二极管105中，pn柱对应于SJ结构，当施加反向电压时pn柱完全耗尽，由此可以获得具有高耐压的二极管。而且，当形成图11的二极管105的二极管时，按预定的尺寸切割二极管105，不必进行对准，可以制造每个具有所需特性的二极管。因此，图11的二极管105可以设计成不用对准的低成本制造的具有高耐压和低导通电阻的二极管。
(其它实施例)
图2A和2B、图8以及图10中所示的每个垂直型MOSFET101、101r、102、104为n沟道垂直型MOSFET。然而，本发明不限于这种模式，它可以是p型垂直MOSFET。此时，图2A和2B、图8以及图10的所有导电类型都是相反的。
而且，根据本实施例，具有沟槽栅极结构的垂直型MOSFET和垂直型MOSFET，然而，本发明可以应用于具有凹形栅极结构的垂直型MOSFET。
如上所述，根据本发明，设计半导体器件以使pn柱的重复图形的方向与每个沟槽栅电极的延伸方向相互交叉，由此可以更容易地获得无需对准的半导体器件。也就是，可以防止偏移作用(dispersion)集中在特定的单元上，换句话说，偏移作用可以均匀地分散在每个芯片和晶片上。
因此，本公开涉及在一个半导体衬底1上形成具有相同结构的多个半导体器件100，并将多个半导体器件100切割成多个半导体器件芯片101、102、103、104、105的制造方法。在本方法中，第一pn柱形成在半导体衬底1中。在半导体衬底1中pn柱是条形，并且在要形成具有相同结构的多个半导体器件100的区域上的衬底表面上具有p导电类型区21、n导电类型区22的重复图形。接下来，具有相同结构的多个半导体器件100的其余组成部件32、33、36形成在重复图形所在的区域中。pn柱用作多个半导体器件100的每一个的组成部件。然后由形成了具有相同结构的多个半导体器件100的区域将多个半导体器件100切割成多个半导体器件芯片101、102、103、104、105。
重复图形可以是条形图形或对称点图形。
本公开还涉及通过以下步骤获得的半导体器件芯片101、102、103、104、105：如上所述在一个半导体衬底1上形成具有相同结构的多个半导体器件100并将多个半导体器件100切割成单个器件的芯片。半导体器件芯片101、102、103、104、105包括在半导体衬底1的一部分中的条形的pn柱以及衬底表面上p导电类型区21和n导电类型区22的重复图形。pn柱作为半导体器件芯片101、102、103、104、105的一部分组成部件。芯片也包括在pn柱的重复图形所处的区域中形成的其余的组成部件。由形成有具有相同结构的多个半导体器件100的区域切割单个器件的芯片。
半导体器件芯片可以是具有pn柱作为超结结构的垂直型MOSFET101、102、104或具有pn柱作为超结结构的IGBT103，其中半导体器件芯片的栅极结构为沟槽栅极结构42。同样，沟槽栅极结构可以形成为伸入pn柱内，沟槽栅极和重复图形可以设计为条形，其中沟槽栅极阵列的条形和重复图形的条形设置得相互交叉。并且，沟槽栅极结构也可以具有延伸与pn柱交叉的沟槽壁表面。
同样，半导体器件芯片的栅极结构可以是平面栅极结构或凹形栅极结构。
半导体器件芯片为二极管105，其中pn柱用作pn结部分。
同样，半导体器件芯片102可以包括pn柱上环绕半导体器件芯片102的等电位环34。此时，等电位环34的环宽度设置得大于重复图形的重复宽度。

Claims (17)

1、一种在一个半导体衬底上形成具有相同结构的多个半导体器件并且将多个半导体器件切成多个半导体器件芯片的方法，该方法包括：
在半导体衬底中形成pn柱，其中pn柱在半导体衬底内具有条形形状，其中在要形成具有相同结构的多个半导体器件的区域上的衬底表面上，pn柱具有p导电类型和n导电类型的重复图形；
在设置有重复图形的区域中形成具有相同结构的多个半导体器件的其余组成部件，其中pn柱用作多个半导体器件的每一个的组成部件；以及
在形成有相同结构的多个半导体器件的区域中将多个半导体器件切割成多个半导体器件芯片。
2、一种半导体衬底，用在以下的半导体器件制造方法中：由一个半导体衬底形成具有相同结构的多个半导体器件，并将半导体衬底切割成多个半导体器件芯片，该半导体衬底包括在形成具有相同结构的多个半导体器件的区域上形成的pn柱，由此在一部分衬底中pn柱具有条形形状，并且在衬底表面上具有p导电类型和n导电类型的重复图形。
3、根据权利要求2的半导体衬底，其中重复图形为条形图形。
4、根据权利要求2的半导体衬底，其中重复图形为对称的点状图形。
5、通过在一个半导体衬底中形成具有相同结构的多个半导体器件并将半导体衬底切割成单个器件芯片从而获得的半导体器件芯片，其特征在于包括：
在一部分衬底中pn柱具有条形并且在衬底表面上具有p导电类型和n导电类型的重复图形，pn柱用作半导体器件芯片的一部分组成部件；以及
在设置有pn柱的重复图形的区域中形成的半导体器件芯片的其余部分的组成部件，其中由形成有具有相同结构的多个半导体器件的区域切割出单个器件芯片。
6、根据权利要求5的半导体器件芯片，其中重复图形为条形图形。
7、根据权利要求5的半导体器件芯片，其中重复图形为对称的点状图形。
8、根据权利要求5的半导体器件芯片，其中半导体器件芯片为具有pn柱作为超结结构的垂直型MOSFET。
9、根据权利要求5的半导体器件芯片，其中半导体器件芯片为具有pn柱作为超结结构的IGBT。
10、根据权利要求8的半导体器件芯片，其中半导体器件芯片的栅极结构为沟槽栅极结构。
11、根据权利要求10的半导体器件芯片，其中沟槽栅极结构的沟槽栅极形成为伸入pn柱内。
12、根据权利要求10的半导体器件芯片，其中沟槽栅极和重复图形设计为条形，其中沟槽栅极阵列的条形和重复图形的条形设置得相互交叉。
13、根据权利要求8的半导体器件芯片，其中半导体器件芯片的栅极结构为平面栅极结构。
14、根据权利要求8的半导体器件芯片，其中半导体器件芯片的栅极结构为凹形栅极结构。
15、根据权利要求5的半导体器件芯片，其中半导体器件芯片为一个二极管，其中pn柱用作pn结部分。
16、根据权利要求5的半导体器件芯片，还包括pn柱上环绕半导体器件芯片的等电位环，其中等电位环的环宽度设置得大于重复图形的重复宽度。
17、根据权利要求10的半导体器件芯片，其中沟槽栅极结构具有沟槽壁表面，该沟槽壁表面延伸以与pn柱交叉。
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