DE102004022199B4 - Chip einer Halbleiteranordnung - Google Patents

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Abstract

Chip einer Halbleiteranordnung, welcher durch Bilden einer Mehrzahl von Halbleiteranordnungen (100) mit derselben Struktur in einem Halbleitersubstrat (1) und durch separates Trennen der in der Mehrzahl vorhandenen Halbleiteranordnungen erlangt wird, mit: einer pn-Spalte mit einer Streifenform in einem Segment des Halbleitersubstrats (1) und einem sich wiederholenden Muster eines p-leitenden Typs (21) und eines n-leitenden Typs (22) auf einer Substratoberfläche; einem verbleibenden Bestandteil des Chips einer Halbleiteranordnung, welcher in einem Bereich gebildet ist, wo das sich wiederholende Muster der pn-Spalte befindlich ist; und einem Äquipotentialring (34), welcher den Chip einer Halbleiteranordnung auf der pn-Spalte umgibt, wobei die Ringbreite (b) des Äquipotentialrings (34) auf einen größeren Wert als die Breite (a) des sich wiederholenden Musters festgelegt ist.

Description

  • Die vorliegende Erfindung bezieht sich auf einen Chip einer Halbleiteranordnung mit einer Super-Junction-Struktur (SJ-Struktur, welche auf einer pn-Spalte gebildet ist.
  • In dem Gebiet von Halbleiteranordnungen, welche für eine Leistungsanwendung verwendet werden, wird ein MOSFET eines vertikalen Typs, welcher eine Super-Junction-Struktur (SJ-Struktur) aufweist, die derart konstruiert werden kann, dass sie eine hohe Stehspannung bzw. Spannungsfestigkeit und einen niedrigen Einschaltwiderstand besitzt, in der JP 2002-184985 A (Patentdokument 1) und in der JP 2000-260984 A (Patentdokument 2) beispielsweise offenbart.
  • 12 zeigt eine perspektivische Ansicht, welche schematisch einen MOSFET eines Vertikaltyps darstellt, der eine in dem Patentdokument 1 offenbarte SJ-Struktur aufweist. Bei dem in einem Halbleitersubstrat 1 gebildeten MOSFET eines vertikalen Typs 90 entspricht eine pn-Spalte, die als Abschnitt gebildet ist, der ein sich wiederholendes Muster eines Gebiets eines p-leitenden Typs 21 und eines Gebiets eine n-leitenden Typs 22 auf einer Schicht eines n+-leitenden Typs 11 aufweist, welche als Drain dient, einer SJ-Struktur. Insbesondere stellt 12 einen Endabschnitt des MOSFET's eines vertikalen Typs 90 dar, und es sind ein Muster eines streifenförmigen Gebiets eines p- leitenden Typs 21 und ein streifenförmiges Gebiets eines n-leitenden Typs 22 und ein sich wiederholendes Muster eines streifenförmigen Source S und eines streifenförmigen Gates G in 12 nach rechts gerichtet angeordnet. Des weiteren stellt die linke Seite von 12 den Endabschnitt des MOSFET's eines vertikalen Typs 90 dar, und es ist ein Gebiet eines n-leitenden Typs 23 mit einer größeren Breite als derjenigen der Gebiete eines n-leitenden Typs 22 der pn-Spalte derart gebildet, dass es sich bis zur Oberfläche des Halbleitersubstrats 1 erstreckt.
  • In 12 stellt Bezugszeichen 31 eine Schicht eines p-leitenden Typs dar, welche als Hauptschicht (body layer) dient, Bezugszeichen 32 stellt ein Gebiet eines p-leitenden Typs dar, welches als Kanal dient, und Bezugszeichen 33 stellt ein Gebiet einen n-leitenden Typs dar, welches als Source dient. Des weiteren stellt Bezugszeichen 41 einen in einem Graben gebildeten Gateoxidfilm dar, und Bezugszeichen 42 stellt eine Grabengateelektrode dar. Jede streifenförmige Grabengateelektrode 42 ist parallel zu der streifenförmigen pn-Spalte angeordnet, um in das Gebiet eines n-leitenden Typs 22 der pn-Spalte vorzuspringen. Bezugszeichen 10 stellt eine Justierhilfe bzw. einen Ausrichtungsschlüssel für die Positionierung zwischen der Grabengateelektrode 42 und dem Gebiet eines n-leitenden Typs 22 dar.
  • Bei dem vertikalen MOSFET 90 mit der Struktur entsprechend 12 treten Elektronen, welche aus dem Gebiet eines n-leitenden Typs 33, welches als Source dient, durch den Kanal hindurch, welcher in dem Gebiet eines p-leitenden Typs 32 und der Schicht eines p-leitenden Typs 31 um die Grabengatelektrode 42 herum gebildet wird, und fließen in das Gebiet eines n-leitenden Typs 22 der pn-Spalte, welche als Driftgebiet dient. Dementsprechend kann die Konzentration von Verunreinigungen in dem Gebiet eines n-leitenden Typs 22, welches als das Driftgebiet verwendet wird, erhöht werden, und es kann der Einschaltwiderstand des MOSFET's eines vertikalen Typs 90 von 12 verringert werden. Dementsprechend ist unter einem ausgeschalteten Zustand die pn-Spalte vollständig verarmt, so dass die Stehspannung bzw. Spannungsfestigkeit erhöht werden kann. Wie oben beschrieben kann ein MOSFET eines vertikalen Typs, welcher einen gewünschten Einschaltwiderstand und eine gewünschte Stehspannung aufweist, durch geeignetes Festlegen der Breite, Tiefe und der Verunreinigungkonzentration der pn-Spalte erzielt werden.
  • 13 stellt ein anderes Beispiel des MOSFET's eines vertikalen Typs mit der SJ-Struktur dar und zeigt eine perspektivische Ansicht, welche schematisch den vertikalen MOSFET 91 in dem Patentdokument 2 offenbart. In dem in 13 dargestellten MOSFET eines vertikalen Typs 91 werden zu den jeweiligen Bestandteilselementen des MOSFET's eines vertikalen Typs 90 von 12 ähnlichen Teile mit denselben Bezugszeichen dargestellt.
  • Der MOSFET eines vertikalen Typs 91 von 13 unterscheidet sich von dem MOSFET eines vertikalen Typs 90 von 12 dahingehend, dass eine Schicht eines n–-leitenden Typs 37 der pn-Spalte hinzugefügt ist. Des weiteren sind in dem MOSFET eines vertikalen Typs 91 von 13 das sich wiederholende Muster der streifenförmigen Gebiete eines p-leitenden Typs 21 und der streifenförmigen Gebiete eines n-leitenden Typs 22, welche die pn-Spalte bilden, derart angeordnet, dass sie einander kreuzen. Die Spitze jeder Grabengateelektrode 42 ist innerhalb der Schicht eines n–-leitenden Typs befindlich und springt nicht in die pn-Spalte vor.
  • In dem MOSFET eines vertikalen Typs 91 mit der SJ-Struktur von 13 treten Elektronen, welche aus den Gebieten eines n-leitenden Typs 33 herausfließen, welche als die Source dienen, durch Kanäle hindurch, welche in den Gebieten eines p-leitenden Typs 32 um die Grabengateelektroden 42 herum gebildet werden, und fließen danach in die Schicht eines n–-leitenden Typs 37, welche als Driftgebiet dient, und das Gebiet eines n-leitenden Typs 22 der pn-Spalte.
  • 14A bis 14D und 15A bis 15C zeigen Querschnittsansichten, welche ein Verfahren zur Herstellung des in 12 dargestellten MOSFET's eines vertikalen Typs 90 darstellen. Die Querschnittsansichten von 14A bis 14C stellen den Fluss des Herstellungsprozesses des MOSFET's eines vertikalen Typs 90 von der Vorderseite aus in der perspektivischen Ansicht von 12 betrachtet dar.
  • Bei dem Herstellungsprozess des MOSFET's eines vertikalen Typs 90 wird ein Halbleitersubstrat (Wafer) 1, in welchem eine Schicht eines n-leitenden Typs 20 auf einer Schicht eines n+-leitenden Typs 11 gebildet ist, bereitgestellt bzw. vorbereitet, und danach werden Gräben 20t zuerst in dem Halbleitersubstrat 1 wie in 14A dargestellt gebildet, wodurch die Schicht eines n-leitenden Typs 20 in Gebiete eines n-leitenden Typs 22, welche eine pn-Spalte bilden, und in ein breites Gebiet 23 eines n-leitenden Typs an dem Endabschnitt geteilt wird. In diesem Grabenbildungsschritt wird eine Justierhilfe bzw. ein Ausrichtungsschlüssel 10, welcher flache Gräben aufweist, im voraus gebildet.
  • Darauffolgend werden Schichten eines p-leitenden Typs derart, dass sie wie in 14B dargestellt in Gräben 20t eingebettet sind, durch ein epitaxiales Verfahren gebildet, und danach wird die Oberfläche des somit gebildeten Halbleitersubstrats geebnet bzw. geglättet. Dementsprechend dienen die in den Gräben 20c eingebetteten Schichten eines p-leitenden Typs als Gebiete eines p-leitenden Typs 21, wodurch die pn-Spalte fertiggestellt wird. Die somit gebildete pn-Spalte dient als SJ-Struktur (Super-Junction-Structure). Während der Bildung der Schichten eines p-leitenden Typs wird der Ausrichtungsschlüssel 10 maskiert.
  • Darauffolgend wird eine Schicht eines p-leitenden Typs 31, welche als Hauptschicht dient, des weiteren auf dem Halbleitersubstrat 1 durch das epitaxiale Verfahren wie in 14C dargestellt gebildet.
  • Darauffolgend wird wie in 14D dargestellt eine Ionenimplantierung von n-Typ-Verunreinigungen auf die Schicht eines p-leitenden Typs 31 auf dem breiten Gebiet eines n-leitenden Typs 23 an dem Endabschnitt derart angewandt, dass das breite Gebiet eines n-leitenden Typs an dem Endabschnitt die obere Oberfläche des Halbleitersubstrats 1 erreicht.
  • Darauffolgend wird wie in 15A dargestellt ein vorbestimmter Bereich der Schicht eines p-leitenden Typs 31 maskiert, und es wird eine Ionenimplantierung von Verunreinigungen selektiv ausgeführt, um Gebiete eines p-leitenden Typs 32, welche als Kanäle dienen, und Gebiete eines n-leitenden Typs 33 zu bilden, welche als Source dienen.
  • Darauffolgend wird wie in 15B dargestellt eine Ausrichtung (Positionierung) unter Verwendung des Ausrichtungsschlüssels 10 derart durchgeführt, dass die Streifen der zu bildenden Gräben innerhalb der Gebiete eines n-leitenden Typs 22 der pn-Spalte befindlich sind, wodurch die Gräben, welche in die pn-Spalte an den Spitzen davon vorspringen, gebildet werden. Danach werden die Gabenseitenwände oxidiert, um einen Gateoxidfilm 41 zu bilden, und es werden Gateelektroden 42 in die Gräben gefüllt.
  • Zuletzt wird wie in 15C dargestellt eine Sourceelektrode 6 durch einen Zwischenschichtisolierfilm 5 gebildet, und es wird eine Drainelektrode 7 auf der gegenüberliegenden Seite zu der Sourceelektrode 6 gebildet, wodurch die Bildung des in 12 dargestellten MOSFET's eines vertikalen Typs 90 beendet wird.
  • Bei dem Herstellungsprozess der Halbleiteranordnung werden in einer Mehrzahl vorkommende Halbleiteranordnungen mit derselben Struktur normal auf dem Halbleitersubstrat (Wafer) gebildet und danach in einzelne Chips geschnitten, wodurch die in der Mehrzahl vorkommenden Halbleiteranordnungen aus einem Halbleitersubstrat (Wafer) gebildet werden. Bei dem obigen Herstellungsprozess werden gleichfalls viele vertikale MOSFET's 90 mit derselben in 12 dargestellten Struktur in einem Halbleitersubstrat (Wafer) 1 gebildet und schließlich in einzelne Chips geschnitten, wodurch eine Mehrzahl von vertikalen MOSFET's 90 entsprechend 12 hergestellt wird.
  • In dem in 14A bis 15C dargestellten Herstellungsprozess werden die Grabengateelektroden 42 derart gebildet, dass sie sich in Ausrichtung mit den Gebieten eines n-leitenden Typs 22 der pn-Spalte befinden. Dementsprechend wird der Schritt des Bildens des Ausrichtungsschlüssels 10 und der Schritt des Maskierens des Ausrichtungsschlüssels 10 wie in 14A und 14B dargestellt benötigt. In dem Grabenbildungsschritt für die Gateelektroden von 15B wird die Maske zur Bildung der Gräben für die Gateleektroden benötigt, um mit dem Ausrichtungsschlüssel 10 ausgerichtet zu sein. Daher sind die Herstellungskosten durch die für die Ausrichtung relevanten Schritte erhöht.
  • Demgegenüber benötigt der MOSFET eines vertikalen Typs 91 von 13 nicht die Ausrichtung der Grabengateelektroden 42 mit der pn-Spalte, da die Schicht eines n–-leitenden Typs 37 zusätzlich auf der pn-Spalte gebildet ist. In diesem Fall ist es jedoch nötig, die n–-leitende Schicht zu bilden, so dass die Herstellungskosten ebenfalls erhöht sind.
  • Aus der US 2001/0 005 031 A1 ist ein Chip einer Halbleiteranordnung bekannt mit einer streifenförmigen pn-Spalte in einem Halbleitersubstrat, wobei die pn-Spalte ein sich wiederholendes Muster eines p- und n-leitenden Typs aufweist, und einem verbleibenden Bestandteil des Chips einer Halbleiteranordnung, welcher in einem Bereich gebildet ist, wo sich das wiederholende Muster der pn-Spalte befindet. Auf einem Wafer ist eine Mehrzahl von Chips angeordnet, wobei einzelne Chips von dem Wafer abgetrennt werden. Zwar ist aus der US 2001/0 005 031 A1 das Anordnen eines Äquipotentialrings auf der pn-Spalte des Chips einer Halbleiteranordnung bekannt, wobei der Äquipotentialring jedoch unter einem relativ hohen Ausrichtungsaufwand direkt an den Rand des Chips mit einer relativ geringen Breite angeordnet ist, so dass lediglich die Breite einer am Rand des Chips angeordneten Säule bzw. Bereich eines n-leitenden Typs bedeckt, wobei die Breite der am Rand befindlichen Säule bzw. des Bereichs des n-leitenden Typs im Vergleich mit den übrigen im Inneren des Chips der Halbleiteranordnung befindlichen Säulen bzw. Bereichen des n-leitenden Typs deutlich näher ist. Die Ausrichtung des entsprechenden Äquipotentialrings muss daher bei der Herstellung sehr genau erfolgen.
  • Aus der US 2002/0 027 237 A1 sind die Merkmale von sich kreuzenden Streifen eines Grabengatefeldes und eines sich wiederholenden Musters vom n- und p-leitenden Typ bekannt.
  • Aus der US 5 216 275 A sind eine konkave Gatestruktur sowie die Stuktur einer CB-Diode mit einer CB-Schicht (Composite Buffer) bekannt.
  • Aufgabe der vorliegenden Erfindung ist es, einen aus der US 2001/0 005 031 A1 bekannten Chip mit hoher Zuverlässigkeit bereitzustellen, ohne dass sich der Herstellungsaufwand vergrößert.
  • Die Lösung der Aufgabe erfolgt durch die Merkmale des Anspruchs 1. Demgemäß wird ein aus der US 2001/0 005 031 A1 bekannter Chip derart weiterentwickelt, dass ein äquipotentialer Ring die Halbleiteranordnung auf der pn-Spalte umgibt, wobei die Breite des Äquipotentialrings auf einem größeren Wert als die sich wiederholende Breite des sich wiederholenden Musters festgelegt ist.
  • Ferner werden zur Erläuterung der Erfindung ein Halbleiteranordnungsherstellungsverfahren und ein Halbleitersubstrat beschrieben, mit welchem bei einem Prozess des Herstellens einer Halbleiteranordnung mit pn-Spalten sowie einer hohen Stehspannung bzw. Spannungsfestigkeit und einem geringen Einschaltwiderstand keine zusätzliche Schicht gebildet wird und eine Ausrichtung mit pn-Spalten aufgehoben ist, wodurch die Herstellungskosten verringert sind, und es wird eine kostengünstige Halbleiteranordnung beschrieben, welche unter Verwendung des Halbleitersubstrats entsprechend dem oben beschriebenen Verfahren zur Herstellung einer Halbleiteranordnung hergestellt werden kann.
  • Im Folgenden werden Ausbildungen beschrieben, wobei die fünfte bis sechzehnte Ausbildung den Gegenstand der vorliegenden Erfindung betreffen, während die erste bis vierte Ausbildung lediglich als Beispiel deren Erläuterung dienen.
  • Entsprechend einer ersten Ausbildung wird ein Herstellungsverfahren für eine Halbleiteranordnung geschaffen, bei welchem eine Mehrzahl von Halbleiteranordnungen mit derselben Struktur in einem Halbleitersubstrat gebildet und die Halbleiteranordnungen in einzelne Chips geschnitten werden, um eine Mehrzahl von Halbleiteranordnungen herzustellen, charakterisiert durch: einen pn-Spalten-Bildungsschritt, bei welchem eine pn-Spalte derart gebildet wird, dass die pn-Spalte derart konstruiert wird, dass sie eine Streifenform in dem Abschnitt des Substrats sowie ein sich wiederholendes Muster eines p-leitenden Typs und eines n-leitenden Typs auf einer Substratoberfläche über einem Bereich besitzt, wo in einer Mehrzahl vorkommende Halbleiteranordnungen mit derselben Struktur in dem Halbleitersubstrat gebildet ist; einen Halbleiteranordnungsbildungsschritt, bei welchem verbleibende Bestandteilselemente der in der Mehrzahl vorkommenden Halbleiteranordnungen mit derselben Struktur in Bereichen gebildet werden, wo die sich wiederholenden Muster befindlich sind, während die pn-Spalte als Teil des Bestandteilselements von jeder Halbleiteranordnung dient; und einem Halbleiteranordnungstrennschritt, bei welchem die einzelnen Halbleiteranordnungen in Chips von dem Bereich getrennt werden, wo die in der Mehrzahl vorkommenden Halbleiteranordnungen mit derselben Struktur gebildet werden.
  • Bei dem Verfahren zur Herstellung einer Halbleiteranordnung der ersten Ausbildung kann ein Ausrichtungsschritt für die pn-Spalte ausgelassen werden, so dass die Herstellungskosten der Halbleiteranordnung reduziert werden können. Des weiteren werden die in der Mehrzahl vorkommenden Halbleiteranordnungen mit derselben Struktur in den Bereichen gebildet, wo die sich wiederholende Struktur der pn-Spalte befindlich ist, und in Chips getrennt, wodurch die einzelnen Halbleiteranordnungen hergestellt werden. Dementsprechend kann jede der Halbleiteranordnungen, welche somit als Chip abgetrennt ist, als Halbleiteranordnung, welche eine pn-Spalte über der gesamten Oberfläche des Chips besitzt und die pn-Spalte enthält, die als Teil des Bestandteilselements davon dient, hergestellt werden.
  • Entsprechend zweiten bis vierten Ausbildungen wird ein Halbleitersubstrat geschaffen, welches zur Herstellung der oben beschriebenen Halbleiteranordnung verwendet wird.
  • Entsprechend der zweiten Ausbildung ist in einem Halbleitersubstrat, welches verwendet wird in dem Verfahren zur Herstellung einer Halbleiteranordnung, bei welchem eine Mehrzahl von Halbleitersubstraten gebildet wird, welche dieselbe Struktur in einem Substrat aufweisen, und die somit gebildeten Halbleitersubstrate in einzelne Chips getrennt werden, wodurch die in der Mehrzahl vorkommenden Halbleiteranordnungen hergestellt werden, eine pn-Spalte über dem gesamten Bereich gebildet, wo die in der Mehrzahl vorkommenden Halbleiteranordnungen mit derselben Struktur gebildet werden, so dass die pn-Spalte eine Streifenform in dem Abschnitt des Substrats besitzt und ebenfalls ein sich wiederholendes Muster eines p-leitenden Typs und eines n-leitenden Typs auf der Substratoberfläche besitzt.
  • Unter Verwendung des oben beschriebenen Halbleitersubstrats werden die in der Mehrzahl vorkommenden Halbleiteranordnungen mit derselben Struktur in dem Bereich gebildet, wo das sich wiederholende Muster der pn-Spalte befindet, während die Ausrichtung mit der pn-Spalte nicht durchgeführt wird, und sie werden in einzelne Chips getrennt, wodurch die einzelnen Halbleiteranordnungen hergestellt werden können. Dementsprechend können die Herstellungskosten der Halbleiteranordnungen durch Weglassen des Ausrichtungsschrittes reduziert werden. Des weiteren kann jede der Halbleiteranordnungen, welche somit als Chip abgetrennt worden ist, als Halbleiteranordnung verwendet werden, welche eine über der gesamte Oberfläche des Chips gebildete pn-Spalte besitzt und die pn-Spalte enthält, die als Teil des Bestandteilselements davon dient.
  • Entsprechend dritten und vierten Ausbildungen wird bei dem sich wiederholenden Muster in dem Halbleitersubstrat ein Streifenmuster oder ein symmetrisches Punktmuster bevorzugt. Mit diesen Mustern kann eine Mehrzahl von Halbleiteranordnungen, von denen jede eine pn-Spalte als Super-Junction-Struktur (SJ-Struktur) sowie eine hohe Stehspannung bzw. Spannungsfestigkeit und einen niedrigen Einschaltwiderstand besitzt, aus dem oben beschriebenen Halbleitersubstrat hergestellt werden, ohne dass eine Ausrichtung mit der pn-Spalte durchgeführt wird.
  • Entsprechend der fünften bis sechszehnten Ausbildungen der vorliegenden Erfindung wird eine Halbleiteranordnung gebildet, welche unter Verwendung der Herstellungsvorrichtung für eine Halbleiteranordnung und das oben beschriebene Halbleitersubstrat hergestellt wird.
  • Entsprechend der fünften Ausbildung der vorliegenden Erfindung wird eine Halbleiteranordnung bereitgestellt, welche durch Bilden einer Mehrzahl von Halbleiteranordnungen erzielt wird, die dieselbe Struktur in einen Halbleitersubstrat besitzen und aus den Halbleiteranordnungen in einzelne Chips getrennt werden, charakterisiert durch eine pn-Spalte, welche eine Streifenform in dem Abschnitt des Substrats und ein sich wiederholendes Muster eines p-leitenden Typs und eines n-leitenden Typs auf der Substratoberfläche besitzt, wobei die pn-Spalte als Teil des Bestandteilselements der Halbleiteranordnung dient; und den verbleibenden Teil des Bestandteilselements der Halbleiteranordnung, welches in einem Bereich gebildet wird, wo das sich wiederholende Muster der pn-Spalte befindlich ist, wobei die einzelnen Halbleiteranordnungen in Chips von dem Bereich abgetrennt werden, wo die in der Mehrzahl vorkommenden Halbleiteranordnungen mit derselben Struktur gebildet werden.
  • Entsprechend der fünften Ausbildung können die in der Mehrzahl vorkommenden oben beschriebenen Halbleiteranordnungen in einem Halbleitersubstrat gebildet werden, ohne dass eine Ausrichtung mit der pn-Spalte erfolgt, und somit können die Halbleiteranordnungen mit niedrigen Kosten hergestellt werden. Des weiteren werden die in der Mehrzahl vorkommenden Halbleiteranordnungen, welche in dem Bereich gebildet werden, wo das sich wiederholende Muster der pn-Spalte befindet, in Chips getrennt, wodurch die einzelnen Halbleiteranordnungen gebildet werden. Dementsprechend besitzt jede Halbleiteranordnung eine pn-Spalte, welche über der gesamten Oberfläche des Chips davon gebildet wird.
  • Die Halbleiteranordnung der sechsten Ausbildung ist dadurch charakterisiert, dass das sich wiederholende Muster ein Streifenmuster ist. Des weiteren ist die Halbleiteranordnung der siebenten Ausbildung dadurch charakterisiert, dass das sich wiederholende Muster ein symmetrisches Punktmuster ist. Sogar dann, wenn wie oben beschrieben die pn-Spalte das Streifenmuster oder das symmetrische Punktmuster besitzt, kann die Super-Junction-Struktur (SJ-Struktur) derart konstruiert werden, dass eine hohe Stehspannung bzw. Spannungsfestigkeit und ein niedriger Einschaltwiderstand vorliegen.
  • Entsprechend der achten und neunten Ausbildung der vorliegenden Erfindung wird die Halbleiteranordnung der vorliegenden Erfindung auf einen MOSFET eines vertikalen Typs oder auf einen IGBT mit einer pn-Spalte als Super-Junction angewandt. Dementsprechend kann ein MOSFET eines vertikalen Typs oder ein IGBT mit einer hohen Stehspannung bzw. Spannungsfestigkeit und einem niedrigen Einschaltwiderstand mit geringen Kosten hergestellt werden.
  • Entsprechend der zehnten, dreizehnten und vierzehnten Ausbildung der vorliegenden Erfindung kann die Gatestruktur des MOSFET's eines vertikalen Typs oder des IGBT's eine Grabengatestruktur, eine planare Gatestruktur oder eine konkave Gatestruktur sein. Mit diesen Gateelektrodenstrukturen kann ein vertikaler MOSFET oder ein IGBT mit einer hohen Stehspannung bzw. Spannungsfestigkeit und einem niedrigen Einschaltwiderstand ohne Ausrichtung hergestellt werden.
  • Entsprechend der elften Ausbildung der vorliegenden Erfindung werden in dem Fall der Grabengatestruktur Grabengates derart gebildet, dass sie in die pn-Spalte vorspringen, wodurch ein MOSFET eines vertikalen Typs oder ein IGBT mit einer hohen Stehspannung bzw. Spannungsfestigkeit und einem niedrigen Einschaltwiderstand mit niedrigen Kosten hergestellt werden kann.
  • Wenn des weiteren bei der zwölften Ausbildung der vorliegenden Erfindung das Feld der Grabengates und des sich wiederholenden Musters in einer Streifenform konstruiert wird, werden der Streifen des Grabengatefelds und der Streifen der sich wiederholenden Struktur über Kreuz angeordnet, wodurch ein MOSFET eines vertikalen Typs oder ein IGBT mit einer hohen Stehspannung bzw. Spannungsfestigkeit und einem niedrigen Einschaltwiderstand hergestellt werden kann, ohne dass eine genaue Ausrichtung mit der pn-Spalte durchgeführt wird.
  • Entsprechend einer fünfzehnten Ausbildung der vorliegenden Erfindung wird die Halbleiteranordnung geeignet auf eine Diode angewandt, bei welcher eine pn-Spalte als pn-Übergang verwendet wird. Mit dieser Struktur kann eine Diode mit einer hohen Stehspannung bzw. Spannungsfestigkeit und einem niedrigen Einschaltwiderstand mit geringen Kosten hergestellt werden.
  • Entsprechend einer sechzehnten Ausbildung der vorliegenden Erfindung besitzt die Halbleiteranordnung dieser Erfindung einen äquipotentialen Ring, welcher die Halbleiteranordnung auf der pn-Spalte umgibt, wobei die Ringbreite des äquipotentialen Rings auf einen größeren Wert festgelegt wird als die sich wiederholende Breite des sich wiederholenden Musters.
  • Die Breite des äquipotentialen Rings (EQR, äquipotential ring) wird auf einen größeren Wert als die sich wiederholende Breite des sich wiederholenden Musters derart festgelegt, dass der äquipotentiale Ring, welcher zur Verbesserung der Zuverlässigkeit der Halbleiteranordnung wirksam ist, ohne Präzisionsausrichtung gebildet werden kann.
  • Lediglich die erste Ausführungsform und dazu in Bezug genommene Teile betreffen den Gegenstand der vorliegenden Erfindung. Die übrigen Ausführungsformen hingegen betreffen nicht den Gegenstand der vorliegenden Erfindung sondern dienen als Beispiel allein deren Erläuterung.
  • Die vorliegende Erfindung wird in der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnung erläutert.
  • 1A zeigt eine Draufsicht welche ein Halbleitersubstrat darstellt, das zur Herstellung einer Halbleiteranordnung der vorliegenden Erfindung verwendet wird, 1B zeigt eine Querschnittsansicht entlang Linie IB-IB von 1A, und 1C bis 1E stellen symmetrische Punktmuster dar, bei welchen das sich wiederholende Muster einer pn-Spalte symmetrisch ist;
  • 2A und 2B zeigen perspektivische Ansichten, welche einen vertikalen MOSFET mit einer Grabengatestruktur einer ersten Ausführungsform der vorliegenden Erfindung darstellen;
  • 3A bis 3C zeigen Querschnittsansichten, welche ein Verfahren zur Herstellung des MOSFET's eines vertikalen Typs von 2A darstellen;
  • 4A bis 4C zeigen Querschnittsansichten, welche ein Verfahren zur Herstellung des MOSFET's eines vertikalen Typs von 2A darstellen;
  • 5A bis 5C stellen ein Simulationsergebnis einer Stehspannungs- bzw. Spannungsfestigkeitscharakteristik in einem ausgeschalteten Zustand des MOSFET's eines vertikalen Typs dar, wobei 5A eine Querschnittsansicht zeigt, welche ein Simulationsmodell darstellt, 5B ein Diagramm zeigt, welches ein äquipotentiales Diagramm darstellt, wenn eine Stehspannung auf einen dielektrischen Durchbruch in dem Querschnitt von 6A aufgebracht wird, und 6C zeigt einen Graphen, welcher die Strom/Spannungscharakteristik darstellt;
  • 7A bis 7C stellen ein Simulationsergebnis der Stehspannungscharakteristik in dem ausgeschalteten Zustand des MOSFET's eines vertikalen Typs dar, wobei 7A eine Querschnittsansicht zeigt, welche ein Simulationsmodell darstellt, 7B ein Diagramm zeigt, welches ein Äquipotentialdiagramm darstellt, wenn eine Stehspannung auf einen dielektrischen Durchbruch in dem Querschnitt von 7A aufgebracht wird, und 7C zeigt einen Graphen, welcher die Strom/Spannung-Charakteristik darstellt;
  • 8 zeigt eine perspektivische Ansicht, welche einen MOSFET eines vertikalen Typs mit einem darin gebildeten EQR eines anderen Beispiels der ersten Ausführungsform darstellt;
  • 9A und 9B zeigen perspektivische Ansichten, welche einen IGBT anderer Beispiele der ersten Ausführungsform darstellen;
  • 10 zeigt eine perspektivische Ansicht, welche einen MOSFET eines vertikalen Typs mit einer planaren Gatestruktur einer zweiten Ausführungsform darstellt;
  • 11 zeigt eine perspektivische Ansicht, welche eine Diode einer dritten Ausführungsform darstellt;
  • 12 zeigt eine perspektivische Ansicht, welche einen MOSFET eines vertikalen Typs mit einer herkömmlichen Grabengatestruktur darstellt;
  • 13 zeigt eine perspektivische Ansicht, welche einen anderen MOSFET eines vertikalen Typs mit der herkömmlichen Grabengatestruktur darstellt;
  • 14A bis 14D zeigen Querschnittsansichten, welche ein Verfahren einer verwandten Technik zur Herstellung eines MOSFET's eines vertikalen Typs darstellen; und
  • 15A bis 15C zeigen Querschnittsansichten, welche das Verfahren einer verwandten Technik zur Herstellung des MOSFET's eines vertikalen Typs darstellen.
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung sowie weitere Ausführungsformen, welche deren Erläuterung dienen, werden im Folgenden unter Bezugnahme auf die zugehörigen Figuren beschrieben.
  • Die vorliegende Offenbarung betrifft ein Verfahren zum Herstellen einer Halbleiteranordnung (Chip) mit einer pn-Spalte für eine Leistung, welche eine hohe Stehspannung bzw. Spannungsfestigkeit und einen niedrigen Einschaltwiderstand besitzt, und wobei ebenfalls eine Ausrichtung mit der pn-Spalte weggelassen werden kann. Die gegenwärtige Offenbarung betrifft ebenfalls ein Halbleitersubstrat und eine Halbleiteranordnung (Chip), welche unter Verwendung des Halbleitersubstrats entsprechend dem Verfahren zur Herstellung einer Halbleiteranordnung hergestellt wird. Die Halbleiteranordnung mit der pn-Spalte, welche ohne Ausrichtung mit der pn-Spalte hergestellt werden kann, kann durch Bilden der in der Mehrzahl vorkommenden Halbleiteranordnungen mit derselben Struktur in einem Halbleitersubstrat und durch ein Schneiden (oder Zertrennen) in einzelne Elemente bzw. Chips hergestellt werden.
  • Das Verfahren zur Herstellung einer Halbleiteranordnung und das Halbleitersubstrat der vorliegenden Erfindung werden unter Bezugnahme auf 1A bis 1E beschrieben. 1A zeigt eine Draufsicht, welche ein Halbleitersubstrat 1 der vorliegenden Erfindung darstellt, und 1B zeigt eine Querschnittsansicht von 1A entsprechend Linie 1B-1B.
  • Entsprechend 1A ist ein Bereich, welcher durch Bezugszeichen 1pn und durch die gestrichelte Linie angezeigt wird, ein Bereich in dem Halbleitersubstrat 1, in welchem eine pn-Spalte gebildet wird. Des weiteren ist jeder Bereich, welcher mit einer durchgezogenen Linie umgeben ist, ein Bereich, welcher von einer Halbleiteranordnung 100 eingenommen wird. Wie in 1B dargestellt sind in dem Bereich 1pn, in welchem die pn-Spalte gebildet wird, Gebiete eines p-leitenden Typs 21 und Gebiete eines n-leitenden Typs 22 abwechselnd in einer Streifenform in dem Substratabschnitt und in einem streifenförmigen sich wiederholenden Muster auf der Substratoberfläche angeordnet.
  • Das sich wiederholende Muster des Gebiets eines p-leitenden Typs 21 und des Gebiets eines n-leitenden Typs 22 ist nicht auf das streifenförmige Muster beschränkt. Wie in 1C bis 1E dargestellt können die Gebiete eines p-leitenden Typs 21 und die Gebiete eines n-leitenden Typs 22 in einem derartigen Muster angeordnet sein, bei welchem Gebiete eines Typs symmetrisch in einer Punktform und umgeben von den Gebieten eines anderen Typs angeordnet sind. Des weiteren ist die Form der Punkte nicht auf eine bestimmte Form beschränkt. Entsprechend 1B ist die pn-Spalte auf einer Schicht eines n+-leitenden Typs 11 gebildet, und eine Schicht eines p-leitenden Typs 31 ist auf der pn-Spalte gebildet. Die anderen Abschnitte außer der pn-Spalte in der Schicht eines n+-leitenden Tpys 11 und der Schicht eines p-leitenden Typs 31 sind derart gebildet, dass sie an die zu bildende Halbleiteranordnung 100 angepasst bzw. danach gerichtet sind.
  • Bei dem Verfahren zur Herstellung einer Halbleiteranordnung dieser Erfindung wird zuerst eine pn-Spalte über dem gesamten Bereich des Halbleitersubstrats 1 gebildet, in welchem die in der Mehrzahl vorkommenden Halbleiteranordnungen 100 mit derselben Struktur gebildet werden. Die pn-Spalte wird als Teil des Bestandteilselements jeder Halbleiteranordnung 100 verwendet. Danach wird der verbleibende Teil des Bestandteilselements jeder Halbleiteranordnung 100 in der in dem Bereich 1pn gebildeten pn-Spalte mit dem sich wiederholenden Muster gebildet, ohne dass eine Ausrichtung mit der pn-Spalte durchgeführt wird. Darauffolgend werden die somit gebildeten Halbleiteranordnungen 100 aus dem Bereich 1pn, in welchem die pn-Spalte gebildet ist, und in welchem die in der Mehrzahl vorkommenden Halbleiteranordnungen mit derselben Struktur gebildet sind, getrennt, wodurch die einzelne Halbleiteranordnung 100 hergestellt wird.
  • Bei der oben beschriebenen Herstellung der Halbleiteranordnung kann der Ausrichtungsschritt weggelassen werden, so dass die Herstellungskosten für die Halbleiteranordnung reduziert werden können. Des weiteren werden die in der Mehrzahl vorgesehenen Halbleiteranordnungen 100 mit derselben Struktur in einem Bereich gebildet, wo das sich wiederholende Muster der pn-Spalte befindlich ist, und sie werden in Chips getrennt, wodurch die einzelnen Halbleiteranordnungen 100 hergestellt werden. Dementsprechend werden die einzelnen Halbleiteranordnungen 100, welche somit in Chips getrennt worden sind, als Halbleiteranordnungen hergestellt, von denen jede eine pn-Spalte über der gesamten Oberfläche des Chips davon aufweist.
  • Im Folgenden werden bevorzugte Ausführungsformen von jeder Halbleiteranordnung, welche unter Verwendung des Herstellungsverfahrens und des Halbleitersubstrats hergestellt wird, detailliert beschrieben.
  • Erste Ausführungsform
  • 2A zeigt eine perspektivische Ansicht, welche einen vertikalen MOSFET 101 mit einer SJ-Struktur einer ersten Ausführungsform der vorliegenden Erfindung darstellt. In dem MOSFET eines vertikalen Typs 101 entsprechend den 2A und 2B werden dieselben Teile wie die jeweiligen Bestandteilselemente des in 12 dargestellten herkömmlichen MOSFET's eines vertikalen Typs 90 durch dieselben Bezugszeichen dargestellt.
  • 2A stellt den Endabschnitt des vertikalen MOSFET's ähnlich wie in 12 dar. Wie in dem Fall des in 12 dargestellten vertikalen MOSFET's 90 entspricht die pn-Spalte auf der Schicht eines n+-leitenden Typs 11, welche als Drain dient, der SJ-Struktur in dem in 2A dargestellten MOSFET eines vertikalen Typs 101. Jedoch unterscheidet sich der vertikale MOSFET 101 von 2A von dem MOSFET eines vertikalen Typs 90 von 12 dahingehend, dass die pn-Spalte, welche das sich wiederholende Muster des Gebiets eines p-leitenden Typs 21 und des Gebiets eines n-leitenden Typs 22 aufweist, derart gebildet ist, dass sie sich zu dem Endabschnitt des MOSFET's eines vertikalen Typs 101 an der linken Seite von 2A erstreckt. Dies reflektiert den Herstellungsprozess dahingehend, dass die in der Mehrzahl vorgesehenen Halbleiteranordnungen (MOSFET's eines vertikalen Typs 101) in dem Bereich 1pn, in welchem die pn-Spalte gebildet ist, des in 1A dargestellten Halbleitersubstrats gebildet und in Chips getrennt werden.
  • In dem vertikalen MOSFET 90 von 12 sind die streifenförmigen Grabengateelektroden 42 parallel zu der streifenförmigen pn-Spalte angeordnet. Demgegenüber sind in dem in 2A dieser Ausführungsform dargestellten MOSFET eines vertikalen Typs 101 die streifenförmigen Grabengateelektroden quer zu der streifenförmigen pn-Spalte angeordnet und ragen in die Gebiete eines n-leitenden Typs 22 und in die Gebiete eines p-leitenden Typs 21 der pn-Spalte hinein. Entsprechend 2A kreuzen sich der Streifen der Grabengateelektroden 42 und der Streifen der pn-Spalte. Jedoch wird die Ausrichtung der Grabengateelektroden 42 mit der pn-Spalte nicht durchgeführt, und somit kann der Überkreuzungswinkel auf irgendeinen Wert festgelegt werden. Des weiteren wird die Ausrichtung nicht durchgeführt, und somit wird der in dem vertikalen MOSFET 90 von 12 gebildete Ausrichtungsschlüssel 10 in dem vertikalen MOSFET 101 von 2A nicht gebildet.
  • 3A bis 3C und 4A bis 4C zeigen Querschnittsansichten, welche das Verfahren zur Herstellung des MOSFET's eines vertikalen Typs 101 von 2A darstellen. Die Querschnittsansichten von 3A bis 3C und von 4A bis 4C stellen den Herstellungsprozess des MOSFET's eines vertikalen Typs 101 von der Vorderseite der perspektivischen Ansicht von 2A aus betrachtet dar. Der in 3A bis 3C und in 4A bis 4C dargestellte Herstellungsprozess des MOSFET's eines vertikalen Typs 101 ist im Wesentlichen gleich dem Herstellungsprozess des in 14A bis 14D und in 15A bis 15C dargestellten MOSFET's eines vertikalen Typs. 3A bis 3C und 4A bis 4C zeigen Querschnittsansichten, welche die Schritte für den Bereich 1pn, in welchem die pn-Spalte gebildet wird, des in 1A dargestellten Halbleitersubstrats darstellen.
  • Wie in dem Fall des Herstellungsprozesses des MOSFET's eines vertikalen Typs 90 von 2 wird bei dem Herstellungsprozess des MOSFET's eines vertikalen Typs 101 von 2A ein Halbleitersubstrat (Wafer) 1 verwendet, in welchem eine Schicht eines n-leitenden Typs 20 auf einer Schicht eines n+-leitenden Typs 11 gebildet wird.
  • Zuerst werden unter Anwendung von Ätzen Gräben 20t in einem Bereich gebildet, wo die pn-Spalte des Halbleitersubstrats 1 von 1A wie in 3A dargestellt gebildet wird, wodurch die Schicht eines n-leitenden Typs 20 des Halbleitersubstrats 1 geteilt und Gebiete eines n-leitenden Typs 22 der pn-Spalte gebildet werden.
  • Darauffolgend wird wie in 3B dargestellt eine Schicht eines p-leitenden Typs durch das Epitaxieverfahren derart gebildet, dass die Gräben 20t mit der Schicht eines p-leitenden Typs gefüllt werden, und danach wird die Oberfläche des Halbleitersubstrats durch ein Polierverfahren geebnet. Dementsprechend dient die in den Gräben 20t eingebettete Schicht eines p-leitenden Typs als Gebiete eines p-leitenden Typs 21, wodurch der Bereich 1pn, in welchem die pn-Spalte gebildet wird, in dem Halbleitersubstrat 1 von 1A gebildet wird.
  • Darauffolgend wird wie in 3C dargestellt eine Schicht 31 eines p-leitenden Typs, welche als Hauptschicht (bodylayer) dient, über der gesamten Oberfläche des Halbleitersubstrats 1 von 1A durch das Epitaxieverfahren gebildet.
  • Darauffolgend wird wie in 4A dargestellt ein vorbestimmter Bereich des Gebiets eines p-leitenden Typs 31 maskiert, und es wird eine selektive Ionenimplantierung von Verunreinigungen durchgeführt, um Gebiete eines p-leitenden Typs 32, welche als Kanäle dienen, und Gebiete eines n-leitenden Typs 33 zu bilden, welche als Source dienen.
  • Darauffolgend werden wie in 4B dargestellt die streifenförmigen Gräben gebildet, ohne dass eine genaue Ausrichtung durchgeführt wird, so dass die streifenförmigen Gräben die pn-Spalte kreuzen und die Spitzen der Gräben in die pn-Spalte hineinragen. Danach werden die Grabenseitenwände oxidiert, um einen Gateoxidfilm 41 zu bilden, und es werden Gateelektroden 42 in den Gräben eingebettet.
  • Abschließend werden wie in 4C dargestellt eine Sourcelektrode 6 und ein Gateelktrodendraht 8 über einem Zwischenschichtisolierfilm 5 gebildet, und es wird eine Drainelektrode 7 auf der gegenüberliegenden Seitenoberfläche gebildet, wodurch die Bildung des in 2A dargestellten MOSFET's eines vertikalen Typs 101 abgeschlossen wird.
  • In dem oben beschriebenen Herstellungsprozess werden viele MOSFET's eines vertikalen Typs 101 mit derselben Struktur wie in 2A dargestellt in dem Bereich 1pn, in welchem die pn-Spalte gebildet wird, eines in 1A dargestellten Halbleitersubstrats (Wafer) gebildet, und schließlich werden diese MOSFET's eines vertikalen Typs 101 in einzelne Chips geschnitten, wodurch die in 2A dargestellten MOSFET's eines vertikalen Typs 101 einzeln hergestellt werden.
  • Entsprechend dem in 2A dargestellten MOSFET eines vertikalen Typs 101 kann die pn-Spalte als die SJ-Struktur wie bei dem in 12 dargestellten MOSFET eines vertikalen Typs 90 verwendet werden. Durch Erhöhen der Verunreinigungskonzentration der Gebiete eines n-leitenden Typs 22, welche als Driftschichten dienen, um den Einschaltwiderstand zu verringern, und ebenfalls durch Verarmen der pn-Spalte vollständig in dem ausgeschalteten Zustand, kann der MOSFET eines vertikalen Typs 101 von 2A derart konstruiert werden, dass er einen niedrigen Einschaltwiderstand und eine gewünschte Stehspannung bzw. Spannungsfestigkeit besitzt. Um die obige Charakteristik zu erzielen, wird nicht notwendigerweise verlangt, dass die streifenförmige pn-Spalte und die Grabengateelektroden 42 einander kreuzen, und es wird ebenfalls nicht notwendigerweise verlangt, dass die pn-Spalte und die Grabengateelektroden 42 in einer Streifenform konstruiert werden. Eine Struktur kann insoweit angenommen werden, als dass Elektronen, welche aus dem Gebiet eines n-leitenden Typs 33, welches als Source dient, durch die Kanäle, welche in dem Gebiet eines p-leitenden Typs 32 der Schicht eines p-leitenden Typs 31 und den Gebieten eines p-leitenden Typs 21 um die Grabengateelektroden 42 herum gebildet werden, hindurchtreten und in die n-leitenden Bereiche 22 fließen, welche als Driftbereiche dienen.
  • 5A bis 5C, 6A bis 6C und 7A bis 7C stellen gleichzeitige Ergebnisse der Stehspannungs- bzw. Spannungsfestigkeitscharakteristik in dem ausgeschalteten Zustand für den MOSFET eines vertikalen Typs mit derselben Struktur wie in 2A dargestellt dar. 5A, 6A und 7A zeigen Querschnittsansichten, welche Simulationsmodelle darstellen, 5B und 6B und 7B zeigen Äquipotentialdigramme unter Aufbringung einer dielektrischen Durchbruchstehspannung in dem Querschnitt jeder der 5A, 6A und 7A, und 5C, 6C und 7C stellen die Strom-Spannungs-Charakteristik (ID/VD-Charakteristik) dar. In den 5A, 5B, 6A, 6B, 7A, 7B ist der Endabschnitt des MOSFET's eines vertikalen Typs an den rechten Seiten dieser Figuren im Gegensatz zu 2A befindlich. Die in 5A, 6A, 7A dargestellten Simulationsmodelle besitzen dieselbe pn-Spalte, sie unterscheiden sich jedoch voneinander lediglich in der Spitzenposition jeder Grabengateelektrode 41. Jede Größe der pn-Spalte wird wie in 5A dargestellt festgelegt. Die Verunreinigungskonzentration des Gebiets eines p-leitenden Typs 21 wird auf 1,0 × 1016/cm3 festgelegt, die Verunreinigungskonzentration des Gebiets eines n-leitenden Typs 22 wird auf 3,0 × 1016/cm3 festgelegt, die Verunreinigungskonzentration der Schicht eines n+-leitenden Typs 11 wird auf 1,0 × 1019/cm3 festgelegt, und die Verunreinigungskonzentration der Schicht eines p-leitenden Typs 31 wird auf 3,0 × 1015/cm3 festgelegt.
  • 5A bis 5C entsprechen einem Fall, bei welchem die Spitze von jedem der Grabengateelektroden 41 innerhalb jeder der Gebiete eines p-leitenden Typs 21 befindlich ist, und es wurde eine dielektrische Durchbruchstehspannung bzw. -spannungsfestigkeit von 229 V erzielt. 6A bis 6C entsprechen einem Fall, bei welchem die Spitze von jeder Grabengateelektrode 41 an der Schnittstelle zwischen dem Gebiet eines p-leitenden Typs 21 und dem Gebiet einen n-leitenden Typs 22 befindlich ist, und es wurde eine dielektrische Durchbruchspannungsfestigkeit von 222 V erzielt. 7A bis 7C entsprechen einem Fall, bei welchem die Spitze jeder Grabengateelektrode 41 innerhalb jedes Gebiets eines n-leitenden Typs 22 befindlich ist, und es wurde eine dielektrische Durchbruchspannungsfestigkeit von 235 V erzielt. Aus den in 5A bis 7C dargestellten Simulationsergebnissen ist es ersichtlich, dass bei dem MOSFET eines vertikalen Typs mit derselben Struktur wie in 2A die Verarmung der pn-Spalte unabhängig von dem Aufenthaltsort jedes Grabengates 41 nicht beeinflusst wird, da keine Ausrichtung durchgeführt wird, und es kann eine im Wesentlichen gleiche Stehspannung bzw. Spannungsfestigkeit erzielt werden.
  • Wie oben beschrieben kann sogar ein MOSFET eines vertikalen Typs mit der in 2A dargestellten Struktur, welcher unter geringen Kosten hergestellt wird, da keine Ausrichtung durchgeführt wird, mit einer hohen Stehspannung bzw. Spannungsfestigkeit und einem niedrigen Einschaltwiderstand versehen sein.
  • Der in 2A dargestellte MOSFET eines vertikalen Typs 101 ist ein MOSFET eines vertikalen Typs, bei welchem eine pn-Spalte auf der Schicht eines n+-leitenden Typs 11 gebildet ist, welche als Drain dient, er kann jedoch ein MOSFET eines vertikalen Typs sein, bei welchem die pn-Spalte auf zwei Schichten der Schicht eines n+-leitenden Typs 11/der Schicht eines n–-leitenden Typs 11r wie ein MOSFET eines vertikalen Typs 101r von 2B gebildet ist.
  • 8 zeigt eine perspektivische Ansicht, welche ein anderes Beispiel des MOSFET's eines vertikalen Typs darstellt. Bei dem vertikalen MOSFET 102 von 8 ist ein äquipotentialer Ring (EQR) eines n-leitenden Typs, welcher die pn-Spalte umgibt, zusätzlich in dem MOSFET eines vertikalen Typs 101 von 2A gebildet. Bei dem MOSFET eines vertikalen Typs 102 von 8 ist die Ringbreite b des Äquipotentialrings 34 größer als die sich wiederholende Breite a der pn-Spalte festgelegt.
  • Der Äquipotentialring 34 wird durch Maskieren eines vorbestimmten Bereichs der Schicht eines p-leitenden Typs 31 und durch Ionenimplantierung von n-Typ-Verunreinigungen nach dem Schritt von 3C gebildet. Da die Breite b des Äquipotentialrings 34 wie oben beschrieben größer als die sich wiederholende Breite a der pn-Spalte festgelegt wird, kann der Äquipotentialring 34, welcher wirksam ist, die Zuverlässigkeit zu verbessern, ohne eine genaue Ausrichtung gebildet werden. Dementsprechend kann der vertikalen MOSFET 102 von 8 ebenfalls als MOSFET eines vertikalen Typs mit einer hohen Stehspannung bzw. Spannungsfestigkeit und einem niedrigen Einschaltwiderstand konstruiert werden, welcher mit niedrigen Kosten ohne Ausrichtung hergestellt werden kann.
  • 9A zeigt eine perspektivische Ansicht, welche einen IGBT darstellt. Der IGBT 103 von 9A entspricht in seiner Struktur dem MOSFET 101 eines vertikalen Typs von 2A mit der Ausnahme, dass eine Schicht eines p+-leitenden Typs an der Rückseitenoberfläche des Halbleitersubstrats vorgesehen ist. Der IGBT 103 von 9A kann unter Verwendung eines Halbleitersubstrats (Wafer) 1 hergestellt werden, welches eine Schicht eines p+-leitenden Typs 12, eine Schicht 11 eines n+-leitenden Typs 11 und eine darin zur Startzeit des Herstellungsprozesses gebildete Schicht eine n-leitenden Typs 20 und danach unter Durchführung derselben Verarbeitung wie der Herstellungsprozess für den in 3A bis 4C dargestellten MOSFET eines vertikalen Typs 101 hergestellt werden. Dementsprechend kann der IGBT 103 von 9A als IGBT mit einer hohen Stehspannung bzw. Spannungsfestigkeit und einem niedrigen Einschaltwiderstand konstruiert werden, welcher mit niedrigen Kosten ohne Ausrichtung hergestellt werden kann.
  • Der IGBT 103 von 9A ist ein IGBT, in welchem die pn-Spalte auf zwei Schichten einer Schicht eines p+-leitenden Typs 12/einer Schicht eines n+-leitenden Typs 11 gebildet wird, er kann jedoch ein IGBT sein, in welchem die pn-Spalte auf 3 Schichten einer Schicht eines p+-leitenden Typs 12/einer Schicht eines n+-leitenden Typs 11/einer Schicht eines n–-leitenden Typs 11r gebildet wird.
  • Zweite Ausführungsform
  • Bei der ersten Ausführungsform werden der vertikale MOSFET und der IGBT als die aus dem Halbleitersubstrat von 1 gebildete Halbleiteranordnung beschrieben. Bei dieser Ausführungsform wird ein MOSFET eines vertikalen Typs mit einer planaren Gatestruktur aus dem Halbleitersubstrat von 1 gebildet.
  • 10 zeigt eine perspektivische Ansicht, welche einen vertikalen MOSFET 104 mit einer planaren Gatestruktur der zweiten Ausführungsform darstellt. Bei dem vertikalen MOSFET 104 von 10 ist eine Schicht eines n-leitenden Typs 35, welche als Hauptschicht dient, auf einer pn-Spalte gebildet, und ein Gebiet eines p-leitenden Typs 32, welches als Kanal dient, und ein Gebiet eines n-leitenden Typs 33, welches als Source dient, sind in der Schicht eines n-leitenden Typs 35 gebildet. Des weiteren sind ein Gateoxidfilm 43 und eine planare Gateelektrode 44 auf der Schicht eines n-leitenden Typs 35 gebildet, welche als Hauptschicht dient.
  • In dem vertikalen MOSFET 104 von 10 sind das Gebiet eines p-leitenden Typs 32, welches als Kanal dient, das Gebiet eines n-leitenden Typs 33, welches als das Source dient, und die Gateelektrode 44 in einer Streifenform gebildet, jedoch können die Formen davon willkürlich gewählt sein. Irgendeine Form kann insoweit angenommen werden, wie Elektronen, welche aus dem Gebiet eines n-leitenden Typs 33 fließen, welches als das Source dient, durch den in dem Gebiet eines p-leitenden Typs 32 gebildeten Kanal unter der Gateelektrode 44 hindurchtreten und danach in die Schicht eines n-leitenden Typs 35 der Hauptschicht, welche als der Driftbereich dient, und die Gebiete 22 eines n-leitenden Typs der pn-Spalte fließen. Wie oben bezüglich des MOSFET's eines vertikalen Typs 104 mit der planaren Gatestruktur von 10 beschrieben kann die Ausrichtung des Gebiets eines p-leitenden Typs 32, des Gebiets eines n-leitenden Typs 33 und der Gateelektrode 44 mit der pn-Spalte weggelassen werden. Des weiteren ist diese Ausführungsform gleich der ersten Ausführungsform dahingehend, dass die pn-Spalte als eine SJ-Struktur dient, und die pn-Spalte ist unter einem ausgeschalteten Zustand perfekt verarmt, wodurch die Spannung bzw. Spannungsfestigkeit erhöht wird. Dementsprechend kann der vertikale MOSFET 104 von 10 als vertikaler MOSFET mit einer hohen Stehspannung bzw. Spannungsfestigkeit und einem niedrigen Einschaltwiderstand konstruiert werden, welcher mit niedrigen Kosten ohne Ausrichtung hergestellt wird.
  • Dritte Ausführungsform
  • Bei den ersten und zweiten Ausführungsformen werden der MOSFET des vertikalen Typs und der IGBT als auf dem Halbleitersubstrat von 1 gebildete Halbleiteranordnung beschrieben. Bei dieser Ausführungsform wird eine aus dem Halbleitersubstrat von 1 gebildete Diode beschrieben.
  • 11 zeigt eine perspektivische Ansicht, welche eine Diode 105 dieser Ausführungsform darstellt. In der Diode 105 von 11 sind Gebiete eine p+-leitenden Typs 36, welche mit einer Anodenelektrode verbunden sind, in der Schicht eines p-leitenden Typs 31 auf der pn-Spalte gebildet. In der Diode 105 von 11 entsprechen durch fett gedruckte Linien angezeigte Abschnitte in 11 pn-Übergängen.
  • In der in 11 dargestellten Diode 105 entspricht die pn-Spalte der SJ-Struktur, und es ist die pn-Spalte perfekt verarmt, wenn eine Umkehrspannung angelegt wird, so dass eine Diode mit einer hohen Stehspannung bzw. Spannungsfestigkeit erzielt werden kann. Wenn des weiteren Dioden der Diode 105 von 11 gebildet werden, wird die Diode 105 um eine vorbestimmte Größe ohne Durchführung einer Ausrichtung abgetrennt, und es können Dioden, welche eine gewünschte Charakteristik aufweisen, hergestellt werden. Dementsprechend kann die Diode 105 von 11 als Diode mit einer hohen Stehspannung bzw. Spannungsfestigkeit konstruiert werden, welche mit niedrigen Kosten ohne Ausrichtung hergestellt wird.
  • Weitere Ausführungsformen
  • Jeder der in 2A und 2B, 8 und 10 dargestellten MOSFET's eines vertikalen Typs 101, 101r, 102, 104 ist ein n-Kanal-MOSFET eines vertikalen Typs. Jedoch ist die vorliegende Erfindung nicht auf diesen Modus beschränkt und kann sich auf einen vertikalen MOSFET eines p-Typs beziehen. In diesem Fall sind alle Leitungstypen des vertikalen MOSFET's von 2A und 2B, 8 und 10 umgekehrt.
  • Des weiteren besitzt bei dieser Ausführungsform der MOSFET eines vertikalen Typs die Grabengatestruktur und ist vom vertikalen Typs, jedoch kann die vorliegende Erfindung auf einen MOSFET eines vertikalen Typs mit einer konkave Gatestruktur angewandt werden.
  • Wie oben beschrieben wird bei der vorliegenden Erfindung die Halbleiteranordnung derart konstruiert, dass die Richtung des sich wiederholenden Musters der pn-Spalte und die sich erstreckende Richtung jedes Grabengates kreuzen, so dass eine Halbleiteranordnung mit einer freien Ausrichtung leicht erzielt werden kann. D. h. es kann verhindert werden, dass sich eine Streuung bzw. Dispersion auf einer bestimmten Zelle konzentriert; mit anderen Worten, es kann eine Streuung über jedem Chip und über dem Wafer gleichförmig dekonzentriert werden.
  • Daher betrifft die vorliegende Offenbarung ein Verfahren zur Bildung einer Mehrzahl von Halbleiteranordnungen 100 mit derselben Struktur auf einem Halbleitersubstrat 1 und zum Trennen der in der Mehrzahl vorkommenden Halbleiteranordnungen 100 in eine Mehrzahl von Chips von Halbleiteranordnungen 101, 102, 103, 104, 105. Bei diesen Verfahren wird zuerst eine pn-Spalte in dem Halbleitersubstrat 1 gebildet. Die pn-Spalte besitzt eine Streifenform innerhalb des Halbleitersubstrats 1 und ein sich wiederholendes Muster eines p-leitenden Typs 21 und eines n-leitenden Typs 22 auf einer Substratoberfläche über einem Bereich, wo die in der Mehrzahl vorgesehenen Halbleiteranordnungen 100 mit derselben Struktur zu bilden sind. Als nächstes werden verbleibende Bestandteilselemente 32, 33, 36 der in der Mehrzahl vorgesehenen Halbleiteranordnungen 100 mit derselben Struktur in Bereichen gebildet, wo die sich wiederholenden Muster befindlich sind. Die pn-Spalte dient als Bestandteilselement von jedem der in der Mehrzahl vorgesehenen Halbleiteranordnungen 100. Die in der Mehrzahl vorgesehenen Halbleiteranordnungen 100 werden danach in die Mehrzahl von Chips von Halbleiteranordnungen 101, 102, 103, 104, 105 von dem Bereich abgetrennt, wo die in der Mehrzahl vorgesehenen Halbleiteranordnungen 100 mit derselben Struktur gebildet sind.
  • Das sich wiederholende Muster kann ein streifenförmiges Muster oder ein symmetrisches Punktmuster sein.
  • Die vorliegende Offenbarung betrifft einen Chip einer Halbleiteranordnung 101, 102, 103, 104, 105, welcher durch Bilden einer Mehrzahl von Halbleiteranordnungen 100 mit derselben Struktur in einem Halbleitersubstrat 1 und durch Trennen der in der Mehrzahl vorkommenden Halbleiteranordnungen 100 in einzelne Chips von Anordnungen wie oben erörtert erzielt werden. Der Chip einer Halbleiteranordnung 100, 101, 102, 103, 104, 105 enthält eine pn-Spalte, welche eine Streifenform in einem Abschnitt des Halbleitersubstrats 1 und ein sich wiederholendes Muster eines p-leitenden Typs 21 und eines n-leitenden Typs 22 auf einer Substratoberfläche aufweist. Die pn-Spalte dient als Teil eines Bestandteilselements des Chips einer Halbleiteranordnung 101, 102, 103, 104, 105. Der Chip enthält ebenfalls ein verbleibendes Teil des Bestandteilselements, welches in einem Bereich gebildet wird, wo das sich wiederholende Muster der pn-Spalte befindlich ist. Die Chips von einzelnen Anordnungen werden von dem Bereich aus zertrennt, wo die in der Mehrzahl vorkommenden Halbleiteranordnungen 100 mit derselben Struktur gebildet sind.
  • Der Chip einer Halbleiteranordnung kann ein MOSFET eines vertikalen Typs 101, 102, 104 mit einer pn-Spalte als Super-Junction-Struktur oder als IGBT 103 mit einer pn-Spalte als Super-Junction-Struktur sein, in welcher die Gatestruktur des Chips einer Halbleiteranordnung eine Grabengatestruktur 32 ist. Ebenfalls kann die Grabengatestruktur derart gebildet sein, dass sie in die pn-Spalte vorspringt, und die Grabengates und das sich wiederholende Muster können in einer Streifenform konstruiert sein, wobei ein Streifen des Grabengatefelds und ein Streifen des sich wiederholenden Musters derart angeordnet sind, dass sie sich kreuzen. Ebenfalls kann die Grabengatestruktur Grabenwandoberflächen aufweisen, welche sich derart erstrecken, dass sie die pn-Spalte kreuzen.
  • Ebenfalls kann die Gatestruktur des Chips einer Halbleiteranordnung eine planare Gatestruktur oder eine konkave Gatestruktur sein.
  • Der Chip einer Halbleiteranordnung ist eine Diode 105, in welcher die pn-Spalte als Abschnitt eines pn-Übergang dient.
  • Ebenfalls kann der Chip einer Halbleiteranordnung 102 einen Äquipotentialring 34 enthalten, welcher den Chip einer Halbleiteranordnung 102 auf der pn-Spalte umgibt. In einem derartigen Fall wird eine Ringbreite des Äquipotentialrings 34 größer als eine sich wiederholende Breite des sich wiederholenden Musters festgelegt.
  • Vorstehend wurde ein Verfahren zur Herstellung einer Halbleiteranordnung offenbart mit den Schritten: Bilden einer pn-Spalte, wobei die pn-Spalte derart konstruiert ist, dass sie eine Streifenform in einem Segment des Substrats und ein sich wiederholendes Muster eines p-leitenden Typs und eines n-leitenden Typs auf der Substratoberfläche über einen Bereich (1pn) besitzt, wo in der Mehrzahl vorgesehene Halbleiteranordnungen (100) mit derselben Struktur in einem Halbleitersubstrat (1) gebildet werden, Bilden von verbleibenden Bestandteilselementen der in der Mehrzahl vorgesehenen Halbleiteranordnungen mit derselben Struktur in Bereichen (1pn), wo die sich wiederholenden Muster befindlich sind, während die pn-Spalte als Teil des Bestandteilselements jeder Halbleiteranordnung (100) dient, und Zertrennen der einzelnen Halbleiteranordnungen (100) in Chips von dem Bereich (1pn) aus, wo die in der Mehrzahl vorgesehenen Halbleiteranordnungen (100) mit derselben Struktur gebildet sind.

Claims (12)

  1. Chip einer Halbleiteranordnung, welcher durch Bilden einer Mehrzahl von Halbleiteranordnungen (100) mit derselben Struktur in einem Halbleitersubstrat (1) und durch separates Trennen der in der Mehrzahl vorhandenen Halbleiteranordnungen erlangt wird, mit: einer pn-Spalte mit einer Streifenform in einem Segment des Halbleitersubstrats (1) und einem sich wiederholenden Muster eines p-leitenden Typs (21) und eines n-leitenden Typs (22) auf einer Substratoberfläche; einem verbleibenden Bestandteil des Chips einer Halbleiteranordnung, welcher in einem Bereich gebildet ist, wo das sich wiederholende Muster der pn-Spalte befindlich ist; und einem Äquipotentialring (34), welcher den Chip einer Halbleiteranordnung auf der pn-Spalte umgibt, wobei die Ringbreite (b) des Äquipotentialrings (34) auf einen größeren Wert als die Breite (a) des sich wiederholenden Musters festgelegt ist.
  2. Chip einer Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass das sich wiederholende Muster ein streifenförmiges Muster ist.
  3. Chip einer Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass das sich wiederholende Muster ein symmetrisches Punktmuster ist.
  4. Chip einer Halbleiteranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Chip einer Halbleiteranordnung ein MOSFET (101, 102, 104) eines vertikalen Typs mit einer pn-Spalte als Super-Junktion-Struktur ist.
  5. Chip einer Halbleiteranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Chip einer Halbleiteranordnung ein IGBT (103) mit einer pn-Spalte als Super-Junktion-Struktur ist.
  6. Chip einer Halbleiteranordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass die Gatestruktur des Chips einer Halbleiteranordnung eine Grabengatestruktur (42) ist.
  7. Chip einer Halbleiteranordnung nach Anspruch 6, dadurch gekennzeichnet, dass die Grabengates der Grabengatestruktur (42) derart gebildet sind, dass sie in die pn-Spalte hineinragen.
  8. Chip einer Halbleiteranordnung nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die Grabengates und das sich wiederholende Muster in einer Streifenform konstruiert sind, wobei ein Streifen des Grabengatefelds und ein Streifen des sich wiederholenden Musters derart angeordnet sind, dass sie einander kreuzen.
  9. Chip einer Halbleiteranordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass die Gatestruktur des Chips einer Halbleiteranordnung (104) eine planare Gatestruktur ist.
  10. Chip einer Halbleiteranordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass die Gatestruktur des Chips einer Halbleiteranordnung eine konkave Gatestruktur ist.
  11. Chip einer Halbleiteranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Chip einer Halbleiteranordnung eine Diode (105) ist, in welcher die pn-Spalte als Abschnitt eines pn-Übergangs dient.
  12. Chip einer Halbleiteranordnung nach Anspruch 6, dadurch gekennzeichnet, dass die Grabengatestruktur Grabenwandoberflächen aufweist, welche sich derart erstrecken, dass sie die pn-Spalte kreuzen.
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