DE10112463A1 - SJ-Halbleiterbauelement und Verfahren zu dessen Herstellung - Google Patents
SJ-Halbleiterbauelement und Verfahren zu dessen HerstellungInfo
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Abstract
Das erfindungsgemäße SJ-Halbleiterbauelement enthält einen Halbleiter-Chip mit einer ersten Hauptfläche und einer von der ersten Hauptfläche abgewandten zweiten Hauptfläche; eine Schicht (1) geringen elektrischen Widerstands auf der Seite der zweiten Hauptfläche; eine erste Schicht mit alternierenden Leitfähigkeitstypen auf der Schicht (1) geringen elektrischen Widerstands; und eine zweite Schicht mit alternierenden Leitfähigkeitstypen auf der ersten Schicht mit alternierenden Leitfähigkeitstypen, wobei die erste Schicht mit alternierenden Leitfähigkeitstypen Zonen (8a) eines ersten Leitfähigkeitstyps und Zonen (8b) eines zweiten Leitfähigkeitstyps enthält, die alternierend angeordnet sind; wobei die zweite Schicht mit alternierenden Leitfähigkeitstypen Zonen (18a) des ersten Leitfähigkeitstyps und Zonen (18b) des zweiten Leifähigkeitstyps aufweist, die alternierend angeordnet sind; und wobei der Abstand zwischen den pn-Übergängen in der zweiten Schicht mit alternierenden Leitfähigkeitstypen größer als der Abstand zwischen den pn-Übergängen in der ersten Schicht mit alternierenden Leitfähigkeitstypen ist. Bei diesem SJ-Halbleiterbauelement wird die Massenproduktion erleichtert, das Kompromißverhältnis zwischen dem Durchlaßwiderstand und der Durchbruchspannung gesenkt, eine hohe Durchbruchspannung erzielt und der Durchlaßwiderstand reduziert, um dessen Stromtransportvermögen zu erhöhen.
Description
Die vorliegende Erfindung betrifft ein Halbleiterbauelement, das zwischen dessen Hauptflächen
eine Schicht geringen elektrischen Widerstands und eine Schicht mit alternierenden Leitfähig
keitstypen aufweist, die aus Zonen eines ersten Leitfähigkeitstyps und Zonen eines zweiten
Leitfähigkeitstyps gebildet ist, die alternierend angeordnet sind. Genauer gesagt betrifft die
vorliegende Erfindung ein Vertikalhalbleiterbauelement, das die Realisierung einer hohen Durch
bruchspannung und eines hohen Stromtransportvermögens erleichtert, wie beispielsweise
MOSFET (Feldeffekttransistor mit isoliertem Gate), IGBT (Leitfähigkeitsmodulation-MOSFET),
Bipolartransistor und Diode. Die vorliegende Erfindung betrifft des weiteren das Verfahren zur
Herstellung der oben beschriebenen Halbleiterbauelemente.
Die Halbleiterbauelemente können grob in Lateralhalbleiterbauelemente, bei denen die Elektroden
auf einer Hauptfläche angeordnet sind, und Vertikalhalbleiterbauelemente unterteilt werden, bei
denen die Elektroden auf die beiden voneinander abgewandten Hauptflächen verteilt sind. Wenn
sich das Vertikalhalbleiterbauelement im Durchlaßzustand befindet, fließt ein Driftstrom in der
Dickenrichtung des Halbleiterchips (Vertikalrichtung). Wenn sich das Vertikalhalbleiterbauelement
im Sperrzustand befindet, dehnen sich die durch Anlegen einer Sperr-Vorspannung hervorgerufe
nen Verarmungsschichten auch in der Vertikalrichtung aus.
Fig. 7 ist eine Querschnittsansicht eines herkömmlichen Planar-n-Kanal-Vertikal-MOSFETs.
Gemäß Fig. 7 umfaßt der Vertikal-MOSFET eine n+-Drain-Schicht 11 geringen elektrischen
Widerstands, eine Drain-Elektrode 18 in elektrischem Kontakt mit der n+-Drain-Schicht 11 an
deren Rückseite, eine n--Driftschicht 12 hohen Widerstands auf der n+-Drain-Schicht 11, p-
leitende Basiszonen 13, die selektiv im Oberflächenabschnitt der n--Driftschicht 12 gebildet sind,
eine stark dotierte n+-Source-Zone 14, die selektiv in der p-leitenden Basiszone 13 gebildet ist,
einen Gate-Isolierfilm 15, der sich auf dem sich zwischen der n+-Source-Zone 14 und der
n--Driftschicht 12 erstreckenden Abschnitt der p-leitenden Basiszone 13 erstreckt, eine Gate-
Elektrodenschicht 16 auf dem Gate-Isolierfilm 15 und eine Source-Elektrode 17, die sich in
elektrischem Kontakt sowohl mit den n+-Source-Zonen 14 als auch der p-leitenden Basiszone 13
befindet.
Bei dem in Fig. 7 gezeigten Vertikalhalbleiterbauelement dient die n--Driftschicht 12 hohen
Widerstands als Zone zur Ermöglichung eines vertikalen Driftstroms, wenn sich der MOSFET im
Durchlaßzustand befindet. Im Sperrzustand des MOSFETs ist die n-Driftschicht 12 verarmt, was
eine hohe Durchbruchspannung bewirkt. Wenn die n--Driftschicht 12 hohen Widerstands dünner
gemacht wird, d. h. der Driftstromweg verkürzt wird, ist dies effektiv für eine wesentliche
Reduzierung des Durchlaßwiderstands (Widerstand zwischen dem Drain und der Source) des
MOSFETs, da der Driftwiderstand im Durchlaßzustand des Bauelements gesenkt wird. Da jedoch
der Zwischenraum zwischen dem Drain und der Source, in den sich die Verarmungsschichten von
den pn-Übergängen zwischen den p-leitenden Basiszonen 13 und der n--Driftschicht 12 im
Sperrzustand des Bauelements hinein erstrecken, durch das Verkürzen des Driftstromwegs in der
n--Driftschicht 12 schmäler gemacht wird, erreicht die elektrische Feldstärke in den Verarmungs
schichten bald den maximalen (kritischen) Wert für Silicium. Daher wird ein Durchbruch hervorge
rufen, bevor die Spannung zwischen dem Drain und der Source die Nenn-Durchbruchspannung
des Bauelements erreicht.
Eine hohe Durchbruchspannung wird erzielt, indem die n--Driftschicht 12 dicker gemacht wird.
Eine dicke n--Driftschicht 12 bewirkt jedoch unweigerlich einen hohen Durchlaßwiderstand und
eine Erhöhung der Verluste. Kurz gesagt besteht ein Kompromißverhältnis zwischen dem
Durchlaßwiderstand (Stromtransportvermögen) und der Durchbruchspannung des MOSFETs.
Das Kompromißverhältnis besteht auch bei den anderen Halbleiterbauelementen wie IGBTs,
Bipolartransistoren und Dioden. Das Kompromißverhältnis besteht auch bei Lateralhalbleiterbau
elementen, bei denen sich die Fließrichtung des Driftstroms im Durchlaßzustand der Bauelemente
von der Ausdehnungsrichtung der Verarmungsschichten im Sperrzustand der Bauelemente
unterscheidet.
Das europäische Patent 0 053 854, das US-Patent 5,216,275, das US-Patent 5,438,215 und die
japanische Offenlegungsschrift H09(1997)-266311 offenbaren Halbleiterbauelemente, bei denen
das oben beschriebene Kompromißverhältnis reduziert wird, indem eine Driftschicht mit alternie
renden Leitfähigkeitstypen eingesetzt wird, die aus stark dotierten n-leitenden Zonen und p-
leitenden Zonen gebildet ist, die alternierend horizontal aneinandergeschichtet sind.
Fig. 8 ist eine Querschnittsansicht des im US-Patent 5,216,275 offenbarten Vertikal-MOSFETs.
Gemäß Fig. 8 unterscheidet sich der Vertikal-MOSFET von Fig. 8 von dem Vertikal-MOSFET von
Fig. 7 insofern, als der Vertikal-MOSFET von Fig. 8 eine Schicht mit alternierenden Leitfähigkeits
typen 22 enthält, die nicht aus einer einzigen Schicht besteht, sondern aus n-leitenden Driftzonen
22a und p-leitenden Trennzonen 22b gebildet ist, die horizontal aneinandergeschichtet sind. In
Fig. 8 sind des weiteren p-leitende Basiszonen 23, n+-Source-Zonen 24, Gate-Elektroden 26, eine
Source-Elektrode 27 und eine Drain-Elektrode 28 gezeigt.
Die Driftschicht 22 wird auf folgende Weise gebildet. Eine n-leitende Schicht hohen Widerstands
wird epitaktisch auf einer n+-Drain-Schicht 21 als Substrat gebildet. Gräben bzw. Trenches
werden selektiv in der n-leitenden Schicht durch Ätzen bis hinab zur n+-Drain-Schicht 21
ausgehoben, wobei die n-leitenden Driftzonen 22a verbleiben. Dann werden p-leitende Trennzo
nen 22b durch epitaktisches Aufwachsen von p-leitenden Schichten in den Gräben bzw.
Trenches gebildet.
Die Schicht mit alternierenden Leitfähigkeitstypen schafft einen Driftstromweg im Durchlaßzu
stand des Bauelements und ist im Sperrzustand des Bauelements verarmt.
Nachstehend wird ein Halbleiterbauelement mit einer Schicht mit alternierenden Leitfähigkeits
typen als "Super-Junction-Halbleiterbauelement" bzw. "SJ-Halbleiterbauelement" bezeichnet. Die
Dimensionen und die Dotierstoffkonzentrationen bei den Bestandteilen des im US-Patent
5,216,275 beschriebenen SJ-Halbleiterbauelementes sind wie folgt.
Unter der Annahme, daß die Durchbruchspannung V8 ist, die Driftschicht 22 eine Dicke von
0,024 VB 1,2 (µm) aufweist und die n-leitende Driftzone 22a sowie die p-leitende Trennzone 22b
die gleiche Breite b und die gleiche Dotierstoffkonzentration aufweisen, werden die Dotierstoff
konzentrationen in der n-leitenden Driftzone 22a und der p-leitenden Trennzone 22b ausgedrückt
durch 7,2 × 1016 VB -0,2/b (cm-3). Wenn VB = 800 V und b = 5 µm, weist die Driftschicht 22 eine
Dicke von 73 µm und eine Dotierstoffkonzentration von 1,9 × 1016 cm 3 auf. Offenbar reduziert
die Schicht mit alternierenden Leitfähigkeitstypen den Durchlaßwiderstand, da die Dotierstoffkon
zentration in einer aus nur einer Schicht bestehenden Driftschicht etwa 2 × 1014 cm-3 beträgt. Es
ist jedoch mit den gegenwärtig verfügbaren Epitaxialwachstumstechniken sehr schwierig,
Halbleiterschichten mit einer guten Qualität in solch schmalen und tiefen Gräben bzw. Trenches,
d. h. Trenches mit einem großen Seitenverhältnis, zu vergraben.
Wie oben beschrieben, stellt das Kompromißverhältnis zwischen dem Durchlaßwiderstand und
der Durchbruchspannung auch bei Lateralhalbleiterbauelementen ein Problem dar. Das europäi
sche Patent 0 053 854, das US-Patent 5,438,215 und die japanische Offenlegungsschrift
H09(1997)-266311 offenbaren auch Lateral-SJ-Halbleiterbauelemente und deren Herstellungsver
fahren. Bei den offenbarten Verfahren wird ein selektives Ätzen zum Ausheben von Trenches und
Epitaxialwachstum zum Vergraben der Trenches eingesetzt. Es ist nicht so schwierig, mit der
selektiven Ätztechnik und der Epitaxialaufwachstechnik die Driftschicht mit alternierenden
Leitfähigkeitstypen für das Lateral-SJ-Halbleiterbauelement zu bilden, da die Lateraldriftschicht
mit alternierenden Leitfähigkeitstypen durch vertikales Aneinanderschichten dünner Epitaxial
schichten gebildet wird.
Die herkömmlichen selektiven Ätz- und Epitaxialaufwachstechniken sind jedoch nicht so effektiv
darin, die im US-Patent 5,216,275 beschriebene Vertikaldriftschicht mit alternierenden Leitfähig
keitstypen zu bilden. Die japanische Offenlegungsschrift H09(1997)-266311 beschreibt eine
Nuklearumwandlungstechnik, bei der ein Neutronenstrahl oder ähnliches zur Bildung von n-
leitenden Zonen und p-leitenden Zonen in der Driftschicht mit alternierenden Leitfähigkeitstypen
verwendet wird. Es ist jedoch nicht sehr einfach, die Nuklearumwandlungstechnik einzusetzen,
da hierzu große Anlagen verwendet werden müssen.
Um die Chip-Größe des herkömmlichen SJ-Halbleiterbauelements zu reduzieren, ist es erforder
lich, die Dimensionen der Schichten und Zonen zu reduzieren, aus denen die Oberflächenhalb
leiterstruktur des Bauelements aufgebaut ist. Die reduzierten Dimensionen senken unweigerlich
die Massenherstellbarkeit des Bauelements. Eine Änderung der Oberflächenstruktur verursacht
zusätzliche Herstellungskosten.
Der Erfindung liegt die Aufgabe zugrunde, ein SJ-Halbleiterbauelement zu schaffen, bei dem
leichter das Kompromißverhältnis zwischen dem Durchlaßwiderstand und der Durchbruchspan
nung gesenkt wird, eine hohe Durchbruchspannung erzielt und der Durchlaßwiderstand reduziert
wird, um das Stromtransportvermögen zu erhöhen. Der Erfindung liegt des weiteren die Aufgabe
zugrunde, ein einfaches Verfahren zur Herstellung dieses SJ-Halbleiterbauelements mit hervorra
gender Massenproduktivität zu schaffen.
Diese Aufgaben werden mit einem Halbleiterbauelement gemäß Anspruch 1 bzw. einem Verfah
ren zu dessen Herstellung gemäß Anspruch 8 gelöst. Vorteilhafte Weiterbildungen der Erfindung
sind Gegenstand der abhängigen Ansprüche.
Das erfindungsgemäße SJ-Halbleiterbauelement, bei dem der Abstand zwischen den zweiten pn-
Übergängen in der zweiten Schicht mit alternierenden Leitfähigkeitstypen größer als der Abstand
zwischen den ersten pn-Übergängen in der ersten Schicht mit alternierenden Leitfähigkeitstypen
ist, erleichtert die Reduzierung des Durchlaßwiderstands ohne Verdichtung der Oberflächenstruk
tur des Halbleiterchips und somit ohne Erhöhung der Herstellungskosten. Selbst wenn sich die
Grenzfläche zwischen der ersten Schicht mit alternierenden Leitfähigkeitstypen und der zweiten
Schicht mit alternierenden Leitfähigkeitstypen, wobei sich diese erste und zweite Schicht in
Flächenkontakt bzw. in ebenem Kontakt zueinander befinden, senkrecht zur ersten Hauptfläche
erstreckt, wird der Durchlaßwiderstand ohne Verdichtung der Oberflächenstruktur des Halbleiter
chips reduziert. Da das erfindungsgemäße SJ-Halbleiterbauelement den Durchlaßwiderstand auf
einfache Weise durch Verkleinern des Abstands zwischen den pn-Übergängen in der Schicht mit
alternierenden Leitfähigkeitstypen innerhalb des Halbleiterchips reduziert, werden die Kosten der
Massenherstellung des SJ-Halbleiterbauelements reduziert.
Das erfindungsgemäße Verfahren zur Herstellung des SJ-Halbleiterbauelements erleichtert die
Änderung des Abstands zwischen den pn-Übergängen in der zweiten Schicht mit alternierenden
Leitfähigkeitstypen auf der Seite der ersten Hauptfläche im Vergleich zum Abstand zwischen den
pn-Übergängen in der ersten Schicht mit alternierenden Leitfähigkeitstypen auf der Seite der
zweiten Hauptfläche. In anderen Worten ermöglicht das erfindungsgemäße Verfahren zur
Herstellung des SJ-Halbleiterbauelements die Reduzierung des Durchlaßwiderstands durch
einfache Verkleinerung des Abstands zwischen den pn-Übergängen in der Schicht mit alternie
renden Leitfähigkeitstypen innerhalb des Halbleiterchips. Daher können mit dem erfindungsge
mäßen Verfahren zur Herstellung des SJ-Halbleiterbauelements die Kosten der Massenherstellung
von SJ-Halbleiterbauelementen effektiv reduziert werden.
Vorzugsweise werden die Schritte (a) bis (c) dreimal oder öfter wiederholt.
Weitere Vorteile, Merkmale und Besonderheiten der Erfindung ergeben sich aus der nachfolgen
den Beschreibung bevorzugter, jedoch nicht beschränkender Ausführungsformen der Erfindung.
Fig. 1(a) bis 1(i) sind Querschnittsansichten zur Erläuterung der Schritte der Herstellung eines
SJ-Halbleiterbauelements gemäß der ersten Ausführungsform der Erfindung.
Fig. 2(a) bis 2(f) sind Draufsichten zur Erläuterung der Schritte zur Herstellung eines SJ-
Halbleiterbauelements gemäß der zweiten Ausführungsform der Erfindung.
Fig. 2(g) ist eine perspektivische Ansicht des SJ-Halbleiterbauelements gemäß der zweiten
Ausführungsform der Erfindung.
Fig. 3(a) bis 3(f) sind Draufsichten zur Erläuterung der Schritte zur Herstellung eines SJ-
Halbleiterbauelements gemäß der dritten Ausführungsform der Erfindung.
Fig. 3(g) ist ein Vertikalquerschnitt längs A-A' von Fig. 3(f).
Fig. 4(a) bis 4(f) sind Draufsichten zur Erläuterung der Schritte zur Herstellung eines SJ-
Halbleiterbauelements gemäß der vierten Ausführungsform der Erfindung.
Fig. 4(g) ist ein Vertikalquerschnitt längs B-B' von Fig. 4(f).
Fig. 5(a) bis 5(f) sind Querschnittsansichten zur Erläuterung der Schritte zur Herstellung eines
SJ-Halbleiterbauelements gemäß der fünften Ausführungsform der Erfindung.
Fig. 6 ist eine Querschnittsansicht des SJ-Halbleiterbauelements gemäß der fünften Ausfüh
rungsform der Erfindung.
Fig. 7 ist eine Querschnittsansicht eines herkömmlichen Planar-n-Kanal-Vertikal-MOSFETs.
Fig. 8 ist eine Querschnittsansicht des im US-Patent 5,216,275 offenbarten Vertikal-
MOSFETs.
Das erfindungsgemäße Halbleiterbauelement ist ein SJ-Halbleiterbauelement, das einen Halblei
terchip mit einer ersten Hauptfläche und einer zweiten Hauptfläche enthält. Der Halbleiterchip
enthält eine Schicht geringen elektrischen Widerstands auf der Seite der zweiten Hauptfläche und
zwei oder mehr Schichten mit alternierenden Leitfähigkeitstypen zwischen der Schicht geringen
elektrischen Widerstands und der ersten Hauptfläche. Jede Schicht mit alternierenden Leitfähig
keitstypen enthält eine oder mehrere Zonen eines ersten Leitfähigkeitstyps und Zonen eines
zweiten Leitfähigkeitstyps, die durch die eine oder mehrere Zonen des ersten Leitfähigkeitstyps
voneinander beabstandet bzw. getrennt sind. Die Schichten mit alternierenden Leitfähigkeitstypen
bilden im Durchlaßzustand des Bauelements einen Driftstromweg und sind im Sperrzustand des
Bauelements verarmt.
Die Fig. 1(a) bis 1(i) sind Querschnittsansichten zur Erläuterung der Schritte zur Herstellung eines
SJ-Halbleiterbauelements gemäß einer ersten Ausführung der Erfindung unter Einsatz der
Ionenimplantationstechnik.
Das SJ-Halbleiterbauelement gemäß der ersten Ausführungsform enthält eine erste Schicht mit
alternierenden Leitfähigkeitstypen auf einer Schicht geringen elektrischen Widerstands und eine
auf der ersten Schicht mit alternierenden Leitfähigkeitstypen angeordnete zweite Schicht mit
alternierenden Leitfähigkeitstypen. Der Abstand zwischen den pn-Übergängen in der zweiten
Schicht mit alternierenden Leitfähigkeitstypen ist größer als der Abstand zwischen den pn-
Übergängen in der ersten Schicht mit alternierenden Leitfähigkeitstypen. Die Zonen des ersten
Leitfähigkeitstyps und die Zonen des zweiten Leitfähigkeitstyps in der zweiten Schicht mit
alternierenden Leitfähigkeitstypen erstrecken sich parallel zu den Zonen des ersten Leitfähigkeits
typs und den Zonen des zweiten Leitfähigkeitstyps in der ersten Schicht mit alternierenden
Leitfähigkeitstypen.
Gemäß Fig. 1(a) wird eine n-Schicht 2A hohen Widerstands epitaktisch auf einem n-leitenden
Substrat geringen elektrischen Widerstands niedergeschlagen. Die n--Schicht 2A weist eine Dicke
von 4 µm auf.
Gemäß Fig. 1(b) wird eine Fotolackmaske 5A durch Fotolithografie auf der n--Schicht 2A gebildet.
Borionen 6 werden als p-leitende Dotierstoffionen in erste Oberflächenabschnitte der n--Schicht
2A mit einer Dosismenge von 2 × 1013 cm-2 Boratome 7 implantiert. Die Fotolackmaske 5A
enthält erste Fenster, durch die Borionen 6 implantiert werden. Die ersten Fenster weisen eine
Breite von 2 µm auf und sind mit einem Abstand von 6 µm voneinander angeordnet.
Gemäß Fig. 1(c) wird die Fotolackmaske 5A entfernt. Dann wird eine Fotolackmaske 5B mit
zweiten Fenstern durch Fotografie so auf der n--Schicht 2A gebildet, daß sich die zweiten Fenster
an den Stellen in der Mitte zwischen den ersten Fenstern der Fotolackmaske 5A befinden. Die
zweiten Fenster der Fotolackmaske 5B weisen eine Breite von 2 µm auf und sind in einem
Abstand von 6 µm voneinander angeordnet. Phosphorionen 3 werden als n-leitende Dotierstoff
ionen durch die zweiten Fenster in zweite Oberflächenabschnitte der n--Schicht 2A mit einer
Dosismenge von 2 × 1013 cm-2 Phosphoratome 4 implantiert.
Gemäß Fig. 1(d) werden die oben unter Bezug auf die Fig. 1(a) bis 1(c) beschriebenen Schritte
ein- oder mehrmals, so oft wie nötig, wiederholt.
Gemäß Fig. 1(e) wird die Fotolackmaske 5B entfernt. Eine n--Schicht 2B hohen Widerstands mit 6
µm Dicke wird epitaktisch auf der obersten n--Schicht 2A niedergeschlagen. Dann wird eine
Fotolackmaske 5C mit dritten Fenstern durch Fotolithografie auf der n--Schicht 2B gebildet.
Borionen 6 werden durch die dritten Fenster in erste Oberflächenabschnitte der n--Schicht 2B mit
einer Dosismenge von 1 × 1013 cm-2 Boratome 7 implantiert. Die dritten Fenster in der Fotolack
maske 5C sind breiter als die ersten Fenster in Fig. 1(b) oder die zweiten Fenster in Fig. 1(c), und
sie sind in einem größeren Abstand voneinander angeordnet als die ersten Fenster oder die
zweiten Fenster. Genauer gesagt weisen die dritten Fenster in der Fotolackmaske 5C eine Breite
von 4 µm auf und sind in einem Abstand von 12 µm voneinander angeordnet. Die dritten Fenster
in der Fotolackmaske 5C sind oberhalb jeder zweiten Stelle positioniert, an der sich die ersten
Fenster in der Fotolackmaske 5A befinden.
Gemäß Fig. 1(f) wird die Fotolackmaske 5C entfernt. Dann wird eine Fotolackmaske 5D mit
vierten Fenstern durch Fotolithografie so auf der n--Schicht 2B gebildet, daß sich die vierten
Fenster an den Stellen in der Mitte zwischen den dritten Fenstern der Fotolackmaske 5C
befinden. Die vierten Fenster in der Fotolackmaske 5D weisen eine Breite von 4 µm auf und sind
in einem Abstand von 12 µm voneinander angeordnet. Phosphorionen 3 werden durch die vierten
Fenster in zweite Oberflächenabschnitte der n--Schicht 2B mit einer Dosismenge von 1 × 1013 cm-2
Phosphoratome 4 implantiert. Die Fotolackmaske 5D ist so gemustert, daß das Muster der
Fotolackmaske 5D gleich dem Muster der Fotolackmaske 5C ist, jedoch gegenüber letzterer einen
Versatz aufweist. Die vierten Fenster in der Fotolackmaske 5D sind oberhalb der Stellen in der
Mitte der Zwischenräume zwischen den dritten Fenstern der Fotolackmaske 5C positioniert.
Gemäß Fig. 11(g) wird die Fotolackmaske 5D entfernt. Eine n--Schicht 2C hohen Widerstands mit
8 µm Dicke wird epitaktisch auf der n-Schicht 2B niedergeschlagen.
Gemäß Fig. 1(h) werden eine erste Schicht mit alternierenden Leitfähigkeitstypen sowie eine auf
der ersten Schicht mit alternierenden Leitfähigkeitstypen angeordnete zweite Schicht mit
alternierenden Leitfähigkeitstypen durch thermische Behandlung der die bis zu diesem Zeitpunkt
gebildeten n--Schichten 2A, 2B und 2C (Fig. 1(g)) umfassenden Schichtanordnung bei 1150°C
für 20 Stunden gebildet, um alle implantierten Dotierstoffatome einzutreiben. Die erste Schicht
mit alternierenden Leitfähigkeitstypen ist aus n-leitenden Driftzonen 8a und p-leitenden Trennzo
nen 8b gebildet, die alternierend angeordnet sind. Die zweite Schicht mit alternierenden Leitfä
higkeitstypen ist aus n-leitenden Driftzonen 18a und p-leitenden Trennzonen 18b gebildet, die
alternierend angeordnet sind.
Gemäß Fig. 1(i) werden n-leitende Drain-Zonen 29 auf den n-leitenden Driftzonen 18a und den p-
leitenden Trennzonen 18b gebildet. Dann wird eine Oberflächen-MOSFET-Struktur durch die
herkömmlichen Schritte der Bildung der MOSFET-Struktur gebildet.
Genauer gesagt werden n-leitende Drain-Zonen 29 im Oberflächenabschnitt des Halbleiterchips
durch selektives Implantieren von Dotierstoffionen und durch thermisches Eintreiben der
implantierten Dotierstoffionen gebildet. Gate-Isolierfilme 25 werden durch thermische Oxidation
gebildet. Ein polykristalliner Siliciumfilm wird mittels eines Vakuum-CVD-Verfahrens niederge
schlagen, und Gate-Elektrodenschichten 26 werden durch Mustern des niedergeschlagenen
polykristallinen Siliciumfilms durch Fotolithografie gebildet. Dann werden p-leitende Basiszonen
23, n+-Source-Zonen 24 und p+-Kontaktzonen 30 durch selektives Implantieren von Dotierstoff
ionen und durch thermisches Eintreiben der implantierten Dotierstoffatome gebildet. Dann wird
ein Isolierfilm 31 niedergeschlagen, und es werden den Isolierfilm 31 durchsetzende Fenster
durch Fotolithografie gebildet. Aluminiumlegierungsfilme werden niedergeschlagen. Eine Source-
Elektrode 27, eine Drain-Elektrode 28 und nicht gezeigte Gate-Elektroden werden durch Mustern
der niedergeschlagenen Aluminiumlegierungsfilme gebildet. Somit wird ein MOSFET geschaffen.
Die Fig. 2(a) bis 2(f) sind Draufsichten zur Erläuterung der Schritte zur Herstellung eines SJ-
Halbleiterbauelements gemäß einer zweiten Ausführungsform der Erfindung. Fig. 2(g) ist eine
perspektivische Ansicht des SJ-Halbleiterbauelements gemäß der zweiten Ausführungsform der
Erfindung.
Das SJ-Halbleiterbauelement gemäß der zweiten Ausführungsform enthält eine erste Schicht mit
alternierenden Leitfähigkeitstypen auf einer Schicht geringen elektrischen Widerstands und eine
auf der ersten Schicht mit alternierenden Leitfähigkeitstypen angeordnete zweite Schicht mit
alternierenden Leitfähigkeitstypen. Der Abstand zwischen den pn-Übergängen in der zweiten
Schicht mit alternierenden Leitfähigkeitstypen ist größer als der Abstand zwischen den pn-
Übergängen in der ersten Schicht mit alternierenden Leitfähigkeitstypen. Die Zonen des ersten
Leitfähigkeitstyps und die Zonen des zweiten Leitfähigkeitstyps in der zweiten Schicht mit
alternierenden Leitfähigkeitstypen erstrecken sich senkrecht zu den Zonen des ersten Leitfähig
keitstyps und den Zonen des zweiten Leitfähigkeitstyps in der ersten Schicht mit alternierenden
Leitfähigkeitstypen.
Gemäß Fig. 2(c) wird eine n--Schicht 21A hohen Widerstands epitaktisch auf einem n-leitenden
Substrat geringen elektrischen Widerstands niedergeschlagen. Die n--Schicht 21A weist eine
Dicke von 4 µm auf.
Gemäß Fig. 2(a) wird eine Fotolackmaske 51A durch Fotolithografie auf der n--Schicht 21A
gebildet. Borionen werden in erste Oberflächenabschnitte der n--Schicht 21A mit einer Dosis
menge von 2 × 1013 cm-2 Boratome 7 implantiert. Die Fotolackmaske 51A enthält erste Fenster,
durch die Borionen implantiert werden. Die ersten Fenster weisen eine Breite von 2 µm auf und
sind mit einem Abstand von 6 µm voneinander angeordnet.
Gemäß Fig. 2(b) wird die Fotolackmaske 51A entfernt. Dann wird eine Fotolackmaske 51B mit
zweiten Fenstern durch Fotografie so auf der n--Schicht 21A gebildet, daß sich die zweiten
Fenster an den Stellen in der Mitte zwischen den ersten Fenstern der Fotolackmaske 51A
befinden. Phosphorionen werden durch die zweiten Fenster in zweite Oberflächenabschnitte der
n--Schicht 21A mit einer Dosismenge von 2 × 1013 cm-2 Phosphoratome 4 implantiert. Die
zweiten Fenster weisen eine Breite von 2 µm auf und sind in einem Abstand von 6 µm voneinan
der angeordnet.
Gemäß Fig. 2(c) werden die oben unter Bezug auf die Fig. 2(a) beschriebenen Schritte des
Epitaxialwachstums und der Borionenimplantation und der unter Bezug auf die Fig. 2(b) beschrie
bene Schritt der Phosphorionenimplantation ein- oder mehrmals, so oft wie nötig, wiederholt.
Gemäß Fig. 2(d) wird die Fotolackmaske 51B entfernt. Eine n--Schicht 21B hohen Widerstands
mit 6 µm Dicke wird epitaktisch auf der obersten n--Schicht 21A niedergeschlagen.
Gemäß Fig. 2(d) wird eine Fotolackmaske 51C mit dritten Fenstern durch Fotolithografie auf der
n--Schicht 21B gebildet. Borionen werden durch die dritten Fenster in erste Oberflächenabschnitte
der n--Schicht 21B mit einer Dosismenge von 1 × 1013 cm-2 Boratome 7 implantiert. Die Foto
lackmaske 51C wird so positioniert, daß sich deren dritte Fenster senkrecht zu den ersten
Fenstern oder den zweiten Fenstern der vorhergehenden Fotolackmaske 51A oder 51B er
strecken. Die dritten Fenster in der Fotolackmaske 51C sind breiter als die ersten Fenster in Fig.
2(a) oder die zweiten Fenster in Fig. 2(b), und sie sind in einem größeren Abstand voneinander
angeordnet als die ersten Fenster oder die zweiten Fenster. Genauer gesagt weisen die dritten
Fenster in der Fotolackmaske 51C eine Breite von 4 µm auf und sind in einem Abstand von 12
µm voneinander angeordnet.
Gemäß Fig. 2(e) wird die Fotolackmaske 51C entfernt. Dann wird eine Fotolackmaske 51D mit
vierten Fenstern durch Fotolithografie so auf der n--Schicht 21B gebildet, daß sich die vierten
Fenster an den Stellen in der Mitte zwischen den dritten Fenstern der Fotolackmaske 51C
befinden. Die vierten Fenster in der Fotolackmaske 51D weisen eine Breite von 4 µm auf und sind
in einem Abstand von 12 µm voneinander angeordnet. Phosphorionen werden durch die vierten
Fenster in zweite Oberflächenabschnitte der n--Schicht 21B mit einer Dosismenge von 1 × 1013
cm-2 Phosphoratome 4 implantiert. Die Fotolackmaske 51D ist so gemustert, daß das Muster der
Fotolackmaske 51D gleich dem Muster der Fotolackmaske 51C ist, jedoch gegenüber letzterer
einen Versatz aufweist. Die vierten Fenster in der Fotolackmaske 51D sind oberhalb der Stellen in
der Mitte der Zwischenräume zwischen den dritten Fenstern der Fotolackmaske 51C positioniert.
Gemäß Fig. 2(f) wird die Fotolackmaske 51D entfernt. Eine n--Schicht 21B hohen Widerstands
mit 8 µm Dicke wird epitaktisch auf der n--Schicht 2B niedergeschlagen.
Gemäß Fig. 2(g) werden eine erste Schicht mit alternierenden Leitfähigkeitstypen sowie eine auf
der ersten Schicht mit alternierenden Leitfähigkeitstypen angeordnete zweite Schicht mit
alternierenden Leitfähigkeitstypen durch thermische Behandlung der die bis zu diesem Zeitpunkt
gebildeten n--Schichten 21A und 21B (Fig. 2(c) und 2(f)) umfassenden Schichtanordnung bei
1150°C für 20 Stunden gebildet, um alle implantierten Dotierstoffatome einzutreiben. Die erste
Schicht mit alternierenden Leitfähigkeitstypen ist aus n-leitenden Driftzonen 8a und p-leitenden
Trennzonen 8b gebildet, die alternierend angeordnet sind. Die zweite Schicht mit alternierenden
Leitfähigkeitstypen ist aus n-leitenden Driftzonen 18a und p-leitenden Trennzonen 18b gebildet,
die alternierend angeordnet sind.
Dann wird in gleicher Weise wie bei der ersten Ausführungsform eine Oberflächen-MOSFET-
Struktur durch die herkömmlichen Schritte der Bildung der MOSFET-Struktur gebildet.
Die Fig. 3(a) bis 3(f) sind Draufsichten zur Erläuterung der Schritte zur Herstellung eines SJ-
Halbleiterbauelements gemäß einer dritten Ausführungsform der Erfindung. Fig. 3(g) ist ein
vertikaler Querschnitt längs A-A' von Fig. 3(f).
Das SJ-Halbleiterbauelement gemäß der dritten Ausführungsform enthält eine erste Schicht mit
alternierenden Leitfähigkeitstypen auf einer Schicht geringen elektrischen Widerstands und eine
auf der ersten Schicht mit alternierenden Leitfähigkeitstypen angeordnete zweite Schicht mit
alternierenden Leitfähigkeitstypen. Die erste Schicht mit alternierenden Leitfähigkeitstypen
enthält säulenförmige Zonen des zweiten Leitfähigkeitstyps und eine Zone des ersten Leitfähig
keitstyps, die den Zwischenraum zwischen den säulenförmigen Zonen des zweiten Leitfähigkeits
typs ausfüllt. Auch die zweite Schicht mit alternierenden Leitfähigkeitstypen enthält säulenför
mige Zonen des zweiten Leitfähigkeitstyps und eine Zone des ersten Leitfähigkeitstyps, die den
Zwischenraum zwischen den säulenförmigen Zonen des zweiten Leitfähigkeitstyps ausfüllt. Der
Abstand zwischen den pn-Übergängen in der zweiten Schicht mit alternierenden Leitfähigkeits
typen ist größer als der Abstand zwischen den pn-Übergängen in der ersten Schicht mit alternie
renden Leitfähigkeitstypen.
Gemäß Fig. 3(a) wird eine n-Schicht hohen Widerstands epitaktisch auf einem n-leitenden
Substrat geringen elektrischen Widerstands niedergeschlagen. Die n--Epitaxialschicht weist eine
Dicke von 4 µm auf.
Eine Fotolackmaske 52A wird durch Fotolithografie auf der n--Epitaxialschicht gebildet. Borionen
als p-leitende Dotierstoffionen werden in erste Oberflächenabschnitte der n--Epitaxialschicht mit
einer Dosismenge von 1,2 × 1014 cm-2 Boratome implantiert. Die Fotolackmaske 52A enthält
erste quadratische Fenster, durch die Borionen implantiert werden. Die ersten quadratischen
Fenster sind 2 µm × 2 µm groß und weisen einen Abstand von 2 µm voneinander auf. In anderen
Worten sind die ersten quadratischen Fenster mit der Fläche von 2 µm × 2 µm mit einem
Rasterabstand von 4 µm ausgerichtet.
Gemäß Fig. 3(b) wird die Fotolackmaske 52A entfernt. Dann werden durch Fotolithografie
Fotolackmasken 52B auf den Abschnitten der n--Epitaxialschicht gebildet, auf denen die ersten
quadratischen Fenster der Fotolackmaske 52A positioniert waren. Phosphorionen werden als n-
leitender Dotierstoff in einen zweiten Oberflächenabschnitt der n--Epitaxialschicht mit einer
Dosismenge von 4 × 1013 cm-2 Phosphoratome 4 implantiert.
Gemäß Fig. 3(c) werden die oben unter Bezug auf die Fig. 3(a) und 3(b) beschriebenen Schritte
ein- oder mehrmals, so oft wie nötig, wiederholt.
Gemäß Fig. 3(d) werden die Fotolackmasken 52B entfernt. Eine n--Schicht hohen Widerstands
mit 6 µm Dicke wird epitaktisch auf der obersten n--Epitaxialschicht niedergeschlagen. Dann wird
eine Fotolackmaske 52C mit zweiten quadratischen Fenstern durch Fotolithografie auf der
obersten n--Epitaxialschicht gebildet. Borionen werden durch die zweiten quadratischen Fenster in
erste Oberflächenabschnitte der obersten n--Schicht mit einer Dosismenge von 3 × 1013 cm-2
Boratome 7 implantiert. Die zweiten Fenster in der Fotolackmaske 52C weisen eine Fläche von 4
µm × 4 µm auf und sind mit einem Rasterabstand von 8 µm ausgerichtet. Die Fotolackmaske 52C
ist so positioniert, daß die resultierenden säulenförmigen p-leitenden Zonen in der zweiten
Schicht mit alternierenden Leitfähigkeitstypen mit den resultierenden säulenförmigen Zonen in der
ersten Schicht mit alternierenden Leitfähigkeitstypen verbunden sind.
Gemäß Fig. 3(e) wird die Fotolackmaske 52C entfernt. Dann werden durch Fotolithografie
Fotolackmasken 52D auf den Abschnitten der obersten n--Epitaxialschicht gebildet, auf denen die
zweiten quadratischen Fenster der Fotolackmaske 52C positioniert waren. Phosphorionen werden
in einen zweiten Oberflächenabschnitt der obersten n--Schicht mit einer Dosismenge von 1 × 1013
cm-2 Phosphoratome 4 implantiert.
Gemäß Fig. 3(f) werden die Fotolackmasken 52D entfernt. Eine n--Schicht hohen Widerstands mit
8 µm Dicke wird epitaktisch auf der obersten n--Epitaxialschicht niedergeschlagen.
Gemäß Fig. 3(g) werden eine erste Schicht mit alternierenden Leitfähigkeitstypen und eine auf
der ersten Schicht mit alternierenden Leitfähigkeitstypen angeordnete zweite Schicht mit
alternierenden Leitfähigkeitstypen gebildet, indem die die bis dahin gebildeten n--Epitaxialschich
ten umfassende Schichtanordnung thermisch bei 1150°C für 20 Stunden behandelt wird, um alle
implantierten Dotierstoffatome einzutreiben. Die erste Schicht mit alternierenden Leitfähigkeits
typen ist aus einer n-leitenden Driftzone 8a und p-leitenden Trennzonen 8b gebildet, die durch die
n-leitende Driftzone 8a voneinander getrennt sind. Die zweite Schicht mit alternierenden
Leitfähigkeitstypen ist aus einer n-leitenden Driftzone 18a und p-leitenden Trennzonen 18b
gebildet, die durch die n-leitende Driftzone 18a voneinander getrennt sind. Wie exemplarisch in
den Fig. 3(f) und 3(g) gezeigt, befinden sich die vier Ecken der quadratischen unteren Endfläche
jeder p-leitenden Trennzone 18b an den Mittelpunkten der quadratischen oberen Endflächen der
nächstliegenden vier p-leitenden Trennzonen 8b. Kurz gesagt sind vier p-leitende Trennzonen 8b
mit der p-leitenden Trennzone 18b verbunden.
Dann wird durch die herkömmlichen Schritte der Bildung der MOSFET-Struktur auf gleiche Weise
wie bei der ersten Ausführungsform eine Oberflächen-MOSFET-Struktur gebildet.
Die Fig. 4(a) bis 4(f) sind Draufsichten zur Erläuterung der Schritte zur Herstellung eines SJ-
Halbleiterbauelements gemäß einer vierten Ausführungsform der Erfindung. Fig. 4(g) ist ein
vertikaler Querschnitt längs B-B' von Fig. 4(f).
Das SJ-Halbleiterbauelement gemäß der vierten Ausführungsform enthält eine erste Schicht mit
alternierenden Leitfähigkeitstypen auf einer Schicht geringen elektrischen Widerstands und eine
auf der ersten Schicht mit alternierenden Leitfähigkeitstypen angeordnete zweite Schicht mit
alternierenden Leitfähigkeitstypen. Die erste Schicht mit alternierenden Leitfähigkeitstypen
enthält säulenförmige Zonen des zweiten Leitfähigkeitstyps und eine Zone des ersten Leitfähig
keitstyps, die den Zwischenraum zwischen den säulenförmigen Zonen des zweiten Leitfähigkeits
typs ausfüllt. Außerdem enthält die zweite Schicht mit alternierenden Leitfähigkeitstypen Zonen
des ersten Leitfähigkeitstyps und Zonen des zweiten Leitfähigkeitstyps, die sich parallel zueinan
der erstrecken und alternierend angeordnet sind. Der Abstand zwischen den pn-Übergängen in
der zweiten Schicht mit alternierenden Leitfähigkeitstypen ist größer als der Abstand zwischen
den pn-Übergängen in der ersten Schicht mit alternierenden Leitfähigkeitstypen.
Gemäß Fig. 4(a) wird eine n--Schicht hohen Widerstands epitaktisch auf einem n-leitenden
Substrat geringen elektrischen Widerstands niedergeschlagen. Die n--Epitaxialschicht weist eine
Dicke von 4 µm auf.
Eine Fotolackmaske 53A wird durch Fotolithografie auf der n--Epitaxialschicht gebildet. Borionen
als p-leitende Dotierstoffionen werden in erste Oberflächenabschnitte der n--Epitaxialschicht mit
einer Dosismenge von 1,2 × 1014 cm-2 Boratome implantiert. Die Fotolackmaske 53A enthält
quadratische Fenster, durch die Borionen implantiert werden. Die quadratischen Fenster sind 4
µm × 4 µm groß und weisen einen Abstand von 4 µm voneinander auf. In anderen Worten sind
die quadratischen Fenster mit der Fläche von 4 µm × 4 µm mit einem Rasterabstand von 8 µm
ausgerichtet.
Gemäß Fig. 4(b) wird die Fotolackmaske 53A entfernt. Dann werden durch Fotolithografie
Fotolackmasken 53B auf den Abschnitten der n--Epitaxialschicht gebildet, auf denen die quadrati
schen Fenster der Fotolackmaske 53A positioniert waren. Phosphorionen werden als n-leitender
Dotierstoff in einen zweiten Oberflächenabschnitt der n--Epitaxialschicht mit einer Dosismenge
von 4 × 1013 cm-2 Phosphoratome 4 implantiert.
Gemäß Fig. 4(c) werden die oben unter Bezug auf die Fig. 4(a) und 4(b) beschriebenen Schritte
ein- oder mehrmals, so oft wie nötig, wiederholt.
Gemäß Fig. 4(d) werden die Fotolackmasken 53B entfernt. Eine n--Schicht hohen Widerstands
mit 6 µm Dicke wird epitaktisch auf der obersten n--Epitaxialschicht niedergeschlagen. Dann
werden Fotolackmasken 53C durch Fotolithografie auf der obersten n--Epitaxialschicht gebildet.
Borionen werden durch die Fotolackmasken 53C in erste Oberflächenabschnitte der obersten n--
Epitaxialschicht mit einer Dosismenge von 2 × 1013 cm-2 Boratome 7 implantiert. Die Fotolack
masken 53C sind Streifen mit 8 µm Breite, die sich parallel zueinander in einem Abstand von 8
µm voneinander erstrecken. Wie später beschrieben, werden die Fotolackmasken 53C so
positioniert, daß die streifenförmigen p-leitenden Zonen in der zweiten Schicht mit alternierenden
Leitfähigkeitstypen mit den säulenförmigen p-leitenden Zonen in der ersten Schicht mit alternie
renden Leitfähigkeitstypen verbunden sind.
Gemäß Fig. 4(e) werden die Fotolackmasken 53C entfernt. Dann werden durch Fotolithografie
Fotolackmasken 53D auf den ersten Abschnitten der obersten n--Epitaxialschicht gebildet, in die
die Borionen implantiert wurden. Phosphorionen werden durch die Fotolackmasken 53D in zweite
Oberflächenabschnitte der obersten n--Schicht mit einer Dosismenge von 2 × 1013 cm-2 Phosphor
atome 4 implantiert. Die Fotolackmasken 53D sind Streifen mit 8 µm Breite, die sich parallel
zueinander in einem Abstand von 8 µm voneinander erstrecken. Wie später beschrieben, werden
die Fotolackmasken 53D so positioniert, daß die resultierenden streifenförmigen n-leitenden
Zonen in der zweiten Schicht mit alternierenden Leitfähigkeitstypen mit der resultierenden n-
leitenden Zone in der ersten Schicht mit alternierenden Leitfähigkeitstypen verbunden sind.
Gemäß Fig. 4(f) werden die Fotolackmasken 53D entfernt. Eine n--Schicht hohen Widerstands mit
8 µm Dicke wird epitaktisch auf der obersten n--Epitaxialschicht niedergeschlagen.
Gemäß Fig. 4(g) werden eine erste Schicht mit alternierenden Leitfähigkeitstypen und eine auf
der ersten Schicht mit alternierenden Leitfähigkeitstypen angeordnete zweite Schicht mit
alternierenden Leitfähigkeitstypen gebildet, indem die die bis dahin gebildeten n--Epitaxialschich
ten umfassende Schichtanordnung thermisch bei 1150°C für 20 Stunden behandelt wird, um alle
implantierten Dotierstoffatome einzutreiben. Die erste Schicht mit alternierenden Leitfähigkeits
typen ist aus einer n-leitenden Driftzone 8a und p-leitenden Trennzonen 8b gebildet, die durch die
n-leitende Driftzone 8a voneinander getrennt sind. Die zweite Schicht mit alternierenden
Leitfähigkeitstypen ist aus n-leitenden Driftzonen 18a und p-leitenden Trennzonen 18b gebildet,
die sich parallel zueinander erstrecken und alternierend angeordnet sind. Wie exemplarisch in den
Fig. 4(f) und 4(g) gezeigt, ist jede p-leitende Trennzone 18b mit zwei Feldern von p-leitenden
Trennzonen 8b verbunden.
Dann wird durch die herkömmlichen Schritte der Bildung der MOSFET-Struktur auf gleiche Weise
wie bei der ersten Ausführungsform eine Oberflächen-MOSFET-Struktur gebildet.
Die Fig. 5(a) bis 5(f) sind Querschnittsansichten zur Erläuterung der Schritte zur Herstellung eines
SJ-Halbleiterbauelements gemäß einer fünften Ausführungsform der Erfindung. Fig. 6 ist eine
Querschnittsansicht des SJ-Halbleiterbauelements gemäß der fünften Ausführungsform der
Erfindung. Das SJ-Halbleiterbauelement gemäß der fünften Ausführungsform umfaßt eine erste
Schicht mit alternierenden Leitfähigkeitstypen und eine zweite Schicht mit alternierenden
Leitfähigkeitstypen zwischen einer Schicht geringen elektrischen Widerstands und einer ersten
Hauptfläche eines Halbleiterchips. Wie in Fig. 6 gezeigt, ist der Abstand zwischen den pn-
Übergängen in der zweiten Schicht mit alternierenden Leitfähigkeitstypen größer als der Abstand
zwischen den pn-Übergängen in der ersten Schicht mit alternierenden Leitfähigkeitstypen. In Fig.
6 erstrecken sich die Zonen eines ersten Leitfähigkeitstyps und die Zonen eines zweiten Leitfä
higkeitstyps in der ersten Schicht mit alternierenden Leitfähigkeitstypen parallel zu den Zonen des
ersten Leitfähigkeitstyps und den Zonen des zweiten Leitfähigkeitstyps in der zweiten Schicht mit
alternierenden Leitfähigkeitstypen. Alternativ können sich die Zonen des ersten Leitfähigkeitstyps
und die Zonen des zweiten Leitfähigkeitstyps in der ersten Schicht mit alternierenden Leitfähig
keitstypen senkrecht zu den Zonen des ersten Leitfähigkeitstyps und den Zonen des zweiten
Leitfähigkeitstyps in der zweiten Schicht mit alternierenden Leitfähigkeitstypen erstrecken.
Nun werden die Schritte zur Herstellung des SJ-Halbleiterbauelements gemäß der fünften
Ausführungsform unter Bezug auf die Fig. 5(a) bis 5(f) erläutert.
Gemäß Fig. 5(a) wird eine n--Schicht 2A hohen Widerstands epitaktisch auf einem n-leitenden
Substrat 1 geringen elektrischen Widerstands niedergeschlagen. Die n--Schicht 2A weist eine
Dicke von 4 µm auf.
Eine Fotolackmaske 54A wird auf der n--Epitaxialschicht gebildet. Durch Fotolithografie werden in
einem vorbestimmten Abschnitt der Fotolackmaske 54A erste Fenster gebildet, die jene durch
setzen. Borionen 6 als p-leitende Dotierstoffionen werden durch die ersten Fenster in erste
Oberflächenabschnitte der n--Schicht 2A mit einer Dosismenge von 2 × 1013 cm-2 Boratome 7
implantiert. Die ersten Fenster weisen eine Breite von 2 µm auf und sind in einem Abstand von 6
µm voneinander angeordnet. In anderen Worten sind die ersten Fenster mit einem Rasterabstand
von 8 µm angeordnet.
Gemäß Fig. 5(b) wird die Fotolackmaske 54A entfernt. Dann wird durch Fotolithografie eine
Fotolackmaske 54B auf der n--Schicht 2A gebildet. Zweite Fenster werden oberhalb eines
zweiten Oberflächenabschnitts der n--Schicht 2A in einem vorbestimmten Abschnitt der Foto
lackmaske 54B, diese durchsetzend, gebildet. Borionen 6 als p-leitende Dotierstoffionen werden
durch die zweiten Fenster in den zweiten Oberflächenabschnitt der n--Schicht 2A mit einer
Dosismenge von 1 × 1013 cm-2 Phosphoratome 4 implantiert. Die zweiten Fenster weisen eine
Breite von 4 µm auf und sind in einem Abstand von 12 µm voneinander angeordnet. In anderen
Worten sind die zweiten Fenster mit einem Rasterabstand von 16 µm angeordnet.
Gemäß Fig. 5(c) wird die Fotolackmaske 54B entfernt. Dann wird durch Fotolithografie eine
Fotolackmaske 54C auf der n--Epitaxialschicht 2A gebildet. Durch Fotolithografie werden
oberhalb des ersten Oberflächenabschnitts der n--Schicht 2A in dem Abschnitt der Fotolackmaske
54C, diese durchsetzend, dritte Fenster gebildet. Die dritten Fenster sind an den Stellen in der
Mitte zwischen den Stellen der ersten Fenster der Fotolackmaske 54A positioniert. Phosphorio
nen 3 werden als n-leitende Dotierstoffionen in die ersten Oberflächenabschnitte der n--Schicht
2A mit einer Dosismenge von 2 × 1013 cm-2 Phosphoratome 4 implantiert. Die dritten Fenster
weisen eine Breite von 2 µm auf und sind im Rasterabstand von 8 µm angeordnet.
Gemäß Fig. 5(d) wird die Fotolackmaske 54C entfernt. Dann wird durch Fotolithografie eine
Fotolackmaske 54D auf der n--Schicht 2A gebildet. Durch Fotolithografie werden oberhalb des
zweiten Oberflächenabschnitts der n--Schicht 2A in dem Abschnitt der Fotolackmaske 54D diese
durchsetzende vierte Fenster gebildet. Die vierten Fenster sind an den Stellen in der Mitte
zwischen den Stellen der zweiten Fenster der Fotolackmaske 54B positioniert. Phosphorionen 3
werden durch die vierten Fenster in die zweiten Oberflächenabschnitte der n--Schicht 2A mit
einer Dosismenge von 1 × 1013 cm-2 Phosphoratome 4 implantiert. Die dritten Fenster weisen
eine Breite von 4 µm auf und sind in einem Rasterabstand von 16 µm angeordnet.
Gemäß Fig. 5(e) werden die oben unter Bezug auf die Fig. 5(a) bis 5(d) beschriebenen Schritte
des Epitaxiewachstums, der Borionenimplantation und der Phosphorionenimplantation ein- oder
mehrmals, so oft wie nötig, wiederholt.
Gemäß Fig. 5(f) wird die Fotolackmaske 54D entfernt. Eine n--Schicht hohen Widerstands mit
einer Dicke von 4 µm wird epitaktisch auf der obersten n--Schicht 2A niedergeschlagen.
Eine erste Schicht mit alternierenden Leitfähigkeitstypen und eine auf der ersten Schicht mit
alternierenden Leitfähigkeitstypen angeordnete zweite Schicht mit alternierenden Leitfähigkeits
typen werden gebildet, indem die die bisher gebildeten n--Schichten 2A umfassende
Schichtanordnung bei 1150°C für 20 Stunden thermisch behandelt wird, um alle implantierten
Dotierstoffatome einzutreiben. Die erste Schicht mit alternierenden Leitfähigkeitstypen ist aus n-
leitenden Driftzonen 8a und p-leitenden Trennzonen 8b gebildet, die alternierend angeordnet sind.
Die zweite Schicht mit alternierenden Leitfähigkeitstypen ist aus n-leitenden Driftzonen 18a und
p-leitenden Trennzonen 18b gebildet, die alternierend angeordnet sind. Die pn-Übergänge
zwischen den n-leitenden Driftzonen 18a und den p-leitenden Trennzonen 18b weisen einen
größeren Abstand voneinander auf als die pn-Übergänge zwischen den n-leitenden Driftzonen 8a
und den p-leitenden Trennzonen 8b.
Schließlich wird durch die herkömmlichen Schritte der Bildung der MOSFET-Struktur auf gleiche
Weise wie bei der ersten Ausführungsform eine Oberflächen-MOSFET-Struktur gebildet.
Obwohl die Erfindung in Verbindung mit n-Kanal-SJ-MOSFETs und deren Herstellungsverfahren
erläutert wurde, ist Fachleuten klar, daß die Erfindung auch bei p-Kanal-SJ-MOSFETs eingesetzt
werden kann, indem die Leitfähigkeitstypen der entsprechenden Schichten und Zonen bei den
vorstehenden Ausführungsformen gegeneinander vertauscht werden. Obwohl die Erfindung in
Verbindung mit SJ-MOSFETs beschrieben wurde, die eine zweite Schicht mit alternierenden
Leitfähigkeitstypen umfassen, können die SJ-Halbleiterbauelemente eine Mehrzahl von zweiten
Schichten mit alternierenden Leitfähigkeitstypen umfassen, die aus Zonen des ersten Leitfähig
keitstyps und Zonen des zweiten Leitfähigkeitstyps gebildet sind. Der Abstand zwischen den pn-
Übergängen in der zweiten Schicht mit alternierenden Leitfähigkeitstypen ist größer als der
Abstand zwischen den pn-Übergängen in der ersten Schicht mit alternierenden Leitfähigkeits
typen. Borionen und Phosphorionen werden mit jeweiligen Dosismengen implantiert, welche die
Verarmung der n-leitenden Driftzonen 8a und 18a bzw. der p-leitenden Trennzonen 8b und 18b
erleichtern.
Das SJ-Halbleiterbauelement gemäß der Erfindung, bei dem der Abstand zwischen den pn-
Übergängen in der Schicht mit alternierenden Leitfähigkeitstypen auf der Seite der ersten
Hauptfläche des Halbleiterchips größer ist, erleichtert die Verkleinerung des Abstands zwischen
den pn-Übergängen in der Schicht mit alternierenden Leitfähigkeitstypen innerhalb des Halbleiter
chips ohne Erhöhung der Herstellungskosten. Daher erleichtert das SJ-Halbleiterbauelement
gemäß der Erfindung die Reduzierung des Durchlaßwiderstands unter Beibehaltung einer hohen
Durchbruchspannung. Das Herstellungsverfahren gemäß der Erfindung erleichtert die Herstellung
von SJ-Halbleiterbauelementen mit niedrigen Kosten und mit hervorragender Massenproduktivität.
Claims (8)
1. Halbleiterbauelement, umfassend:
einen Halbleiterchip mit einer ersten Hauptfläche und einer von der ersten Hauptfläche abgewandten zweiten Hauptfläche;
eine Schicht (1) geringen elektrischen Widerstands auf der Seite der zweiten Hauptflä che;
eine erste Schicht mit alternierenden Leitfähigkeitstypen oberhalb der Schicht (1) gerin gen elektrischen Widerstands, wobei die erste Schicht mit alternierenden Leitfähigkeitstypen mindestens eine erste Zone 18a) eines ersten Leitfähigkeitstyps und zweite Zonen (8b) eines zweiten Leitfähigkeitstyps umfaßt, wobei die mindestens eine erste Zone und die zweiten Zonen erste pn-Übergänge zwischen sich bilden; und
eine zweite Schicht mit alternierenden Leitfähigkeitstypen in Flächenkontakt mit der ersten Schicht mit alternierenden Leitfähigkeitstypen, wobei die zweite Schicht mit alternierenden Leitfähigkeitstypen mindestens eine dritte Zone (18a) des ersten Leitfähigkeitstyps und vierte Zonen (18b) des zweiten Leitfähigkeitstyps umfaßt, wobei die mindestens eine dritte Zone und die vierten Zonen zweite pn-Übergänge zwischen sich bilden;
wobei die zweiten pn-Übergänge in der zweiten Schicht mit alternierenden Leitfähig keitstypen einen größeren Abstand voneinander aufweisen als die ersten pn-Übergänge in der ersten Schicht mit alternierenden Leitfähigkeitstypen.
einen Halbleiterchip mit einer ersten Hauptfläche und einer von der ersten Hauptfläche abgewandten zweiten Hauptfläche;
eine Schicht (1) geringen elektrischen Widerstands auf der Seite der zweiten Hauptflä che;
eine erste Schicht mit alternierenden Leitfähigkeitstypen oberhalb der Schicht (1) gerin gen elektrischen Widerstands, wobei die erste Schicht mit alternierenden Leitfähigkeitstypen mindestens eine erste Zone 18a) eines ersten Leitfähigkeitstyps und zweite Zonen (8b) eines zweiten Leitfähigkeitstyps umfaßt, wobei die mindestens eine erste Zone und die zweiten Zonen erste pn-Übergänge zwischen sich bilden; und
eine zweite Schicht mit alternierenden Leitfähigkeitstypen in Flächenkontakt mit der ersten Schicht mit alternierenden Leitfähigkeitstypen, wobei die zweite Schicht mit alternierenden Leitfähigkeitstypen mindestens eine dritte Zone (18a) des ersten Leitfähigkeitstyps und vierte Zonen (18b) des zweiten Leitfähigkeitstyps umfaßt, wobei die mindestens eine dritte Zone und die vierten Zonen zweite pn-Übergänge zwischen sich bilden;
wobei die zweiten pn-Übergänge in der zweiten Schicht mit alternierenden Leitfähig keitstypen einen größeren Abstand voneinander aufweisen als die ersten pn-Übergänge in der ersten Schicht mit alternierenden Leitfähigkeitstypen.
2. Halbleiterbauelement nach Anspruch 1, bei dem sich die Grenzfläche zwischen der
ersten Schicht mit alternierenden Leitfähigkeitstypen und der zweiten Schicht mit alternierenden
Leitfähigkeitstypen im wesentlichen parallel zur ersten Hauptfläche erstreckt.
3. Halbleiterbauelement nach Anspruch 1 oder 2, bei dem die Flächen der ersten pn-
Übergänge in der ersten Schicht mit alternierenden Leitfähigkeitstypen im wesentlichen parallel
zu den Flächen der zweiten pn-Übergänge in der zweiten Schicht mit alternierenden Leitfähig
keitstypen sind.
4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, bei dem sich die zweite
Schicht mit alternierenden Leitfähigkeitstypen zwischen der ersten Schicht mit alternierenden
Leitfähigkeitstypen und der ersten Hauptfläche befindet.
5. Halbleiterbauelement nach Anspruch 1 oder 2, bei dem die Flächen der ersten pn-
Übergänge in der ersten Schicht mit alternierenden Leitfähigkeitstypen im wesentlichen senkrecht
zu den Flächen der zweiten pn-Übergänge in der zweiten Schicht mit alternierenden Leitfähig
keitstypen sind.
6. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, bei dem die erste Zone (8a)
oder jede der ersten Zonen des ersten Leitfähigkeitstyps in der ersten Schicht mit alternierenden
Leitfähigkeitstypen mit der dritten Zone (18a) oder zumindest einer der dritten Zonen des ersten
Leitfähigkeitstyps in der zweiten Schicht mit alternierenden Leitfähigkeitstypen verbunden ist und
jede der zweiten Zonen (8b) des zweiten Leitfähigkeitstyps in der ersten Schicht mit
alternierenden Leitfähigkeitstypen mit mindestens einer der vierten Zonen (18b) des zweiten
Leitfähigkeitstyps in der zweiten Schicht mit alternierenden Leitfähigkeitstypen verbunden ist.
7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, bei dem die mindestens eine
dritte Zone (18a) und die vierten Zonen (18b) in der zweiten Schicht mit alternierenden Leitfähig
keitstypen anders angeordnet und/oder ausgebildet sind als die mindestens eine erste Zone (8a)
und die zweiten Zonen (8b) in der ersten Schicht mit alternierenden Leitfähigkeitstypen.
8. Verfahren zur Herstellung eines Halbleiterbauelements gemäß einem der Ansprüche 1
bis 7, wobei das Verfahren folgende Schritte umfaßt:
- a) Bilden einer Epitaxialschicht (2A);
- b) selektives Implantieren eines Dotierstoffs des zweiten Leitfähigkeitstyps in erste Oberflächenabschnitte der Epitaxialschicht;
- c) selektives Implantieren eines Dotierstoffs des ersten Leitfähigkeitstyps in zweite Oberflächenabschnitte der Epitaxialschicht;
- d) ein- oder mehrmaliges Wiederholen der Schritte (a) bis (c); und
- e) thermisches Eintreiben aller implantierten Dotierstoffe, um dadurch die erste Schicht mit alternierenden Leitfähigkeitstypen und die zweite Schicht mit alternierenden Leitfähigkeits typen zu bilden.
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