CN100477284C - 半导体器件及其制造方法 - Google Patents

Abstract

本发明涉及一种所说的具有叠层例如n++，n-，p+，n++区(1，2，3，4)的穿通二极管(10)。在已知的二极管中，这些半导体区(1，2，3，4)按照所述的次序设置在衬底(11)上。二极管具有连接导体(5，6)。该二极管不具有陡直的I-V特性曲线因此不适合用作TVSD(＝瞬态电压抑制器)。特别是电压低于5伏时，穿通二极管能形成一种具有吸引力的替代物来作为TVSD。在根据本发明的穿通二极管(10)中，与第二半导体区(2)相邻接的第一半导体区(1)的一部分包括许多子区(1A)，这些子区通过与第一连接导体(5)电连接的并且具有第二例如p+的导电类型的再一半导体区(7)互相分开。该二极管具有非常陡直的I-V特性曲线，非常适合用作TVSD并且在工作电压低于5伏时性能非常好。优选地，再一区(7)包括一部分(7A)，其宽度比再一区的其它部分的宽度更宽。这些区(1，2，3，4)以两种不同的次序层叠设置在衬底(11)上，每种所说的次序都有一定的优势。

Description

半导体器件及其制造方法

技术领域

本发明涉及一种具有衬底和半导体本体的半导体器件。

本发明还涉及一种制造此器件的方法。

背景技术

这种器件可从1983年9月20日公开的美国专利说明书USP4,405,932中得到。在所述文件中描述了一种具有n+衬底的二极管，该二极管包括第一半导体区，在第一半导体区上层叠设置的分别是n-区，p区和n+区的第二、第三和第四半导体区。衬底和n+区提供有连接导体。n-区包括其中形成作为凹进区的p-区的外延层；在所述p-区中又形成作为凹进区的n+区。

实验已经表明该已知的器件的缺点在于二极管的I-V(＝电流-电压)特性曲线不能表现出所需的变化，即，过渡不是陡直的，特别是如果二极管被设计成所说的穿通电压高于2伏的情况。并且二极管的性能不稳定。

发明内容

因此本发明的一个目的是提供一种器件，其中所述缺点(至少部分地)被避免并且具有非常陡直的I-V特性，即使穿通电压高于2伏，并且二极管非常稳定。

根据本发明，提供一种具有衬底和半导体本体的半导体器件，依次包括具有第一导电类型和第一掺杂浓度的第一半导体区，具有第一导电类型和低于第一掺杂浓度的第二掺杂浓度的第二半导体区，具有与第一导电类型相反的第二导电类型和范围介于第一和第二掺杂浓度之间的第三掺杂浓度的第三半导体区，以及具有第一导电类型和高于第三掺杂浓度的第四掺杂浓度的第四半导体区，其中第一和第四半导体区提供有电连接导体，该电连接导体的其中一个设置在衬底侧以及另一个设置在半导体本体的表面上，并且在器件工作过程中该电连接导体上被施加电压，其中第二和第三半导体区的厚度和掺杂浓度被选择使得第二和第三半导体区在工作过程中被完全耗尽，第一半导体区包括多个子区，这些子区通过与第一电连接导体电连接的具有第二导电类型的再一半导体区互相分开。

这种器件，也被称作穿通二极管，是一种具有吸引力的替代齐纳二极管的器件，特别是工作电压低于大约5伏时，由于它的急剧穿通特性和低电容因此可作为峰值电压抑制器。

为了实观该目的，根据本发明。在开篇中提到类种的器件的特征在于与第二半导体区相邻接的第一半导体区的一部分包括多个子区，这些子区通过具有第二导电类型并且与第一连接导体电连接的再一半导体区互相分开。已经发现这种器件具有非常陡的I-V特性曲线并且设计电压高于2伏。此外，本发明还具有以下认识。穿通二极管可被看作是基极开路的双极晶体管，即，没有基极连接。如果正向电压施加到器件上，(轻掺杂的)p-区和n++区之间的结，或在用轻掺杂的n-区代替轻掺杂的p-区的情况下，在p+区和n-区之间的结会略微正向接电极的。这表示n++区可作为晶体管的发射极，p+区可作为基极以及p-区可作为基极的一部分，并且n++衬底形成集电极。如果晶体管的集电极-发射极击穿电压(＝BVCEO)在任何电流强度下都低于穿通电压，二极管将表现出负阻特性。这可能会引起不稳定，例如不需要的振荡。BVCEO和结击穿电压(＝BVCBO)之间的关系是：BVCEO＝BVCBO/β^1/n，其中β是电流增益，它等于基极电流(ib)和集电极电流(ic)的比值，并且n是介于3和4之间的一个值。基极电流通过轻掺杂区即p-区或n-区中的空穴和电子的复合而确定。在该已知的二极管中，电流增益可以很高，这是由于(体材料)硅中电荷载流子的复合寿命长导致在所述区域中的复合很低的缘故，除此之外还特别地归于基区基本上或部分耗尽的缘故。另外，由于基区在工作过程中耗尽，空穴的横向扩散能力受到限制。因此，BVCEO低。在根据本发明的器件中，一方面，在讨论的实例中具有p导电类型的再一半导体区为通过碰撞离化产生的空穴提供逃逸路线。实际上，由于此区域分布在第一半导体区上，该逃逸路线到处存在，并且空穴至少在横向方向上不需要越过一段距离就可以到达逃逸路线并且能容易地从基极流向发射极。由于空穴能容易地被耗尽，基极电流增加因此增益降低。这样避免了发生集电极-发射极的击穿以及因此也避免了由负阻特性引起的不稳定(振荡)的发生。另一方面，分成几部分的第一，n型，半导体区还为通过器件的电流的主要构成部分即电子电流提供极好的接触。因此，I-V特性曲线很陡，这是非常希望得到的。

部分再一半导体区例如p+区可以延伸到(p-型)基区。然而，这是不必要的。通过轻掺杂的n-层使这些部分和基区之间分离的优点在于根据本发明的穿通二极管的电容可以被减小，其中n-层掺杂足够高即使在0伏也不耗尽。

在第一个特别有优势的实施例中，衬底包括具有第一导电类型的与第一半导体区相邻接的半导体衬底，并且半导体本体包括具有第一导电类型并且掺杂浓度比衬底掺杂浓度高的另一个半导体区，其中该另一个半导体区连接到衬底上以及，通过第一电导体连接到再一半导体区上。在该改进中，p-型基区设置在靠近半导体本体的表面处。这样做的优点是通过很好定义的离子注入该区能够容易地形成。因此，直接取决于基区掺杂浓度的穿通电压能够容易而精确地确定。该改进的另一个重要的优点在于不同的电压调节器/ESD(＝静电放电)保护设备可集成在同一个半导体本体中。在该改进中被埋入的再一半导体区通过分开的连接区能被带到集电区的电压电平。然而，优选地，象在该改进中再一半导体区与衬底通过导体(金属)被短路。

在不同的改进中，衬底包括具有第一导电类型和第四半导体区的半导体衬底，并且再一半导体区直接与第一导体相邻接。该改进的优点是由于半导体层的结构能在单次(外延)生长工艺中形成因此器件的制造比较简单，其中穿通二极管的发射区与半导体本体的表面相接。除此之外制造方法与现在的双极晶体管的制造方法非常兼容，例如那些在BiCMOS(双极互补型金属氧化物半导体)工艺中的制造方法，该改进的另一个优点在于将连接导体与基区分离的n+区能容易地被形成以至于很薄。这样空穴电流在半导体材料例如硅和导电导体金属之间的界面处能容易地复合，因此。电流增益进一步略微降低，

在所述的两种改进中，优选地，与第一半导体区的子区相邻接的再一半导体区的一部分具有比该再一半导体区的其它部分更宽的宽度。由于此原因，根据本发明的器件的所说的钳位特性可以容易地在相反方向被控制。在这种情况下，由于基区具有均匀的电势因此电子电流基本均匀地流过基区。因此，由于电子电流必须流过比较宽的、轻掺杂的n-区，小电压降将在p+区的宽部分产生。在一定电流密度下，该压降是这样的即它会引起p+/n结变成正向接电极的，并且相关的空穴电流将会驱动本征npn晶体管。因此，钳位电压迅速下降。再一半导体区的宽(较宽)部分可以设置在各处/任何地方，但是优选设置在器件的边缘。这样做的优点是制造过程中的任何对准误差的影响都比较小，其中通常将这些误差显示在边缘。较宽部分的合适的宽度范围为5-20μm，以及再一半导体区的其它部分优选的宽度范围为1-5μm。优选地，后者的宽度也用作第一半导体区的子区的宽度。像上文已经表明的，第一导电类型优选是n-导电类型。这样做最大的优点是与空穴相比电子的迁移率更大。

根据本发明的一种制造半导体器件的方法，其中具有衬底的半导体本体形成，在半导体本体中依次形成具有第一导电类型和第一掺杂浓度的第一半导体区，具有低于第一掺杂浓度的第二掺杂浓度的第二半导体区，具有与第一导电类型相反的第二导电类型以及范围介于第一第二掺杂浓度之间的第三掺杂浓度的第三半导体区，以及具有第一导电类型和高于第三掺杂浓度的第四掺杂浓度的第四半导体区，其中第一和第四半导体区提供有电连接导体，并且在器件工作过程中该电连接导体上被施加电压，以及其中第二半导体区的厚度和掺杂浓度被选择确定以便于在工作过程中第二半导体区被完全耗尽，其特征在于，与第二半导体区相邻接的第一半导体区的一部分被分成多个子区，这些子区通过与第一连接导体连接并且具有第二导电类型的再一半导体区互相隔离。如此获得根据本发明的器件。

在有利的改进中，具有第一导电类型的半导体衬底被选择作为衬底，并且因此形成第一半导体区，在半导体本体中具有第一导电类型的另一半导体区形成并且具有比衬底的掺杂浓度更高的掺杂浓度，其中其它半导体区连接到衬底上以及，通过第一电导体连接到再一半导体区上。这样获得根据本发明的具有上述优点的器件。

在另一个改进中，轻掺杂的半导体外延层设置在衬底上，通过至少能到达衬底的离子注入提供第二导电类型，以及其中第一半导体区的子区和另一个半导体区通过至少能到达衬底的进一步的离子注入形成，在这之后，第二，第三和第四半导体区通过外延生长的方法形成，设置在另一个半导体区上的第二、第三和第四半导体区的一部分被移除，并且电导体被提供。

该方法比较简单并且与硅工艺中的常规工艺相兼容。

在进一步改进中，具有第一导电类型的半导体衬底被选择作为衬底，以及因此第四半导体区形成并且与第一导体直接相邻接的再一半导体区被形成。

优选地，第三、第二和第一半导体区通过外延生长的方法依次设置在衬底上，其后通过离子注入在第一半导体区中形成再一半导体区，然后设置电导体。该方法包括比较简单的步骤因此具有吸引力。

在所有改进中，优选地，再一半导体区中与第一半导体区的一个子区相邻接的部分之一具有比其它部分更宽的宽度。由于此原因，根据本发明的器件的特性可在相反方向被控制。

附图说明

本发明的这些和其它特征将通过参照下文描述的实施例而变得显而易见并且将被阐明。

在附图中：

图1是根据本发明的半导体器件的第一个实例的与厚度方向成直角的截面图，

图2是沿图1所示器件的II-II线的截面图，

图3是沿图1中器件的III-III线的截面中的掺杂浓度变化的示意图，

图4-10是通过根据本发明的方法制造的连续阶段中图1器件中与厚度方向成直角的截面图，

图11是根据本发明的半导体器件的第二个实例的与厚度方向成直角的截面图，以及

图12示出了对于再一半导体区的最宽部分的不同宽度值图11中器件的电流密度(J)与电压(B)的函数关系。

这些图中没有示出尺度。特别是为了清楚沿厚度方向的尺寸被放大。只要有可能对应区域将采用相同的参考数值表示，并且具有相同导电类型的区域通常采用相同的阴影图案表示。

具体实施方式

图1是根据本发明的半导体器件的与厚度方向成直角的截面图。所述器件，即所说的穿通二极管，包括一半导体本体12，该半导体本体包括n+硅半导体衬底11和分别形成n++区1，n-区2，p+区3和n++区4的一系列半导体区1，2，3，4。二极管提供有两个连接导体5，6。在二极管工作过程中电压施加于该连接导体上，以及第二和第三半导体区2，3的厚度和掺杂浓度被选择为使得这些区在工作过程被能耗尽。

根据本发明。第一半导体区1包括多个互相分开并且被p-型再一半导体区7所包围的子区1A。所述的再一半导体区7连接到第一连接导体5上，该连接导体通过另一n++半导体区8和衬底11连接到第一半导体区1上。图2示出了第一半导体区1的被再一半导体区7所包围的子区1A，图2中示出了7个子区1A，但是为了简便，图1中仅示出了其中的3个子区。已经发观该器件具有特别陡直的I-V特性曲线，并且，即使设计电压高于2伏，其结果该器件仍可以用作齐纳二极管的代替物以抑制电压峰值。本发明具有以下特征。

穿通二极管10可被看作是具有开路基极3，即，没有基极连接的双极晶体管。如果正向电压施加到器件上，p+区9和n-区2之间的结会略微正向接电极的。这表示n++区4可作为晶体管的发射极，p+区可作为基极以及n-区2和n++区1形成集电极。如果晶体管的集电极-发射极击穿电压(＝BVCEO)在任何电流强度下都低于穿通电压，二极管10将表现出负阻特性。这可能会引起不稳定，例如不需要的振荡。BVCEO和结击穿电压(＝BVCBO)之间的关系是：BVCEO＝BVCBO/β^1/n，其中β是电流增益，它等于基极电流(ib)和集电极电流(ic)的比值，并且n是介于3和4之间的一个值。基极电流通过轻掺杂区2即n-区2中的空穴和电子的复合而确定。在该已知的二极管10中，由于(体材料)硅中电荷载流子的复合寿命长导致在所述区域中的复合很低的缘故，电流增益可以很高。除此之外，由于基区3在工作过程中耗尽，空穴的横向扩散能力受到限制。因此，BVCEO低。在根据本发明的器件10中，一方面，在讨论的实例中具有p导电类型的再一半导体区7为通过碰撞离化产生的空穴提供逃逸路线。实际上，由于该区域7分布在第一半导体区1上，该逃逸路线到处存在，并且空穴至少在横向方向上不需要越过一段距离就可以到达该逃逸路线并且能容易地从基极1流向发射极4。由于空穴能容易地被耗尽，因此避免了发生在集电极-发射极的击穿以及因此也避免了由负阻特性引起的不稳定(振荡)的发生。另一方面，分成几部分1A的第一，n型，半导体区1还为通过器件10的电流的主要构成部分即电子电流提供极好的接触。因此，I-V特性曲线很陡，这是非常希望得到的。

已经发现适用于第一，第二，第三和第四半导体区1，2，3，4的掺杂浓度分别至少为10¹⁷～10²⁰at/cm³，10¹⁴～10¹⁷at/cm³，10¹⁶～10¹⁸at/cm³和10¹⁷～10²⁰at/cm³。在该实例中，所述的掺杂浓度分别是5×10¹⁸，10¹⁵，10¹⁷和10¹⁸at/cm³。根据本发明的器件10中的这种掺杂浓度的变化在图3中示出。在这种情况下，所述区域1，2，3，4的厚度分别是10nm，1μm，200nm和300μm。一般地说，第四区4包含的掺杂水平至少是第三区3的掺杂水平的十倍，以及第二区2包含的掺杂水平至少是第三区3的掺杂水平的十分之一。和该实例不同，如果第二区2是p-区，那么将第二和第三区2，3的厚度和掺杂浓度的乘积加到一起的总和大约为2×10¹²at/cm²。

在该实例中，半导体本体12包括一个近似方形并且尺寸为200×200μm²，高为2μm的台状部分12A，以及至少包括第四，第三和第二半导体区4，3，2并且，在此情况下也包括第一区1的一部分，还包括覆盖有隔离层111此处为厚度是300nm的二氧化硅的壁，该二氧化硅具有孔径以容纳连接导体5，6。在p+区3和n-区2之间的结的位置有一个位于台12A边缘处的p+区9，该p+区可作为所说的保护环以及防止在台12A边缘处发生过早穿通。两个连接导体5，6包含10nm厚的AlSo，100nm厚的TiW(N)和0.5μm厚的Al。半导体器件12的横向尺寸大约大于其台状部分12A 10μm。除此之外，在该实例中，再一半导体区7包括一个较宽的部分7A，它位于台12A的外侧，宽度为20μm，而再一半导体区7位于子区1A之间的其它部分的宽度为2μm，类似于第一半导体区1中的子区1A。

图4-10是通过根据本发明的方法制造的连续步骤中图1器件的与厚度方向成直角的截面图。n-型硅衬底11(见图4)作为初始材料。轻掺杂的硅外延层14淀积在衬底11上，此时借助非选择性气相外延生长的温度为700℃。下一步(见图5)进行p-型离子注入，这引起整个外延层14变成p+型以及再一半导体区7形成。随后，半导体本体12被提供掩模，附图中没有示出，并且第一半导体区1的子区1A以及另一个半导体区8通过至少到达再一半导体区7和衬底11之间的结的n+离子注入而形成。

下一步(见图6)层叠层2，3，4通过外延形成，由此形成第二，第三和第四半导体区2，3，4。接下来(见图7)，形成作为刻蚀过程中的刻蚀掩模的掩模70，其中形成包括第四半导体区4和第三半导体区3一(大)部分的台71。然后(见图8)进行p+离子注入，从而形成保护环9。下一步，所说的衬垫80采用常规方式形成在台71的壁上。

现在半导体本体12的刻蚀操作继续进行(见图9)，从而形成其台状部分12A，并且所述的操作到达再一半导体区7中。下一步，采用掩模，图中未示出，通过离子注入形成另一个n+半导体区8。接下来(见图10)，在移除衬垫80之后，半导体本体12，12A覆盖有带有孔径的隔离层111，如图中所示，以及在所述的孔径的位置处由被淀积的并且带有图形的导体层形成连接导体5，6。此时，根据本发明的器件10已准备好做最后组装。如果很多根据本发明的半导体器件10同时形成在单一的半导体本体12中，那么通过采用例如切割的分离工艺可以获得单个的器件10。

图11是根据本发明的半导体器件的第二个实例的与厚度方向成直角的截面图，该实例中的器件10和第一个实例中的器件10之间的最基本的区别在于相对于衬底11来说，第一，第二，第三和第四半导体区1，2，3，4的设置次序相反。除此之外，此时第四半导体区4由衬底11本身形成，但这不是必需的。第一半导体区1的子区1A和再一半导体区7直接相邻接到设置在半导体本体12的顶部上的第一连接导体5上。该实例的器件10具有多个优点，例如可能能精确形成和限定再一半导体区7，此时该再一半导体区通过离子注入靠近半导体本体12的服务处设置。由于所有的半导体区1，2，3，4可通过一次外延生长工艺形成，因此器件10的制造也比较简单。该实例的器件10当然能具有如同第一实例中一样的保护环。另外制造方法能容易被适应。

图12示出了对于再一半导体区7的最宽部分7A的不同宽度值图11中器件的电流密度(J)与电压(B)的函数关系。曲线120，121，122和123对应的所述部分7A的宽度分别是1，5，10和20μm。这些结果清楚地示出特别有用的I-V特性曲线的宽度大于近似5μm。

本发明并不限于以上所描述的示例性的实施例，在本发明的范围内，对于本领域的技术人员来说许多改进和变型都是可能的。例如与实例中提到的不同的厚度，不同的(半导体)材料或不同的组分都可以使用。并且，所有采用的导电类型可以同时被相反类型代替。与本发明不相关的多个工艺步骤也能以不同的方式被采用，例如通过等离子体淀积形成的氧化层也可以通过气相淀积形成。

最后要指明的是根据本发明的器件和方法的应用并不限于分离的器件。其它(半导体)部件可以集成在半导体本体中。

Claims (16)

1.一种具有衬底(11)和半导体本体(12)的半导体器件(10)，依次包括具有第一导电类型和第一掺杂浓度的第一半导体区(1)，具有第一导电类型和低于第一掺杂浓度的第二掺杂浓度的第二半导体区(2)，具有与第一导电类型相反的第二导电类型和范围介于第一和第二掺杂浓度之间的第三掺杂浓度的第三半导体区(3)，以及具有第一导电类型和高于第三掺杂浓度的第四掺杂浓度的第四半导体区(4)，其中第一和第四半导体区(1，4)提供有电连接导体(5，6)，该电连接导体的其中一个(5，6)设置在衬底(11)侧以及另一个(6，5)设置在半导体本体(12)的表面上，并且在器件工作过程中该电连接导体上被施加电压，其中第二和第三半导体区(2，3)的厚度和掺杂浓度被选择使得第二和第三半导体区(2，3)在工作过程中被完全耗尽，其特征在于，第一半导体区(1)包括多个子区(1A)，这些子区通过与第一电连接导体(5)电连接的具有第二导电类型的再一半导体区(7)互相分开。

2.根据权利要求1所述的半导体器件(10)，其特征在于衬底(11)包括具有第一导电类型的半导体衬底并与第一半导体区(1)相邻接，以及半导体本体(12)包括具有第一导电类型并且掺杂浓度比衬底(11)掺杂浓度高的另一个半导体区(8)，该另一个半导体区(8)连接到衬底(11)，并通过第一电连接导体(5)连接到再一半导体区(7)上。

3.根据权利要求1所述的半导体器件(10)，其特征在于衬底(11)包括具有第一导电类型的半导体衬底和第四半导体区(4)，并且再一半导体区(7)直接与第一电连接导体(5)相邻接。

4.根据权利要求1，2或3所述的半导体器件(10)，其特征在于再一半导体区(7)与第一半导体区(1)的其中一个子区(1A)相邻接的一部分(7A)具有比再一半导体区(7)的其它部分更宽的宽度。

5.根据权利要求4所述的半导体器件(10)，其特征在于较宽部分(7A)的宽度范围为5-20μm，并且再一半导体区(7)的其它部分的宽度范围为1-5μm。

6.根据权利要求4所述的半导体器件(10)，其特征在于较宽部分(7A)设置在再一半导体区(7)外侧。

7.根据权利要求6所述的半导体器件(10)，其特征在于较宽部分(7A)的宽度范围为5-20μm，并且再一半导体区(7)的其它部分的宽度范围为1-5μm。

8.根据权利要求1-3中任一项所述的半导体器件(10)，其特征在于第一半导体区(1)的子区(1A)的宽度范围为1-5μm。

9.根据权利要求1-3中任一项所述的半导体器件(10)，其特征在于第一导电类型是n-型。

10.一种制造半导体器件(10)的方法，其中形成具有衬底(11)的半导体本体(12)，其中在半导体本体(12)中依次形成具有第一导电类型和第一掺杂浓度的第一半导体区(1)，具有第一导电类型和低于第一掺杂浓度的第二掺杂浓度的第二半导体区(2)，具有与第一导电类型相反的第二导电类型和范围介于第一和第二掺杂浓度之间的第三掺杂浓度的第三半导体区(3)，以及具有第一导电类型和高于第三掺杂浓度的第四掺杂浓度的第四半导体区(4)，其中第一和第四半导体区(1，4)提供有电连接导体(5，6)，并且在器件工作过程中该电连接导体上被施加电压，以及其中第二半导体区(2)的厚度和掺杂浓度被选择为使得在工作过程中第二半导体区(2)被完全耗尽，其特征在于，第一半导体区(1)被分成多个子区(1A)，这些子区通过与第一电连接导体(5)连接并且具有第二导电类型的再一半导体区(7)互相分开。

11.根据权利要求10所述的方法，其特征在于具有第一导电类型的半导体衬底被选择作为衬底(11)，并且第一半导体区(1)形成以便于在衬底(11)上相邻接，具有第一导电类型的另一个半导体区(8)在半导体本体(12)中形成，并且该另一个半导体区(8)具有比衬底(11)的掺杂浓度更高的掺杂浓度，该另一个半导体区(8)连接到衬底(11)，并通过第一电连接导体(5)连接到再一半导体区(7)。

12.根据权利要求11所述的方法，其特征在于在衬底(11)上通过至少能到达衬底(11)的离子注入施加具有第二导电类型的轻掺杂外延半导体层(14)，因此形成再一半导体区(7)，以及其中第一半导体区(1)的子区(1A)和该另一个半导体区(8)通过至少能到达衬底(11)的进一步的离子注入形成，在这之后，第二，第三和第四半导体区(2，3，4)通过外延的方法形成，设置在该另一个半导体区(8)上的半导体本体(12)的一部分被移除，并且电连接导体(5，6)被提供。

13.根据权利要求10所述的方法，其特征在于具有第一导电类型的半导体衬底被选择作为衬底(11)，以及再一半导体区(7)与第一电连接导体(5)直接相邻接。

14.根据权利要求13所述的方法，其特征在于第三，第二和第一半导体区(3，2，1)通过外延的方法依次设置在衬底(11)上，其后通过离子注入在第一半导体区(1)中形成再一半导体区(7)，然后设置电连接导体(5，6)。

15.根据权利要求10-14中的任何一个所述的方法，其特征在于再一半导体区(7)与第一半导体区(1)的其中一个子区(1A)相邻接的一部分(7A)提供有比再一半导体区(7)的其它部分更宽的宽度。

16.根据权利要求10-14中的任何一个所述的方法，其特征在于n-型被选择作为第一导电类型。

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