KR100806508B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 상부 표면 및 하부 표면을 구비하고, 제 1 도전성 타입으로 된 기판 층(13)을 구비한 기판과, 상기 기판 층(13)의 상기 상부 표면의 제 1 부분 아래에서 상기 하부 표면을 따라 연장되는, 상기 기판 내의 제 1 매립 층(12)과, 상기 기판 층(13)의 상기 상부 표면의 제 2 부분 아래에서 상기 하부 표면을 따라 연장되는, 상기 기판 내의 제 2 매립 층(12)과, 상기 제 1 도전성 타입에 대해 반대되는 제 2 도전성 타입을 가지며 제 1 확산 영역(26)과 상기 제 1 매립 층(12) 간의 제 1 항복 전압을 규정하기 위해 상기 제 1 매립 층(12)에 대해 제 1 거리를 갖는, 상기 기판 층(13)의 상기 제 1 부분 내의 제 1 확산 영역(26)과, 상기 제 2 도전성 타입을 가지며 제 2 확산 영역(45)과 상기 제 2 매립 층(12) 간의 제 2 항복 전압을 규정하기 위해 상기 제 2 매립 층(12)에 대해 제 2 거리를 갖는, 상기 기판 층(13)의 상기 제 2 부분 내의 제 2 확산 영역(45)을 포함하며, 상기 제 1 거리가 상기 제 2 거리보다 커서 상기 제 1 항복 전압이 상기 제 2 항복 전압보다 크다.

Description

반도체 장치 및 그 제조 방법{PROTECTION DIODE FOR IMPROVED RUGGEDNESS OF A RADIO FREQUENCY POWER TRANSISTOR AND SELF-DEFINING METHOD TO MANUFACTURE SUCH PROTECTION DIODE}
본 발명은 무선 주파수 전력 트랜지스터의 개선된 강인성(ruggedness)을 위한 보호 다이오드를 구비한 반도체 장치 및 청구항 1에 규정된 상기 보호 다이오드를 제조하는 자기 규정 방법(self-defining method)에 관한 것이다.
무선 주파수(RF) 전력 트랜지스터는 가령 900 MHz 내지 2 GHz의 주파수 범위에서의 무선 통신 디바이스에서 사용된다. RF 전력 트랜지스터의 고장은 부하 임피던스(가령 안테나)와 트랜지스터의 출력 임피던스와의 부정합으로 인해 발생할 수 있다. 이러한 임피던스 부정합으로 인해, RF 트랜지스터의 베이스 및 컬렉터 간의 전압은 항복이 발생하는 레벨 이상의 레벨로 증가할 수 있으며 이로써 트랜지스터가 손상을 입을 수 있다. 컬렉터 및 이미터 간에 접속된 보호 다이오드는 다이오드에 보다 낮은 항복 전압을 제공함으로써 트랜지스터의 항복(breakdown)을 방지할 것이다. 이러한 디바이스는 보호 다이오드로서의 제너 다이오드(Zener diode)를 집적한 트랜지스터를 도시하는 US 5751052에 알려져 있다. US 5751052의 도 2에서, 트랜지스터와 보호 제너 다이오드를 포함하는 디바이스의 단면도가 도시된다. 이러한 종래 기술에 따른 디바이스의 제조 동안, 제너 다이오드의 구성은 추가적인 프로세싱 단계들을 필요로 한다. 반도체 기술 분야의 당업자에게 잘 알려진 바처럼, 그러한 단계들은 각각의 깊이도 또한 정확하게 규정되어야 하는, 정확하게 규정되는 횡형 확산 구역들의 형성을 포함한다.
그러므로, 제너 다이오드의 형성은 디바이스의 제조 시간 및 비용에 불리하게 영향을 준다. 또한, 제너 다이오드의 형성은 현 기술 수준에 의해 가해지는 제한 사항으로 인해 몇몇 타입의 전력 트랜지스터 디바이스에서는 불가능하게 될 수 있다. 가령, 본 기술 분야에서 알려진 바처럼 바이폴라 디바이스에 대한 이중(double) 폴리 실리콘 프로세스에서는, RF 전력 트랜지스터에 접속된 제너 다이오드의 형성은 실현 불가능하다. 하이브리드 LSI 회로 내에서 사용하기 위한 반도체 디바이스는, 동일한 반도체 기판 상에 형성되는 MOSFET 및 적어도 두개의 바이폴라 트랜지스터를 포함하며, EP 387 836호에 개시되고 있다.
본 발명의 목적은 RF 전력 트랜지스터 및 보호 다이오드를 포함하는 바이폴라 디바이스 및 이중 폴리 실리콘 프로세스로 상기 바이폴라 디바이스를 제조하는 방법을 제공하는 것이다.
본 발명은, 상부 표면 및 하부 표면을 구비하고, 제 1 도전성 타입으로 된 기판 층을 구비한 기판―상기 기판 층은 상기 기판 상에 배치되며, 상기 하부 표면은 상기 기판과 상기 기판 층 사이에 존재함―과, 상기 기판 층의 상기 상부 표면의 제 1 부분 아래에서 상기 하부 표면을 따라 연장되는, 상기 기판 내의 제 1 매립 층과, 상기 기판 층의 상기 상부 표면의 제 2 부분 아래에서 상기 하부 표면을 따라 연장되는, 상기 기판 내의 제 2 매립 층과, 상기 제 1 도전성 타입에 대해 반대되는 제 2 도전성 타입을 가지며 제 1 확산 영역과 상기 제 1 매립 층 간의 제 1 항복 전압을 규정하기 위해 상기 제 1 매립 층에 대해 제 1 거리를 갖는, 상기 기판 층의 상기 제 1 부분 내의 제 1 확산 영역과, 상기 제 2 도전성 타입을 가지며 제 2 확산 영역과 상기 제 2 매립 층 간의 제 2 항복 전압을 규정하기 위해 상기 제 2 매립 층에 대해 제 2 거리를 갖는, 상기 기판 층의 상기 제 2 부분 내의 제 2 확산 영역과, 상기 기판 층의 상기 제 2 부분 내의 채널 스탑퍼 영역(channel stopper region)을 포함하며, 상기 채널 스탑퍼 영역은 상기 제 1 도전성 타입이며 상기 기판 내의 상기 기판 층의 상기 제 2 부분을 전기적으로 분리시키며, 상기 채널 스탑퍼 영역은 상기 제 2 확산 영역 및 상기 제 2 매립 층 간의 연장된 채널 스탑퍼 영역으로서 실질적으로 연장되도록 구성되어 상기 제 2 항복 전압을 줄이며, 상기 제 1 거리는 상기 제 2 거리보다 커서 상기 제 1 항복 전압이 상기 제 2 항복 전압보다 큰 반도체 장치에 관한 것이다.
또한, 본 발명은 상기 제 1 확산 영역이 바이폴라 트랜지스터의 베이스이며 상기 제 1 매립 층이 상기 바이폴라 트랜지스터의 컬렉터인, 상술한 바와 같은 장치에 관한 것이다.
또한, 본 발명은 상기 제 2 확산 영역이 보호 다이오드의 애노드이며 상기 제 2 매립 층이 상기 보호 다이오드의 캐소드인, 상술한 바와 같은 장치에 관한 것이다.
또한, 본 발명은 상기 제 1 매립 층이 상기 제 2 매립 층에 접속되며 상기 제 1 매립 층 및 상기 제 2 매립 층이 동일한 단계에서 제조되는, 전술한 장치에 관한 것이다.
또한, 본 발명은 상기 기판 층의 상기 제 2 부분 내의 채널 스탑퍼 영역(channel stopper region)━상기 채널 스탑퍼 영역은 상기 제 1 도전성 타입이며 상기 기판 내의 상기 기판 층의 상기 제 2 부분을 전기적으로 분리시킴━을 더 포함하며, 상기 채널 스탑퍼 영역은 상기 제 2 확산 영역 및 상기 제 2 매립 층 간의 연장된 채널 스탑퍼 영역으로서 실질적으로 연장되도록 구성되어 상기 제 2 항복 전압을 줄이는, 상술한 장치에 관한 것이다.
본 발명은 반도체 장치를 제조하는 방법에 관한 것이며, 상기 방법은, 상부 표면 및 하부 표면을 구비하고, 제 1 도전성 타입으로 된 기판 층을 구비한 기판과, 상기 기판 층의 상기 상부 표면의 제 1 부분 아래에서 상기 하부 표면을 따라 연장되는, 상기 기판 내에 제공되는 제 1 매립 층과, 상기 기판 층의 상기 상부 표면의 제 2 부분 아래에서 상기 하부 표면을 따라 연장되는, 상기 기판 내에 제공되는 제 2 매립 층을 제공하는 단계―상기 기판 층은 상기 기판 상에 배치되며, 상기 하부 표면은 상기 기판과 상기 기판 층 사이에 존재함―와, 상기 제 1 도전성 타입에 대해 반대되는 제 2 도전성 타입을 가지며 제 1 확산 영역과 상기 제 1 매립 층 간의 제 1 항복 전압을 규정하기 위해 상기 제 1 매립 층에 대해 제 1 거리를 갖는 제 1 확산 영역을 상기 기판 층의 상기 제 1 부분 내에 확산시키는 단계와, 상기 제 2 도전성 타입을 가지며 제 2 확산 영역과 상기 제 2 매립 층 간의 제 2 항복 전압을 규정하기 위해 상기 제 2 매립 층에 대해 제 2 거리를 갖는 제 2 확산 영역을 상기 기판 층의 상기 제 2 부분 내에 확산시키는 단계와, 이온 주입에 의해 상기 기판 층의 상기 제 2 부분 내에 채널 스탑퍼 영역을 형성하는 단계를 포함하되, 상기 채널 스탑퍼 영역은 상기 제 1 도전성 타입이며 상기 기판 내의 상기 기판 층의 상기 제 2 부분을 전기적으로 분리시키며, 상기 채널 스탑퍼 영역은 이온 주입에 의해 상기 제 2 확산 영역 및 상기 제 2 매립 층 간에서 연장된 채널 스탑퍼 영역으로서 형성되어, 상기 제 2 항복 전압을 줄이며, 상기 제 1 거리는 상기 제 2 거리보다 커서 상기 제 1 항복 전압이 상기 제 2 항복 전압보다 크다.
또한, 본 발명은 상기 제 1 및 제 2 확산 영역이 상기 제 1 부분 내의 제 1 구역 내의 제 1 폴리 실리콘 층 및 상기 제 2 부분 내의 제 2 구역 내의 제 2 폴리 실리콘 층을 단일 제조 단계로 증착시키고, 상기 제 1 및 제 2 폴리 실리콘 층 각각으로부터 상기 제 1 및 제 2 확산 영역을 단일 어닐링 단계로 확산시킴으로써 형성되며, 상기 제 1 구역은 상기 제 2 구역 보다 작은, 상술한 방법에 관한 것이다.
또한, 본 발명은 상기 기판 층의 상기 제 2 부분 내의 채널 스탑퍼 영역을 이온 주입에 의해 형성하는 단계━상기 채널 스탑퍼 영역은 상기 제 1 도전성 타입이며 상기 기판 내의 상기 기판 층의 상기 제 2 부분을 전기적으로 분리시킴━를 더 포함하며, 상기 채널 스탑퍼 영역은 상기 제 2 확산 영역 및 상기 제 2 매립 층 간에서 연장된 채널 스탑퍼 영역으로서 이온 주입에 의해 형성되어, 상기 제 2 항복 전압을 줄이는, 전술한 방법에 관한 것이다.
본 발명에 따라, 보호 다이오드의 형성은 개별적인 RF 전력 트랜지스터를 구성하기 위해 필요한 여러 프로레싱 단계와 비교하여 다른 임의의 프로세싱 단계(가령, 증착, 주입, 마스킹 및 에칭)들을 필요로 하지 않는다. 보호 다이오드는 전력 트랜지스터가 형성되는 동일한 단계로 형성된다. 또한, 본 발명의 방법은 자기 규정적인데, 즉 프로세싱 단계 동안 발생하는 임의의 변화는 전력 트랜지스터 및 보호 다이오드 양자의 전기적 (및 물리적) 성질에 유사한 방식으로 영향을 줄 것이다. 이러한 상황 하에서, 보호 다이오드의 항복 전압은 트랜지스터의 유해한 항복 전압보다 항상 낮아질 것이다.
이하, 본 발명은 도면을 참조하여 설명될 것이며, 상기 도면은 오직 예시적인 목적을 위한 것이지, 첨부된 청구 범위 내에 규정된 바와 같은 보호의 범위를 한정하기 위한 것이 아니다.
도 1은 RF 전력 트랜지스터 및 보호 다이오드를 포함하는 회로의 종래 기술 도면이며,
도 2는 본 발명에 따른 RF 전력 트랜지스터 및 보호 다이오드를 포함하는 디바이스에 대해 평면으로 본 레이 아웃 도면,
도 3a-3m는 본 발명에 따른 연속적인 프로세싱 단계들 후의 디바이스의 트랜지스터 부분의 단면도,
도 4a-4b는 금속화 단계 후의 두 각각의 바람직한 실시예의 보호 다이오드의 단면도.
도 1은 RF 전력 트랜지스터 및 보호 다이오드를 포함하는 종래 기술 회로의 도면이다. 도 1의 회로(1)에서, 베이스(3), 이미터(4), 컬렉터(5)를 포함하는 RF 전력 트랜지스터(2)가 도시된다. RF 전력 트랜지스터(2)는 공통 이미터 구성으로 본 기술 분야에서 알려진 구성이며, 여기서 이미터(4) 및 기판 영역(6)(도시되지 않음)은 전기 접지 레벨이다. 이미터(4) 및 컬렉터(5) 간에, 저항(8)과 직렬로 된 기생 캐패시턴스(7)가 존재한다. 기생 캐패시턴스(7) 및 저항(8)과 병렬로, 컬렉터(5) 및 이미터(4) 간의 보호 다이오드(9)가 제조 프로세싱에서 생성된다. 보호 다이오드(9)는 캐소드(10) 및 애노드(11)를 포함한다. 보호 다이오드(9)는 컬랙터(5) 및 베이스(3) 간의 전압이 트랜지스터의 항복 레벨까지 증가하는 경우 RF 전력 트랜지스터(2)의 손상을 방지하는 기능을 한다. 보호 다이오드(9)는 트랜지스터의 항복이 발생하기 전에, 보다 낮은 레벨 전압 VCE에서 클립(clip)된다.
본 발명에 따른 회로(1)는 추가적인 프로세싱 단계를 사용하지 않고 바이폴라 트랜지스터 디바이스들의 표준적인 이중 폴리 실리콘 프로세스로 생성된다. 보호 다이오드(9)는 전력 트랜지스터(2)에 필요한 처리 단계와 동일한 프로세싱 단계들 동안 생성된다.
도 2는 본 발병에 따른 RF 전력 트랜지스터(2) 및 보호 다이오드(9)를 포함하는 디바이스에 대한 평면도의 예시적 레이 아웃이다. 기판(6)의 n 타입 에피텍셜 표면 층(13) 상에, 베이스 영역(3), 이미터 영역(4), 컬렉터 영역(12), 보호 다이오드 영역(9)이 규정된다. 이 레이 아웃에서, 기판(6)의 표면 레벨에서, 베이스 영역(3), 이미터 영역(4)이 공통 구역 내에서 서로 밀접하게 위치한다. 얼마 정도의 거리를 두고서, 동일한 표면 레벨에서 다이오드(9)가 위치한다. 기판(6)의 표면 레벨 아래에서, 매립된 컬렉터 영역(12)이 규정되는데, 상기 매립된 컬렉터 영역은 베이스 및 이미터 영역(3,4) 아래로부터 다이오드 영역(9) 아래로까지 연장된다. 컬렉터 영역(12)에서, 컬렉터를 접속하는 컬렉터 개구 영역(31)이 제공된다. 이들 영역(3,4,5,9,31)의 주위에는, 이웃하는 디바이스들로부터 디바이스를 분리시키는 채널 스탑퍼(channel stopper)(점선으로 표시됨)가 규정된다. 컬렉터 영역(12)의 외부에, 채널 스탑퍼는 n 타입 에피텍셜 표면 층(13)을 p 타입으로 국부적으로 도핑한다. 선 AA' 및 BB' 는 각기 도 3a-3m 및 도 4a,4b에 도시된 바와 같은 단면도의 위치를 나타낸다. 매립된 컬렉터 층(12)은 병렬 접속으로 단일의 대형 전력 트랜지스터를 형성하는 다수의 베이스 및 이미터 영역(3,4) 아래에서 연장될 수 있음에 주목해야 한다. 이 경우에, 채널 스탑퍼는 이 단일 대형 전력 트랜지스터를 포함하는 구역을 획정한다.
본 발명에 따른 회로(1)를 형성하기 위해 필요한 프로세싱 단계들은 다음 도 3a-3m에 의해 도시되며, 상기 도 3a-3m은 도 2의 선 AA'에 의해 규정된 단면 구역을 도시하며, 여기서 전력 트랜지스터(2)는 연속적인 단계로 형성된다.
도 4a-4b는 금속화(metalization) 단계 후의 두 각각의 바람직한 실시예의, 도 2에서 선 BB'에 의해 규정된 단면 구역을 도시한다.
도 3a는 컬렉터 영역의 형성의 단계(F1)를 도시한다. 기판(6)에서, 매립된 컬렉터 영역(12)이 형성된다. 주입 프로세스는 p- 도핑된 기판(6) 내에서 횡적으로 한정된 n+ 영역(12)을 규정하여 컬렉터(5)를 형성한다. 본 기술 분야의 당업자에 알려진 바처럼, 컬렉터 영역(12)은, 마스크에 의해 이 단계(F1)에서의 그들의 형성 동안 분리된 몇몇 구역들을 포함할 수 있다.
도 3b는 n+ 영역(12)의 상부 상의 n 타입 에피텍셜 실리콘 층(13)의 형성의 단계(F2)를 도시한다. n+ 영역(12)의 도펀트는 n 타입 에피텍셜 실리콘 층(13)의 증착 프로세스 동안의 열적인 노출로 인해 층(13)으로 약간만 확산된다.
도 3c는 나중의 프로세싱 단계에서 베이스 및 이미터 영역(3,4) 및 n+ 영역(12)(컬렉터(5))으로의 접속부가 형성될 위치를 규정하는 희생 마스크(sacrifical masks)(14,15)의 리소그래픽 형성의 단계(F3)를 도시한다.
도 3d는 n 타입 에피텍셜 실리콘 층(13) 내에서 채널 스탑퍼(17,18)를 규정하는 도펀트 영역의 주입의 단계(F4)를 도시한다.
도 3e는 단계(F5)에서 LOCOS 산화 후의 단면도이다. n 타입 에피텍셜 실리콘 층(13) 내에서, 산화된 영역(21)이 희생 마스크(14,15)를 사용하여 형성된다. 산화된 영역(21)은 차후 프로세싱 단계에서 각기 베이스 및 이미터 영역(3,4) 및 컬렉터 영역(5)으로의 접속부를 형성할 구역(19,20)을 분리한다. LOCOS 산화 프로세스 동안의 열적인 노출로 인해, p 타입 도펀트는 기판(6)으로 더욱 확산되어 채널 스탑퍼(17,18)를 기판(6)으로 연장시킨다.
도 3f에서는, 컬렉터 영역(5)(n+ 영역(12))으로의 접속부의 형성의 단계(F6)가 도시된다. 구역(20)에서, 깊은 n+ 도핑된 플러그(22)가 주입 프로세스에 의해 규정된다. 플러그(22)는 n+ 영역(12)을 구역(20)의 표면에 접속시킨다.
도 3g는 베이스 및 이미터 영역(3,4)의 형성의 단계(F7)를 도시한다. 제 1 p++ 도핑된 폴리 실리콘 층(23)이 증착되며, 이어서 본 기술 분야에서 알려진 바와 같은 리소그래픽 및 에칭 단계를 사용하여 구역(19) 상에 패터닝된다.
구조물의 패시베이션(passivation) 및 분리를 제공하기 위해, 다음 프로세싱 단계(F8)에서, 산화물 층(24)이 도 3h에서 도시된 바처럼 구조물의 상부 상에 증착된다. 본 기술 분야에서 알려진 바와 같은 프로세싱 단계를 사용하는 마스크 후의 에칭에 의해, 구역(19)으로의 층(23,24) 내의 이미터 개구가 규정된다.
도 3i에서, 이미터 개구의 벽들 상에 질화물 L 스페이서(25)를 형성하는 단계(F9)가 도시된다. L 스페이서를 형성하는 동안, 폴리 실리콘 층(23)으로부터의 p 타입 도펀트(가령 B(붕소))가 n 타입 에피텍셜 실리콘 층(13)으로 확산되어, 얕은 p+ 도핑된 영역(26)를 형성한다. 국부적 주입에 의해, 주입된 얕은 p+ 도핑된 영역(26a)이 형성된다. 통상적으로, 영역(26) 및 영역(26a)을 포함하는, 얕은 p+ 도핑된 영역 전체는 1-10㎛의 길이와, 0.3㎛의 폭과, 0.2-0.25㎛의 깊이를 갖는다. 또한, 국부적 주입 단계에 의해, 강하게 도핑된 n+ 영역(50)이 n 타입 에피텍셜 실리콘 층(13) 내에 제공되어 보다 낮은 컬렉터 직렬 저항을 제공한다.
도 3j는 본 기술 분야에서 알려진 바와 같은 프로세싱 단계를 사용하여 폴리실리콘 층 및 플러그를 형성하는 단계(F10)를 도시한다. 제 2 폴리 실리콘 층(28)은 증착되고 이어서 트랜지스터의 이미터 영역(4)으로의 접속으로서 패터닝된다. 폴리 실리콘 층(28)으로부터의 n 타입 도펀트(가령 비소)에 의해, 매우 얕은 n+ 도핑된 영역(27)이, 주입된 얕은 p+ 도핑된 영역(26a)의 상부에서 형성된다.
도 3k는 산화물 층(24)을 선택적으로 에칭함으로써 베이스 영역 컨택트 개구(29,30) 및 컬렉터 컨택트 개구(31)를 형성하는 단계(F11)를 도시한다.
마지막으로, 도 3l은 금속 층이 구조물 상에 증착되는, 금속화 단계(F12)를 도시한다. 패터닝 단계에 의해, 금속 접속부(32,33,34,35)는 각기 컨택트 개구(29,30)를 통한 베이스 영역(3)으로의 접속 및 컨택트 개구(31)를 통한 컬렉터 영역(5)으로의 접속 및 폴리 실리콘 플러그(28)를 통한 이미터 영역(4)으로의 접속을 위해 규정된다.
도 3m은 도펀트 영역(13,26,26a,27,50)을 보다 상세하게 나타내기 위해 디바이스의 트랜지스터 부분의 단면도를 도시한다. 도 3m에서, 베이스 영역(3) 및 이미터 영역(4) 및 n 타입 에피텍셜 실리콘 층(13), 산화된 영역(21), 제 1 p++ 도핑된 폴리 실리콘 층(23), 산화물 층(24), 질화물 L 스페이서(25), 얕은 p+ 도핑된 영역(26), 주입된 얕은 p+ 도핑된 영역(26a), 매우 얕은 n+ 도핑된 영역(27), 강 도핑된 n+ 영역(50)이 도시된다. 제 1 p++ 도핑된 폴리 실리콘 층(23) 및 n 타입 에피텍셜 실리콘 층(13) 간의 접촉 구역의 기하 구조 및 크기로 인해, 도 3m에서 도시된 바와 같은 얕은 p+ 도핑된 영역(26)에 대한 도펀트 프로파일이 확산 프로세스 동안 생성된다. 또한, 확산 프로세스로 인해, 베이스 영역(3) 아래의, 얕은 p+ 도핑된 영역(26)은 이미터 영역(4) 아래의 주입된 얕은 p+ 도핑된 영역(26a) 내의 p 타입 도펀트의 농도 프로파일보다 깊게 연장되는 p 타입 도펀트의 농도 프로파일을 갖는다.
트랜지스터(2)와 동시에, 보호 다이오드(9)가 형성된다. 이는 트랜지스터 를 형성하는데 사용된 전술한 프로세싱 단계(F1-F12)에서의 개별 단계를 선택적으로 사용함으로써 성취된다.
도 4a는 금속화 단계 후의 본 발명에 따른 보호 다이오드(9)를 도시한다. 이는 다음과 같은 방식으로 제조된다. 단계(F1)에서, 기판(6) 내에서, 트랜지스터에 대해 매립된 컬렉터 영역(5)으로서 형성된, n+ 영역(12)이 보호 다이오드(9)의 캐소드 영역(10)으로서 횡적으로 연장된다. 이어서, 단계(F2)에서, n 타입 에피텍셜 실리콘 층(13)이 증착된다. n+ 영역(12)으로부터의 도펀트가 에피 성장 동안의 열적 노출로 인해 n 타입 에픽텍셜 실리콘 층(13)으로 약간만 확산된다. 단계(F3)는, 희생 마스크가 형성되어, 이후 단계에서 다이오드의 애노드(11)가 형성될 구역(41)을 규정한다. 단계(F4)에서, 채널 스탑퍼(42)가 형성된다. 단계(F5)에서, 산화된 영역(43)이 LOCOS 프로세스를 사용하여 형성되어 애노드(11) 구역을 분리시킨다. LOCOS 프로세스 동안의 어닐링으로 인해, 채널 스탑퍼(42)는 이제 기판(6)으로 연장된다. 단계(F7)에서, 제 1 p++ 도핑된 폴리 실리콘 층(23)이 증착되고 애노드(11) 구역의 상부 상에 p++ 도핑된 폴리 실리콘 컨택트(44)로서 패터닝된다. 이어서, 단계(F8)에서, 패시베이션 및 분리를 위한 산화물 층(24)이 p++ 도핑된 폴리 실리콘 컨택트(44) 상에 증착된다. 단계(F9) 동안의 어닐링으로 인해, p++ 도핑된 폴리 실리콘 컨택트(44)로부터의 p 타입 도펀트가 n 타입 에피텍셜 실리콘 층 내부로 확산되어 p 타입 도핑된 영역(45)을 형성한다. 단계(F11)에서, 산화물 층(24)이 개방되어 애노드 컨택트 개구를 생성한다. 금속화 단계(F12)에서, 애노드 컨택트 개구가 금속(46)으로 충진된다.
바람직한 실시예에서, 다이오드(9)의 항복 전압 레벨은 트랜지스터의 베이스 및 컬렉터 간의 항복 전압 레벨보다 작으며, 상기 항복 전압 레벨은 각기 얕은 p+ 도핑된 영역(26) 및 p 타입 도핑된 영역(45)에서의 도펀트 프로파일 및 매립된 층(12)까지의 그들의 거리들에 의해 결정된다.
본 발명에서, p 타입 도핑 영역(45)에 의해 도시된 바와 같은, 애노드(11) 구역은 통상적으로 1-10㎛의 길이 및 10㎛의 폭 및 0.3㎛의 깊이를 갖는다. 도 3m에 도시된 바와 같은 트랜지스터의 결합된 얕은 p+ 도핑된 영역(26,26a)의 깊이 및 폭(길이: 1-10㎛, 폭: 0.3㎛, 깊이: 0.2-0.25㎛)에 비해, 다이오드(9)의 애노드(11)의 면적은 트랜지스터의 베이스 및 이미터 영역(3,4)의 면적보다 상당히 크다.
이러한 면적 차는 확산 프로세스에 의해 형성되는, 얕은 p+ 도핑된 영역(26) 및 p 타입 도핑된 영역(45)에서의 도펀트 프로파일에 영향을 준다. 본 기술의 당업자에게 알려진 바처럼, 얕은 p+ 도핑된 영역(26) 및 p 타입 도핑된 영역(45)에서의 도펀트 확산 프로세스의 동역학(kinetics)이 동일할 것인데, 즉 트랜지스터(2) 및 다이오드(9)의 열적 노출은 프로세싱 단계(F1-F12) 동안 동일하며, 소스 물질도 트랜지스터 및 다이오드 구역에 대해 동일한데, 즉 제 1 p++ 도핑된 폴리 실리콘 층(23) 및/또는 컨택트(44)로부터의 p 타입 도펀트가 동일하다. 타겟 물질도 또한 동일한데, 즉 동일한 프로세스 단계(F2)에서 성장한 n 타입 에피텍셜 실리콘으로 동일하다.
그러나, 보다 큰 p++ 도핑된 폴리 실리콘 컨택트 구역(44) 아래의 도펀트 프로파일은 기하학적 영향으로 인해, 즉, 구역(45)에 의해 규정된 도펀트 소스의 크기가 보다 크기 때문에, n 타입 에피텍셜 실리콘 층(13) 내부로 근소하게 보다 깊게 연장될 것이다. 0.2-0.25㎛의 얕은 p+ 도핑된 영역(26)의 깊이에 대해, p 타입 도핑된 영역(45)의 깊이는 0.30㎛로 추정된다.
또한, 얕은 p+ 도핑된 영역(26) 및 p 타입 도핑된 영역(45)에서의 도펀트 확산 프로세스의 동역학이 동일하기 때문에, 부수적인 프로세스 변화는 얕은 p+ 도핑된 영역(26) 및 p 타입 도핑된 영역(45)에서의 도펀트 프로파일에 유사한 방식으로 영향을 줄 것이다. 즉, 본 발명에 따른 보호 다이오드의 제조 방법은 자기 규정적이다. 가령, 단계(F9)에서의 보다 높은 어닐링 온도로 인해, 도펀트에 대한 확산 깊이가 얕은 p+ 도핑된 영역(26) 및 p 타입 도핑된 영역(45)에 대해 보다 깊어지고, 모든 다른 것들은 동일하다면, p 타입 도핑된 영역(45)의 도펀트 프로파일은 더욱 깊어 질 것이다. 따라서, 다이오드(9)는 트랜지스터의 베이스 컬렉터 전이(base-collector transition)보다 낮은 항복 전압을 가질 것이다.
본 발명에 따른 트랜지스터(2) 및 다이오드(9)를 포함하는 디바이스에서, 베이스 및 컬렉터 간의 트랜지스터의 항복 전압은 18 내지 20 볼트인 반면, 다이오드(9)는 2 볼트 만큼 낮은 항복 전압 16 내지 18 볼트를 갖는다.
보호 다이오드(9)는 기생 트랜지스터 캐패시턴스(7)와 병렬로 이미터(4) 및 컬렉터(5) 간에 존재하는 캐패시턴스를 포함한다. 트랜지스터(2)의 효율에 강한 영향을 주지 않기 위해, 다이오드(9)의 캐패시턴스는 다이오드(9)의 면적 크기에 의해 최적화되어야 한다. 다이오드(9)의 큰 캐패시턴스는 전력 부가 효율(power added efficiency)(dc 입력 전력에서 RF 출력 전력으로의 변환)에 의해 규정된 트랜지스터 효율을 감소시킨다. 다이오드(9)의 작은 캐패시턴스는 다이오드(9)를 통한 전류 휴름을 (아주) 작게 하며, 이로써 다이오드(9)의 보호 능력을 줄인다.
제 2 바람직한 실시예에서, 보호 다이오드(9)는 휠씬 보다 낮은 항복 전압을 보일 수 있다. 도 4b에서, 보호 다이오드(9)는 이 제 2 바람직한 실시예로 도시된다. 제 2 실시예에 따른 보호 다이오드(9)는 도 4a를 참조하여 상술된 바와 동일한 방식으로 형성된다. 여기서, 도 4a에 도시된 바와 같은 채널 스탑퍼(42)는 채널 스탑퍼(47)로 대체되는데, 채널 스탑퍼(47)는 채널 스탑퍼(42)에 비해 다이오드(9)의 p 타입 도핑된 영역(45) 아래에서 연장된 보다 큰 영역을 포함한다. 도 4b에 도시된 다이오드 구조물의 모든 다른 부분들은 도 4a에 도시된 것들과 동일하다. 다이오드(9)의 p 타입 도핑된 영역(45) 아래에서 채널 스탑퍼(47)가 연장되면, 항복 전압 레벨은 유리하게는 대략 10 볼트까지 감소된다. 그러나, 채널 스 탑퍼(47)의 크기가 크면, 보호 다이오드(9)의 캐패시턴스는 (전류 흐름의 증가 및 전력 부가 효율의 감소로 인해) 크게 증가된다. 채널 스탑퍼 구역(47)을 최적화함으로써, 다이오드(9)의 항복 전압 및 캐패시턴스는 디바이스의 사용에 있어서 필요한 만큼 동조될 수 있다.
자기 규정 방식으로 마이크로전자 디바이스를 제조하는 방법은 상술된 프로세싱 단계들의 특정한 순서로 한정되는 것이 아니다. 상술된 바와 동일하거나 다른 기술들을 포함하는 다른 자기 규정 프로세싱 순서들이 고려될 수 있다. 또한, 본 방법은 전력 트랜지스터(2) 및 보호 다이오드(9)를 포함하는 상술된 디바이스로 한정되는 것이 아니라 다른 타입의 마이크로전자 디바이스에도 역시 사용될 수 있다. 가령, 다이오드(9)는 다른 기능을 가질 수 있으며 전력 트랜지스터(2)로부터 분리되어 사용될 수 있다. 일반적으로, 본 발명의 방법은 폴리 실리콘에서 단결정 실리콘으로의 접합을 포함하는 다이오드의 형성을 위한 이중 폴리 실리콘 프로세스로 사용될 수 있다. 가령, 본 발명의 방법은 각 다이오드들의 면적 크기에 따라, 근소하게 상이한 항복 전압들을 갖는 다수의 상기 다이오드들을 하나의 프로세싱 시퀀스로 제조하는데 사용될 수 있다.
또한, 도펀트가 피복 피드 층(covering feed layer)으로부터 메트릭스 층으로 확산되는 것이 상기 메트릭스 층 및 상기 피복 피드 층 간의 계면 구역의 기하 구조에 의존한다는 원리는, 계면 구역의 실제 크기 및 형상을 적당하게 규정함으로써 1, 2 또는 3 차원으로 진행되는 도펀트의 확산 이동을 수정하기 위해 적용될 수 있다. 즉, 1 차원으로의 확산 길이에서의 차이는 계면 구역의 면적 크기를 변화시킴으로써 상술된 바와 같이 성취될 수 있다. 2 차원적 확산 차이는 다양한 크기를 갖는 좁은 라인을 계면 구역으로 사용함으로써 획득될 수 있다. 다양한 크기를 갖는 포인트 컨택트(point contacts)를 사용함으로써, 3 차원적 확산 차이도 획득될 수 있다.

Claims (8)

  1. 반도체 장치에 있어서,
    상부 표면 및 하부 표면을 구비하고, 제 1 도전성 타입으로 된 기판 층(13)을 구비한 기판(6)―상기 기판 층(13)은 상기 기판(6) 상에 배치되며, 상기 하부 표면은 상기 기판(6)과 상기 기판 층(13) 사이에 존재함―과,
    상기 기판 층(13)의 상기 상부 표면의 제 1 부분 아래에서 상기 하부 표면을 따라 연장되는, 상기 기판 내의 제 1 매립 층(12)과, 상기 기판 층(13)의 상기 상부 표면의 제 2 부분 아래에서 상기 하부 표면을 따라 연장되는, 상기 기판 내의 제 2 매립 층(12)과,
    상기 제 1 도전성 타입에 대해 반대되는 제 2 도전성 타입을 가지며 제 1 확산 영역(26)과 상기 제 1 매립 층(12) 간의 제 1 항복 전압을 규정하기 위해 상기 제 1 매립 층(12)에 대해 제 1 거리를 갖는, 상기 기판 층(13)의 상기 제 1 부분 내의 제 1 확산 영역(26)과,
    상기 제 2 도전성 타입을 가지며 제 2 확산 영역(45)과 상기 제 2 매립 층(12) 간의 제 2 항복 전압을 규정하기 위해 상기 제 2 매립 층(12)에 대해 제 2 거리를 갖는, 상기 기판 층(13)의 상기 제 2 부분 내의 제 2 확산 영역(45)과,
    상기 기판 층(13)의 상기 제 2 부분 내의 채널 스탑퍼 영역(channel stopper region)(42)을 포함하며,
    상기 채널 스탑퍼 영역(42)은 상기 제 1 도전성 타입이며 상기 기판(6) 내의 상기 기판 층(13)의 상기 제 2 부분을 전기적으로 분리시키며,
    상기 채널 스탑퍼 영역(42)은 상기 제 2 확산 영역(45) 및 상기 제 2 매립 층(12) 간의 연장된 채널 스탑퍼 영역(47)으로서 실질적으로 연장되도록 구성되어 상기 제 2 항복 전압을 줄이며,
    상기 제 1 거리는 상기 제 2 거리보다 커서 상기 제 1 항복 전압이 상기 제 2 항복 전압보다 큰
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 확산 영역(26)이 바이폴라 트랜지스터의 베이스(3)이며,
    상기 제 1 매립 층(12)이 상기 바이폴라 트랜지스터의 컬렉터(5)인
    반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 확산 영역(45)이 보호 다이오드(9)의 애노드이며,
    상기 제 2 매립 층(12)이 상기 보호 다이오드(9)의 캐소드인
    반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 매립 층(12)이 상기 제 2 매립 층(12)에 접속되며
    상기 제 1 매립 층 및 상기 제 2 매립 층이 동일한 단계에서 제조되는
    반도체 장치.
  5. 삭제
  6. 반도체 장치 제조 방법에 있어서,
    상부 표면 및 하부 표면을 구비하고, 제 1 도전성 타입으로 된 기판 층(13)을 구비한 기판과, 상기 기판 층(13)의 상기 상부 표면의 제 1 부분 아래에서 상기 하부 표면을 따라 연장되는, 상기 기판 내에 제공되는 제 1 매립 층(12)과, 상기 기판 층(13)의 상기 상부 표면의 제 2 부분 아래에서 상기 하부 표면을 따라 연장되는, 상기 기판 내에 제공되는 제 2 매립 층(12)을 제공하는 단계―상기 기판 층은 상기 기판 상에 배치되며, 상기 하부 표면은 상기 기판과 상기 기판 층 사이에 존재함―와,
    상기 제 1 도전성 타입에 대해 반대되는 제 2 도전성 타입을 가지며 제 1 확산 영역(26)과 상기 제 1 매립 층(12) 간의 제 1 항복 전압을 규정하기 위해 상기 제 1 매립 층(12)에 대해 제 1 거리를 갖는 제 1 확산 영역(26)을 상기 기판 층(13)의 상기 제 1 부분 내에 확산시키는 단계와,
    상기 제 2 도전성 타입을 가지며 제 2 확산 영역(45)과 상기 제 2 매립 층(12) 간의 제 2 항복 전압을 규정하기 위해 상기 제 2 매립 층(12)에 대해 제 2 거리를 갖는 제 2 확산 영역(45)을 상기 기판 층(13)의 상기 제 2 부분 내에 확산시키는 단계와,
    이온 주입에 의해 상기 기판 층(13)의 상기 제 2 부분 내에 채널 스탑퍼 영역(42)을 형성하는 단계를 포함하되,
    상기 채널 스탑퍼 영역(42)은 상기 제 1 도전성 타입이며 상기 기판(6) 내의 상기 기판 층(13)의 상기 제 2 부분을 전기적으로 분리시키며,
    상기 채널 스탑퍼 영역(42)은 이온 주입에 의해 상기 제 2 확산 영역(45) 및 상기 제 2 매립 층(12) 간에서 연장된 채널 스탑퍼 영역(47)으로서 형성되어, 상기 제 2 항복 전압을 줄이며,
    상기 제 1 거리는 상기 제 2 거리보다 커서 상기 제 1 항복 전압이 상기 제 2 항복 전압보다 큰
    반도체 장치 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 확산 영역(26,45)은, 상기 제 1 부분 내의 제 1 구역 내의 제 1 폴리 실리콘 층(23) 및 상기 제 2 부분 내의 제 2 구역 내의 제 2 폴리 실리콘 층(44)을 단일 제조 단계로 증착시키고, 상기 제 1 및 제 2 폴리 실리콘 층(23,44) 각각으로부터 상기 제 1 및 제 2 확산 영역(26,45)을 단일 어닐링 단계로 확산시킴으로써 형성되되,
    상기 제 1 구역은 상기 제 2 구역 보다 작은
    반도체 장치 제조 방법.
  8. 삭제
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