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Die
vorliegende Erfindung betrifft eine Halbleiteranordnung mit einer
Schutzdiode für
verbesserte Robustheit eines Hochfrequenz-Leistungstransistors und
ein selbstdefinierendes Verfahren zum Herstellen einer solchen Schutzdiode
wie es am Anfang von Anspruch 1 und 5 definiert ist.
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Hochfrequenz-Leistungstransistoren
werden z. B. für
mobile Datenübertragungsgeräte im Frequenzbereich
von 900 MHz bis 2 GHz verwendet. Wegen einer Fehlanpassung der Lastimpedanz
(z. B. eine Antenne) und der Ausgangsimpedanz des Transistors kann
ein Ausfall von Hochfrequenz-Leistungstransistoren auftreten. Aufgrund
der Impedanzfehlanpassung kann sich die Spannung zwischen Basis und
Kollektor des Hochfrequenztransistors über den Pegel hinaus erhöhen, bei
dem Durchbruch auftritt und der Transistor beschädigt wird. Eine zwischen Kollektor
und Emitter geschaltete Schutzdiode wird einen Durchbruch des Transistors
verhindern, indem eine geringere Durchbruchspannung für die Diode vorgesehen
wird. Ein solches Bauelement ist von der
US 5,751,052 bekannt, die einen mit
einer Zenerdiode als Schutzdiode integrierten Transistor zeigt.
In
2 von
US 5,751,052 ist
der Querschnitt eines Bauelements gezeigt, das einen Transistor
und eine Z-Schutzdiode aufweist. Während der Herstellung eines
Bauelements nach diesem Stand der Technik erfordert der Aufbau der
Z-Diode zusätzliche
Bearbeitungsschritte. Wie es Fachleuten auf dem Gebiet der Halbleitertechnologie
bekannt ist, umfassen diese Schritte die Bildung von genau definierten,
seitlichen Diffusionsgebieten, für
die die entsprechende Tiefe ebenfalls genau bestimmt werden muss.
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Deshalb
trägt die
Bildung einer Z-Diode nachteilig bei zur Herstellungszeit und den
Kosten des Bauelements. Ferner kann die Bildung einer Z-Diode in
einigen Typen von Leistungstransistor-Bauelementen aufgrund von
Einschränkungen verhindert
werden, die durch die Technologie auferlegt sind. Zum Beispiel ist
in einem an sich bekannten Doppel-Polysilizium-Prozess für bipolare
Bauelemente die Bildung einer mit einem Hochfrequenz-Leistungstransistor
geschalteten Z-Diode nicht
durchführbar.
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Von
der
EP 387 836 ist ein
Halbleiterbauelement zur Verwendung in einem LSI-Hybridschaltkreis bekannt, das MOS-Feldeffekttransistoren
und zumindest zwei Bipolartransistoren aufweist, die alle auf dem
gleichen Halbleiterschichtträger
ausgebildet sind.
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Vom
Stand der Technik ist außerdem
bekannt: Internationale Patentanmeldung
WO 97/17726 , die einen mit integrierten
Hochspannungsschaltkreisen kompatiblen Bipolartransistor mit geringem
Kollektorwiderstand offenbart. Patentzusammenfassungen aus Japan
(Veröffentlichungsnummer
020 63155 ) offenbart ein
Bauelement mit monolithischem Schaltkreis, bei dem geringe Durchschlagfestigkeit
und hohe Durchschlagfestigkeit in gemischter Weise auf dem Schichtträger vorhanden
sind.
US 4,979,001 offenbart
eine verdeckte Z-Diodenstruktur in einem konfigurierbaren integrierten
Schaltkreis.
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Eine
Aufgabe der vorliegenden Erfindung ist die Bereitstellung eines
bipolaren Bauelements, das einen Hochfrequenz-Leistungstransistor
und eine Schutzdiode umfasst, sowie eines Verfahrens zum Herstellen
eines solchen bipolaren Bauelements in einem Doppel-Polysilizium-Prozess.
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Die
vorliegende Erfindung betrifft eine Halbleiteranordnung, die aufweist:
ein Substrat mit einer Substratschicht, welche eine obere Fläche und
eine untere Fläche
besitzt, wobei die Substratschicht einen ersten Leitfähigkeitstyp
aufweist, die Substratschicht auf dem Substrat angeordnet ist, und
die untere Fläche
zwischen dem Substrat und der Substratschicht liegt; eine erste
vergrabene Schicht in dem Substrat, welche sich entlang der unteren
Fläche
unter einem ersten Abschnitt der oberen Fläche der Substratschicht erstreckt,
und eine zweite vergrabene Schicht in dem Substrat, welche sich
entlang der unteren Fläche
unter einem zweiten Abschnitt der oberen Fläche der Substratschicht erstreckt;
ein erstes Diffusionsgebiet im ersten Abschnitt der Substratschicht,
das einen zweiten Leitfähigkeitstyp
aufweist, der dem ersten Leitfähigkeitstyp
entgegengesetzt ist, und das einen ersten Abstand zu der ersten
vergrabenen Schicht aufweist, zum Definieren einer ersten Durchbruchspannung
zwischen dem ersten Diffusionsgebiet und der ersten vergrabenen
Schicht; ein zweites Diffusionsgebiet im zweiten Abschnitt der Substratschicht,
das den zweiten Leitfähigkeitstyp aufweist
und einen zweiten Abstand zur zweiten vergrabenen Schicht besitzt,
zum Definieren einer zweiten Durchbruchspannung zwischen dem zweiten
Diffusionsgebiet und der zweiten vergrabenen Schicht;
wobei
der erste Abstand größer ist
als der zweite Abstand, derart, dass die erste Durchbruchspannung größer ist
als die zweite Durchbruchspannung; und
ein Kanalstopper-Gebiet
im zweiten Abschnitt der Substratschicht, das den ersten Leitfähigkeitstyp
aufweist, zum elektrischen Isolieren des zweiten Abschnitts der
Substratschicht innerhalb des Substrats, wobei das Kanalstopper-Gebiet derart angeordnet ist,
dass es sich im Wesentlichen als ein ausgedehntes Kanalstopper-Gebiet
zwischen dem zweiten Diffusionsgebiet und der zweiten vergrabenen
Schicht erstreckt, zum Reduzieren der zweiten Durchbruchspannung.
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Ferner
betrifft die vorliegende Erfindung die wie oben beschriebene Anordnung,
bei der das erste Diffusionsgebiet eine Basis eines Bipolartransistors und
die erste vergrabene Schicht ein Kollektor des Bipolartransistors
ist.
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Außerdem betrifft
die vorliegende Erfindung die oben erwähnte Anordnung, bei der das
zweite Diffusionsgebiet eine Anode von einer Schutzdiode und die
zweite vergrabene Schicht eine Kathode der Schutzdiode ist.
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Überdies
betrifft die vorliegende Erfindung die oben erwähnte Anordnung, bei der die
erste vergrabene Schicht mit der zweiten vergrabenen Schicht verbunden
ist, und die erste und zweite vergrabene Schicht in demselben Schritt
hergestellt werden.
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Die
vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer
Halbleiteranordnung, umfassend die Schritte:
- – Bereitstellen
eines Substrates mit einer Substratschicht, die eine obere und eine
untere Fläche aufweist,
die Substratfläche
auf dem Substrat angeordnet ist, die untere Fläche zwischen dem Substrat und
der Substratschicht liegt, die Substratschicht einen ersten Leitfähigkeitstyp
aufweist, in dem Substrat eine erste vergrabene Schicht vorgesehen
ist, die sich entlang der unteren Fläche unter einem ersten Abschnitt
der oberen Fläche
der Substratschicht erstreckt, und in dem Substrat eine zweite vergrabene
Schicht vorgesehen ist, die sich entlang der unteren Fläche unter einem
zweiten Abschnitt der oberen Fläche
der Substratschicht erstreckt;
- – Eindiffundieren
eines ersten Diffusionsgebietes in den ersten Abschnitt der Substratschicht,
das einen zweiten Leitfähigkeitstyp,
der dem ersten Leitfähigkeitstyp
entgegengesetzt ist, besitzt, und das einen ersten Abstand zu der
ersten vergrabenen Schicht aufweist, zum Definieren einer ersten Durchbruchspannung
zwischen dem ersten Diffusionsgebiet und der ersten vergrabenen
Schicht;
- – Eindiffundieren
eines zweiten Diffusionsgebietes in den zweiten Abschnitt der Substratschicht, das
den zweiten Leitfähigkeitstyp
besitzt und einen zweiten Abstand zu der zweiten vergrabenen Schicht
aufweist, zum Definieren einer zweiten Durchbruchspannung zwischen
dem zweiten Diffusionsgebiet und der zweiten vergrabenen Schicht;
wobei der erste Abstand größer ist
als der zweite Abstand, derart, dass die erste Durchbruchspannung
größer ist
als die zweite Durchbruchspannung; und
- – Ausbilden
eines Kanalstopper-Gebietes durch Ionenimplantation in dem zweiten
Abschnitt der Substratschicht, das den ersten Leitfähigkeitstyp aufweist,
zum elektrischen Isolieren des zweiten Abschnitts der Substratschicht
innerhalb des Substrats, wobei das Kanalstopper-Gebiet durch Ionenimplantation
als ein ausgedehntes Kanalstopper-Gebiet zwischen dem zweiten Diffusionsgebiet
und der zweiten vergrabenen Schicht gebildet wird, zum Verringern
der zweiten Durchbruchspannung.
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Außerdem betrifft
die vorliegende Erfindung das oben beschriebene Verfahren, bei dem
das erste und das zweite Diffusionsgebiet in einem einzigen Herstellungsschritt
durch Abscheiden einer ersten Polysilizium-Schicht in einem ersten
Gebiet im ersten Abschnitt und einer zweiten Polysilizium-Schicht
in einem zweiten Gebiet im zweiten Abschnitt und durch Eindiffundieren
der ersten und zweiten Diffusionsgebiete aus der ersten bzw. zweiten
Polysilizium-Schicht in einem einzigen Annealingschritt, wobei das
erste Gebiet kleiner als das zweite Gebiet ist, gebildet werden.
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Nach
der vorliegenden Erfindung erfordert die Bildung der Schutzdiode
keine zusätzlichen
Verarbeitungsschritte (z. B. Abscheiden, Implantierung, Maskierung
und Ätzen)
im Vergleich zu den Verarbeitungsschritten, die benötigt werden,
um einen einzelnen Hochfrequenz-Leistungstransistor zu bauen. Die Schutzdiode
wird innerhalb derselben Verarbeitungsschritte wie für den Leistungstransistor
gebildet. Ferner ist das Verfahren der vorliegenden Erfindung selbstdefinierend:
d. h., beliebige, während
der Verarbeitungsschritte auftretende Änderungen werden die elektrischen
(und physikalischen) Eigenschaften sowohl des Leistungstransistors
als auch der Schutzdiode in ähnlicher
Weise beeinflussen. Unter diesen Umständen wird die Durchbruchspannung
der Schutzdiode immer kleiner sein als die schädliche Durchbruchspannung des
Transistors.
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Nachstehend
wird die Erfindung mit Bezug auf einige Zeichnungen erläutert, die
nur für
Darstellungszwecke beabsichtigt sind und nicht den Schutzumfang,
wie in den begleitenden Patentansprüchen definiert, begrenzen sollen.
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1 zeigt
die schematische Darstellung einer bekannten Ausführung eines
Schaltkreises, der einen Hochfrequenz-Leistungstransistor und eine Schutzdiode
aufweist;
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2 zeigt
schematisch ein Layout in Draufsicht für ein Bauelement, das einen
Hochfrequenz-Leistungstransistor und eine Schutzdiode nach der vorliegenden
Erfindung umfasst;
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3a–3m eigen
schematisch Querschnittsansichten des Transistorteils des Bauelements
nach aufeinander folgenden Verarbeitungsschritten gemäß der vorliegenden
Erfindung;
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4a und 4b zeigen
Querschnittsbereiche der Schutzdiode in einem Beispiel (4a) und
einer bevorzugten Ausführung
(4b) nach dem Metallisierungsschritt.
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1 zeigt
die schematische Darstellung einer bekannten Ausführung eines
Schaltkreises, der einen Hochfrequenz-Leistungstransistor und eine Schutzdiode
aufweist. Im Schaltkreis 1 von 1 ist der
Hochfrequenz-Leistungstransistor 2 mit einer Basis 3,
einem Emitter 4 und einem Kollektor 5 dargestellt.
Der Hochfrequenz-Leistungstransistor 2 befindet sich in
einer Anordnung, die an sich als Emittergrundschaltung bekannt ist,
bei der sich Emitter 4 und Substratbereich 6 (nicht
dargestellt) auf elektrischem Massepegel befinden. Zwischen Emitter 4 und
Kollektor 5 gibt es eine mit einem Widerstand 8 in
Reihe geschaltete parasitäre
Kapazität 7.
Parallel zu der parasitären
Kapazität 7 und
dem Widerstand 8 wird im Herstellungsprozess eine Schutzdiode 9 zwischen
Kollektor 5 und Emitter 4 erzeugt. Die Schutzdiode 9 weist
eine Kathode 10 und eine Anode 11 auf. Die Schutzdiode 9 dient
dazu, Beschädigung des
Hochfrequenz-Leistungstransistors 2 in dem Fall zu verhindern,
dass die Spannung zwischen Kollektor 5 und Basis 3 auf
die Durchbruchhöhe
des Transistors ansteigt. Die Schutzdiode 9 wird bei einer Spannung
VCE geringerer Höhe abschneiden, bevor ein Durchbruch
des Transistors auftritt.
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Der
Schaltkreis 1 gemäß der vorliegenden Erfindung
wird in einem normalen Doppel-Polysilizium-Prozess für bipolare
Transistorbauelemente ohne Anwendung von zusätzlichen Verarbeitungsschritten
hergestellt. Die Schutzdiode 9 wird während derselben Verarbeitungsschritte,
wie sie für
den Leistungstransistor 2 benötigt werden, gebildet.
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2 zeigt
schematisch ein beispielhaftes Layout in Draufsicht für ein Bauelement,
das einen Hochfrequenz-Leistungstransistor 2 und eine Schutzdiode 9 nach
der vorliegenden Erfindung aufweist. Auf der n-leitenden, epitaxialen
Oberflächenschicht 13 des
Substrates 6 sind eine Basiszone 3, eine Emitterzone 4,
eine Kollektorzone 12 und ein Schutzdiodenbereich 9 definiert.
In diesem Layout sind auf dem Oberflächenniveau des Substrates 6 die
Basiszone 3 und Emitterzone 4 in einem gemeinsamen
Bereich eng zusammen angeordnet. In einem bestimmten Abstand auf
dem gleichen Oberflächenniveau
ist der Diodenbereich 9 angeordnet. Unter dem Oberflächenniveau
des Substrates 6 ist eine vergrabene Kollektorzone 12 definiert,
die sich von unterhalb der Basiszone 3 und der Emitterzone 4 bis unterhalb
des Diodenbereiches 9 erstreckt. In der Kollektorzone 12 ist
ein Kollektoröffnungsbereich 31 zum
Anschließen
des Kollektors vorgesehen. Um diese Bereiche 3, 4, 5, 9, 31 herum
ist ein Kanalstopper (durch eine Strichlinie dargestellt) definiert,
um das Bauelement von benachbarten Bauelementen zu isolieren. Außerhalb
der Kollektorzone 12 dotiert der Kanalstopper örtlich die
n-leitende, epitaxiale Oberflächenschicht 13 zum
n-Typ. Die Linien AA' und
BB' geben die Stellen
der Querschnittsansichten an, wie sie in den 3a–3m bzw.
den 4a, 4b dargestellt sind. Es wird
angemerkt, dass sich die vergrabene Kollektorzone 12 unter
einer Vielzahl von Basis- und Emitterzonen 3, 4 erstrecken
kann, die in einer parallelen Verbindung einen einzelnen Hochleistungstransistor
bilden. In diesem Fall grenzt der Kanalstopper den diesen einzelnen
Hochleistungstransistor aufweisenden Bereich ab.
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Die
zur Bildung eines Schaltkreises 1 nach der vorliegenden
Erfindung benötigten
Verarbeitungsschritte sind durch die folgenden 3a–3m dargestellt,
die schematisch eine durch die Linie AA' in 2 definierte
Querschnittsfläche
zeigen, in der der Leistungstransistor 2 in aufeinander
folgenden Schritten gebildet wird.
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Die 4a und 4b zeigen
eine durch die Linie BB' in 2 definierte
Querschnittsfläche der
Schutzdiode 9 in jeweils einem Beispiel und einer bevorzugten
Ausführung
nach dem Metallisierungsschritt.
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3a stellt
einen Schritt F1 der Bildung einer Kollektorzone dar. Im Substrat 6 ist
eine vergrabene Kollektorzone 12 ausgebildet. Ein Implantationsprozess
bildet einen seitlich begrenzten n+ Bereich 12 in
dem p-dotierten Substrat 6 zur Bildung des Kollektors 5.
Wie Fachleuten bekannt ist, kann die Kollektorzone 12 mehrere
Flächen
umfassen, die während
ihrer Bildung in diesem Schritt F1 mit Hilfe einer Maske getrennt
werden.
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3b stellt
einen Schritt F2 der Bildung einer n-leitenden, epitaxialen Siliziumschicht 13 über dem
n+ Bereich 12 dar. Die Dotierungssubstanz
des n+ Bereichs 12 diffundiert
wegen der Aussetzung von Wärme
während
des Auftragungsprozesses der n-leitenden, epitaxialen Siliziumschicht 13 leicht
in die Schicht 13 ein.
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3c stellt
einen Schritt F3 der lithografischen Bildung von Opfermasken 14, 15 dar,
die die Stellen definieren, in denen bei einem späteren Verarbeitungsschritt
Basis- und Emitterzonen 3, 4 sowie eine Verbindung
mit dem n+ Bereich 12 (Kollektor 5) ausgebildet
werden.
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3d stellt
einen Schritt F4 der Implantation von Dotierungsbereichen dar, die
Kanalstopper 17, 18 in der n-leitenden, epitaxialen
Siliziumschicht 13 festlegen.
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3e stellt
eine Querschnittsansicht nach einer Lokaloxidation von Silizium
in einem Schritt F5 dar. In der n-leitenden, epitaxialen Siliziumschicht 13 werden
unter Verwendung der Opfermasken 14 und 15 oxidierte
Bereiche 21 ausgebildet. Die oxidierten Bereiche 21 isolieren
die Gebiete 19, 20, um in einem späteren Verarbeitungsschritt
Basis- und Emitterbereiche 3, 4 bzw. eine Verbindung
mit der Kollektorzone 5 zu bilden. Wegen der Aussetzung
von Wärme während des
LOCOS-Verfahrens diffundiert p-leitende Dotierungssubstanz weiter
in das Substrat 6 ein, womit sich die Kanalstopper 17 und 18 in
das Substrat 6 ausdehnen.
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In 3f ist
ein Schritt F6 der Bildung der Verbindung mit der Kollektorzone 5 (n+ Bereich 12) dargestellt. Durch
einen Implantationsprozess wird in dem Gebiet 20 ein tiefer
n+ dotierter Steckkontakt 22 ausgebildet.
Der Steckkontakt 22 verbindet den n+ Bereich 12 mit
der Oberfläche
des Gebietes 20.
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3g veranschaulicht
einen Schritt F7 der Bildung der Basis- und Emitterzonen 3, 4.
Auf das Gebiet 19 wird eine erste p++ dotierte
Polysiliziumschicht 23 aufgebracht und anschließend unter
Nutzung von an sich bekannten lithografischen Schritten und Ätzschritten
strukturiert.
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Um
eine Passivierung und Isolierung der Struktur zu bewirken, wird
in einem nächsten
Verarbeitungsschritt F8 über
der Struktur eine Oxidschicht 24, wie in 3h gezeigt,
aufgebracht. Mit Hilfe einer Maskenätzung wird unter Verwendung
von an sich bekannten Verarbeitungsschritten die Emitteröffnung in
Schicht 23 und 24 zu dem Gebiet 19 festgelegt.
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In 3i ist
ein Schritt F9 der Bildung von Nitrid-L-Abstandsschichten 25 an
den Wänden
der Emitteröffnung
dargestellt. Während
der Bildung der L-Abstandsschichten
diffundiert p-leitende Dotierungssubstanz (z. B. B) von der Polysiliziumschicht 23 in
die n-leitende, epitaxiale Siliziumschicht 13, indem ein
flacher p+ dotierter Bereich 26 gebildet
wird. Durch lokale Implantation wird ein implantierter flacher,
p+ dotierter Bereich 26a gebildet.
Typisch ist, dass der gesamte flache, p+ dotierte
Bereich, der sowohl Bereich 26 als auch Bereich 26a umfasst,
eine Länge
von 1–10 μm, eine Breite
von 0,3 μm
und eine Tiefe von 0,2–0,25 μm besitzt.
Außerdem
wird in der n-leitenden, epitaxialen Silizium schicht 13 durch
einen lokalen Implantationsschritt ein hoher dotierter n+ Bereich 50 ausgebildet, um einen
kleineren Reihenwiderstand zu bewirken.
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3j zeigt
einen Schritt F10 der Bildung einer Polysiliziumschicht und eines
Steckkontakts unter Verwendung von an sich bekannten Verarbeitungsschritten.
Eine zweite Polysiliziumschicht 28 wird aufgebracht und
anschließend
als Verbindung zu der Emitterzone 4 des Transistors strukturiert. Durch
Diffusion von n-leitender
Dotierungssubstanz (z. B. As) aus der Polysiliziumschicht 28 wird
ein sehr flacher n+ dotierter Bereich 27 an
der Oberseite des implantierten flachen p+ dotierten
Bereiches 26a gebildet.
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3k zeigt
einen Schritt F11 der Bildung der Basiszonen-Kontaktöffnung 29, 30 und
der Kollektorkontaktöffnung 31 durch
selektives Ätzen
der Oxidschicht 24.
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Schließlich zeigt 31 einen Metallisierungsschritt F12, bei
dem eine Metallschicht auf die Struktur aufgebracht wird. Durch
einen Strukturierungsschritt werden Metallkontakte 32, 33, 34, 35 jeweils
zur Verbindung mit der Basiszone 3 durch die Kontaktöffnungen 29, 30,
mit der Kollektorzone 5 durch die Kontaktöffnung 31 und
mit der Emitterzone 4 durch den Polysiliziumsteckkontakt 28 festgelegt.
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3m stellt schematisch die Querschnittsansicht
des Transistorteils des Bauelements dar, um die Dotierungssubstanzbereiche 13, 26, 26a, 27 und 50 ausführlicher
anzuzeigen. In 3m sind die Basiszone 3,
die Emitterzone 4, die n-leitende, epitaxiale Siliziumschicht 13,
die oxidierten Bereiche 21, die ersten p++ dotierten
Polysiliziumschichten 23, die Oxidschichten 24,
die Nitrid-L-Abstandsschichten 25, der flache p+ dotierte Bereich 26, der implantierte
flache p+ dotierte Bereich 26a,
der sehr flache n+ dotierte Bereich 27 und
der hoch dotierte n+ Bereich 50 dargestellt.
Aufgrund der Geometrie und der Größe der Kontaktfläche zwischen
der ersten p++ dotierten Polysiliziumschicht 23 und
der n-leitenden, epitaxialen Siliziumschicht 13 wird während des
Diffusionsprozesses ein Dotierungssubstanzprofil für den flachen
p+ dotierten Bereich 26, wie in 3m schematisch dargestellt, erzeugt. Außerdem besitzt
der flache p+ dotierte Bereich 26 unter
der Basiszone 3 aufgrund des Diffusionsprozesses ein Konzentrationsprofil
von p-leitender Dotierungssubstanz, das sich tiefer als das Konzentrations profil
der p-leitenden Dotierungssubstanz in dem implantierten flachen
p+ dotierten Bereich 26a unter
der Emitterzone 3 erstreckt.
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Gleichzeitig
mit dem Transistor 2 wird die Schutzdiode 9 ausgebildet.
Dies wird durch eine selektive Verwendung getrennter Schritte in
den oben erwähnten,
zur Bildung des Transistors verwendeten Verarbeitungsschritten F1–F12 erreicht.
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4a zeigt
eine Schutzdiode 9 entsprechend einem Beispiel nach dem
Metallisierungsschritt. Sie wird auf folgende Art und Weise hergestellt.
Beim Schritt F1 wird in dem Substrat 6 der als vergrabene
Kollektorbereich 5 für
den Transistor gebildete n+ Bereich 12 seitlich
als der Kathodenbereich 10 der Schutzdiode 9 ausgedehnt.
Anschließend wird
im Schritt F2 die n-leitende, epitaxiale Siliziumschicht 13 aufgebracht.
Dotierungssubstanz aus dem n+ Bereich 12 diffundiert
wegen der Aussetzung von Wärme
beim epitaxialen Wachstum leicht in die n-leitende, epitaxiale Siliziumschicht 13 ein.
Im Schritt F3 wird eine Opfermaske gebildet, um das Gebiet 41 festzulegen,
in dem bei einer späteren
Stufe die Anode 11 der Diode gebildet werden wird. Im Schritt
F4 wird ein Kanalstopper 42 ausgebildet. Im Schritt F5 werden
oxidierte Bereiche 43 unter Verwendung des LOGOS-Verfahrens
ausgebildet, um das Gebiet der Anode 11 zu isolieren. Wegen
des Ausheilens während
des LOGOS-Verfahrens dehnt sich der Kanalstopper 42 jetzt
in das Substrat 6 hinein aus. Im Schritt F7 wird die erste
p++ dotierte Polysiliziumschicht 23 aufgebracht
und als ein p+ + dotierter
Polysiliziumkontakt 44 über
dem Gebiet der Anode 11 strukturiert. Anschließend wird
im Schritt F8 die Oxidschicht 24 zur Passivierung und Isolierung über dem p++ dotierten Polysiliziumkontakt 44 aufgebracht.
Aufgrund des Ausheilens beim Schritt F9 diffundiert p-leitende Dotierungssubstanz
aus dem p+ + dotierten Polysiliziumkontakt 44 in
die n-leitende, epitaxiale Siliziumschicht ein, um einen p-leitenden
dotierten Bereich 45 zu bilden. Im Schritt F11 wird die
Oxidschicht 24 geöffnet,
um eine Anodenkontaktöffnung
zu erzeugen. Im Metallisierungsschritt F12 wird die Anodenkontaktöffnung mit
Metall 46 gefüllt.
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In
diesem Beispiel ist die Höhe
der Durchbruchspannung der Diode 9 kleiner als die Durchbruchspannungshöhe zwischen
der Basis und dem Kollektor des Transistors, die durch die Dotierungssubstanzprofile
in dem flachen p+ dotierten Be reich 26 bzw.
dem p-leitenden, dotierten Bereich 45 und ihre Abstände zu der
vergrabenen Schicht 12 bestimmt wird.
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In
der vorliegenden Erfindung besitzt das Gebiet der Anode 11,
wie durch den gleitenden, dotierten Bereich 45 dargestellt,
typischerweise eine Länge
von 1–10 μm, eine Breite
von 10 μm
und eine Tiefe von 0,3 μm.
Im Vergleich zur Länge
und Breite der kombinierten flachen p+ dotierten
Bereiche 26, 26a des Transistors gemäß 3m (Länge:
1–10 μm, Breite:
0,3 μm,
Tiefe: 0,2–0,25 μm) ist die
Größe des Flächeninhalts
von der Anode 11 der Diode 9 viel größer als
die Größe des Flächeninhalts
von Basis- und Emitterzonen 3, 4 des Transistors.
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Die
Differenz der Flächeninhaltsgröße beeinflusst
die Dotierungssubstanzprofile, im flachen p+ dotierten
Bereich 26 und im p-leitenden, dotierten Bereich 45,
wie sie durch den Diffusionsprozess gebildet sind. Wie es Fachleuten
bekannt ist, wird die Kinetik des Diffusionsprozesses der Dotierungssubstanz
sowohl im flachen p+ dotierten Bereich 26 als auch
im p-leitenden dotierten Bereich 45 gleich sein: die Aussetzung
von Transistor 2 und Diode 9 der Wärme ist
während
der Verarbeitungsschritte F1–F12
identisch, das Quellenmaterial ist für die Transistor- und Diodenbereiche
identisch: p-leitende Dotierungssubstanz aus der ersten p+ dotierten Polysiliziumschicht 23 und/oder
Kontakt 44 ist identisch. Das Targetmaterial ist ebenfalls
identisch: n-leitendes, epitaxiales Silizium, das in dem gleichen
Verfahrensschritt F2 gewachsen ist.
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Jedoch
wird sich das Dotierungssubstanzprofil unterhalb des größeren p++ dotierten Polysiliziumkontaktgebietes 44 infolge
eines geometrischen Effekts etwas tiefer in die n-leitende, epitaxiale
Siliziumschicht 13 erstrecken: Die Abmessungen der durch
das Gebiet 45 festgelegten Dotierungssubstanzquelle sind
größer. Es
wird eingeschätzt,
dass für eine
Tiefe des flachen p+ dotierten Bereiches 26 von 0,2–0,25 μm die Tiefe
des p-leitenden, dotierten Bereiches 45 0,30 μm ist.
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Weil
die Kinetik des Dotierungssubstanz-Diffusionsprozesses sowohl im
flachen p+ dotierten Bereich 26 als
auch im p-leitenden dotierten Bereich 45 identisch ist,
werden gelegentliche Verfahrensänderungen
auch die Dotierungssubstanzprofile sowohl im flachen p+ dotierten
Bereich 26 als auch im p-leitenden dotierten Bereich 45 in ähnlicher
Weise beeinflussen: Das Verfahren zum Herstellen einer Schutzdiode
nach der vorliegenden Erfindung ist selbstdefinierend. Wenn zum
Beispiel aufgrund einer höheren
Ausheilungstemperatur im Schritt F9 die Diffusionstiefe für die Dotierungssubstanz
sowohl für den
flachen p+ dotierten Bereich 26 als
auch den p-leitenden Bereich 45 tiefer sein wird und alle
anderen Dinge gleich sind, dann wird das Dotierungssubstanzprofil
des p-leitenden dotierten Bereiches 45 dennoch das tiefere
sein. Folglich wird die Diode 9 eine niedrigere Durchbruchspannung
als der Basis-Kollektor-Übergang
des Transistors haben.
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In
Bauelementen, die einen Transistor 2 und eine Diode 9 nach
der vorliegenden Erfindung aufweisen, beträgt die Durchbruchspannung des
Transistors zwischen Basis und Kollektor 18–20 V, wogegen die Diode 9 eine
Durchbruchspannung aufweist, die 2V niedriger ist: 16–18 V.
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Die
Schutzdiode 9 weist eine Kapazität auf, die zwischen Emitter 4 und
Kollektor 5, parallel zur parasitären Transistorkapazität 7,
vorhanden ist. Um die Leistung des Transistors 2 nicht
zu stark zu beeinflussen, muss die Kapazität der Diode 9 durch
die Flächeninhaltsgröße der Diode 9 optimiert
werden. Eine große
Kapazität
der Diode 9 reduziert die Transistorleistung wie sie durch
den Wirkungsgrad für
hinzugefügte
Leistung definiert ist (die Umwandlung von Gleichstrom-Eingangsleistung
in Hochfrequenz-Ausgangsleistung). Eine kleine Kapazität der Diode 9 führt zu einem
(zu) kleinen Stromfluss durch die Diode 9, womit die Schutzfähigkeit
der Diode 9 reduziert wird.
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In
einer bevorzugten Ausführung
kann die Schutzdiode 9 eine noch kleinere Durchbruchspannung
zeigen. In 4b ist die Schutzdiode 9 in
dieser zweiten bevorzugten Ausführung
dargestellt. Die Schutzdiode 9 nach der zweiten Ausführung wird
auf die gleiche Art und Weise gebildet, wie es oben mit Bezug auf 4a erläutert ist.
Hier ist der Kanalstopper 42, wie er in 4a gezeigt
ist, durch einen Kanalstopper 47 ersetzt, der im Vergleich
zum Kanalstopper 42 einen größeren Bereich umfasst, der
sich unter dem p-leitenden dotierten Bereich 45 der Diode 9 ausdehnt.
Alle anderen Teile der in 4b gezeigten
Diodenstruktur sind identisch mit denen, die in 4a gezeigt
sind. Aufgrund der Ausdehnung des Kanalstoppers 47 unter
dem p-leitenden, dotierten Bereich 45 der Diode 9 wird
die Höhe
der Durchbruchspannung vorteilhaft auf ungefähr 10 V reduziert. Jedoch ist
die Kapazität
der Schutzdiode 9 aufgrund der hohen Größe des Ka nalstoppers 47 stark erhöht (mit
einer Zunahme im Stromfluss und einer Reduzierung des Wirkungsgrades
für hinzugefügte Leistung).
Durch Optimierung der Kanalstopperfläche 47 kann die Durchbruchspannung
und die Kapazität
der Diode 9, wie für
die Anwendung des Bauelements erforderlich, eingestellt werden.
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Es
wird deutlich, dass das Verfahren zum Herstellen eines mikroelektronischen
Bauelements in selbstdefinierender Weise nicht auf die speziellen Abläufe von
Verarbeitungsschritten, wie oben beschrieben, beschränkt ist.
Man kann sich andere selbstdefinierende Verarbeitungsabläufe vorstellen, die
die gleichen Technologien wie oben oder andere aufweisen. Außerdem ist
das Verfahren nicht auf das beschriebene, einen Leistungstransistor 2 und
eine Schutzdiode 9 aufweisende Bauelement beschränkt, sondern
kann ebenso auf andere Typen mikroelektronischer Bauelemente anwendbar
sein. Zum Beispiel kann die Diode 9 eine unterschiedliche
Funktion besitzen und herausgelöst
von dem Leistungstransistor 2 verwendet werden. Im Allgemeinen
kann das Verfahren nach der vorliegenden Erfindung in einem Doppel-Poly-Si-Prozess
zur Bildung von Dioden verwendet werden, die einen Übergang
von Polysilizium zu monokristallinem Silizium aufweisen. Zum Beispiel
kann das Verfahren der vorliegenden Erfindung zum Herstellen einer
Vielzahl solcher Dioden in einer Bearbeitungsfolge, mit in Abhängigkeit
von der Flächeninhaltsgröße von jeder
der Dioden leicht unterschiedlichen Durchbruchspannungen, verwendet werden.
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Außerdem kann
das Prinzip, dass die Diffusion von Dotierungssubstanz in eine Matrixschicht
aus einer bedeckenden Zuleitungsschicht von der Geometrie der Grenzfläche zwischen
dieser Matrixschicht und der bedeckenden Zuleitungsschicht abhängig ist,
angewendet werden, um den Diffusionstransport einer Dotierungssubstanz
so zu modifizieren, dass er durch geeignete Definition der tatsächlichen
Größe und Form
der Grenzfläche
in einer, zwei oder drei Dimensionen abläuft: Unterschiede bei der Diffusionslänge in einer
Dimension können
wie oben beschrieben erreicht werden, indem die Flächengröße der Grenzfläche verändert wird.
Zweidimensionale Unterschiede in der Diffusion können erhalten werden, indem
schmale Linien mit verschiedener Größe wie die Grenzfläche genutzt
werden. Durch Verwendung von Punktkontakten mit verschiedener Größe als die
Grenzfläche
können
sogar dreidimensionale Unterschiede in der Diffusion erhalten werden.