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HINTERGRUND
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Die vorliegende Erfindung betrifft
allgemein Verarbeitungsverfahren für eine integrierte Schaltung und
spezieller ein Verfahren zur Herstellung eines statischen Selbstausricht-Induktionstransistors.
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Ein Stand der Technik, der statische
Induktionstransistoren betrifft, ist in „Static Induction Transistors
Optimized for High-Voltage Operation and High Microwave Power Output" von Izak Bencuya,
et al., veröffentlicht
in IEES Transactions on Electron Devices, Band ED-32, Nr. 7, Juli
1985 und in „Effects of
Shielded-Gate Structure on On-Resistance of the SIT with a High-Purity
Channel Region" von
Koji Yano, et al., veröffentlicht
in IEEE Transactions on Electron Devices, Band ED-39, Nr. 5, Juli
1992 beschrieben, um ein Beispiel zu nennen. Herkömmliche
statische Induktionstransistoren wie diejenigen, die in den genannten
Literaturstellen erläutert
sind, sind nicht selbstausrichtend und sind daher für einen
gegebenen Energie- und/oder Spannungspegel langsamer.
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Zusätzlich ist in dem U.S. Patent
Nr. 5,260,227, welches auf den Eigentümern der vorliegenden Erfindung
zurückgeht,
ein Verfahren beschrieben, um einen statischen Selbstausricht-Induktionstransistor
herzustellen, der als nächstkommender
Stand der Technik betrachtet wird. In Einklang mit den Lehren diesen
Patents umfaßt
das Verfahren die folgenden Schritte. Es wird ein N-Silizium-auf-N–Siliziumsubstrat
hergestellt und es wird auf dem Substrat ein aktiver Bereich ausgebildet.
Es wird um den aktiven Bereich ein Schutzring gebildet. Es wird
dann eine N+-Schicht in dem Substrat ausgebildet,
die die Source- und Gate-Zonen des Transistors umfaßt. Oben
auf der N+-Polysiliziumschicht wird eine Oxidschicht
ausgebildet, auf der Oxidschicht wird eine Polysiliziumschicht ausgebildet
und es wird oben auf der Polysiliziumschicht eine Oxidschicht gebildet. Ferner
wird eine Selbstausricht-Maske auf der zweiten Oxid schicht ausgebildet
und es werden Gräben
in dem Substrat eingebracht und zwar unter Verwendung der Selbstausricht-Maske.
Die Gate-Zonen werden am Boden der Gräben gebildet und es wird eine
erste Schicht aus Metall niedergeschlagen, um einen Kontakt mit
den Gate-Zonen herzustellen. Eine Schicht aus einem Photoresistmaterial
wird auf der Oberfläche
des Transistors niedergeschlagen und planiert. Die erste Schicht
aus Metall wird überätzt und
zwar bis zu einer vorbestimmten Tiefe unter der oberen Oberfläche der
Gräben.
Eine Schicht aus Plasmanitrid wird dann auf der Oberfläche des
Transistors niedergeschlagen und planiert. Die Polysiliziummaske
wird über
der planierten Schicht aus dem Plasmanitrid ausgebildet und es wird
die obere Oberfläche
des Nitrids und des Polysiliziums geätzt, um die erste Metallschicht
in den Gate-Zonen freizulegen. Auch wird eine zweite Metallschicht
oben auf dem Transistor niedergeschlagen, um einen Kontakt mit den
Source- und Gate-Zonen herzustellen. Eine Passivierungsschicht wird
oben auf dem Transistor aufgebracht. Schließlich werden Verbindungsanschlüsse (pads)
ausgebildet, welche die erste und die zweite Metallschicht verbinden.
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Die bei dem U.S. Patent Nr. 5,260,227
ausgebildeten Gräben
werden in einer relativ seichten Tiefe in dem Silizium ausgebildet.
Die Tiefe des Grabens bestimmt die Trennung zwischen den Source- und
Gate-Zonen und es werden die Verarbeitungsparameter stark durch
diese Tiefe beeinflußt.
Die Grabentiefe, die mit Hilfe des Verfahrens nach dem U.S. Patent
Nr. 5,260,227 hergestellt wird, liegt in der Größenordnung von 0,25 μ bis 0,50 μ. Die N+-Polysiliziumschicht wurde dazu verwendet,
um den Graben tiefer auszubilden, um eine richtige Metallabdeckung und
Planarisierung zu erreichen.
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Aus der US-A-4,713,358 ist die Herstellung einer
Junction-Gate-Vorrichtung bekannt, gemäß welchem eine N-leitende Schicht
mit niedrigem spezifischem Widerstand an der Oberfläche einer
N-leitenden Epitaxialschicht mit hohem spezifischem Widerstand ausgebildet
wird, die auf einem N-leitenden Siliziumsubstrat mit niedrigem spezifischem
Widerstand ausgebildet wurde. Es werden parallele Gruppen durch
die N-leitende Schicht
mit dem niedrigem spezifischem Widerstand geätzt und zwar in die N- leitende Schicht
mit hohem spezifischem Widerstand, so daß zwischengefügte Rippen
aus Silizium ausgebildet werden. Wenn die Junction-Gate-Vorrichtungen
hergestellt werden, werden P-leitende Zonen an den Endwänden von
Nuten durch eine Ionenimplantation ausgebildet. Eine Schicht aus
Siliziumoxid wird an den Seitenwänden
der Nuten ausgebildet, wobei das Silizium an den Endwänden der
Nuten freigelegt wird und auch an den Oberflächen der Rippen. Eine Schicht
aus Silizid bildendem Metall, spezifisch Kobalt wird niedergeschlagen.
Es wird eine schnelle Temperung bzw. thermisches Anlassen durchgeführt, welches
bewirkt, daß das
Kobalt mit dem Silizium reagiert und ein Kobaltsilizid gebildet
wird und auch Kobaltsilizid-Zwischenflächen. Das Kobalt reagiert nicht mit
dem Siliziumoxid an der Seitenwand der Nuten. Das unreagierte Kobalt
wird mit Hilfe einer Ätzlösung beseitigt,
welches das Kobaltsilizid nicht angreift. Es werden Metallschichten
auf dem Kobaltsilizid abgelagert, um die Leitfähigkeit als Kontaktteile zu
erhöhen.
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Es ist Aufgabe der vorliegenden Erfindung ein
Verfahren zur Herstellung eines statischen Selbstausricht-Induktionstransistors
zu schaffen, welches eine verbesserte Trennung zwischen den Source-
und Gate-Zonen realisieren kann und auch zu einer verbesserten Performance
führt.
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Ein weiteres Ziel der vorliegenden
Erfindung besteht darin, ein Verfahren zur Herstellung eines statischen
Selbstausricht-Induktionstransistors zu schaffen, welches einfacher
durchgeführt
werden kann.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Gemäß diesen und weiteren Zielen
schafft die vorliegende Erfindung ein Verfahren zur Herstellung
von statischen Selbstausricht-Induktionstransistoren gemäß dem Anspruch
1.
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Vorteilhafte Ausführungsformen des erfindungsgemäßen Verfahrens
ergeben sich aus den Unteransprüchen
2 und 3.
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Gemäß der vorliegenden Erfindung
wird ein Verfahren zur Herstellung eines statischen Selbstausricht-Induktionstransistors
geschaffen, bei dem tiefe Gräben
ausgebildet werden und bei dem der Bedarf Polysilizium oben auf
der Vorrichtung hinzuzufügen,
beseitigt ist, um die Gräben
tiefer auszubilden. Obwohl die vorliegende Erfindung unter Verwendung
von N-leitendem oder P-leitendem Silizium realisiert werden kann,
wird sie in Verbindung mit der Verwendung von N-leitendem Silizium
und einer kompatiblen Dotierung beschrieben, da N-leitende Vorrichtungen
allgemein schneller sind als P-leitende Vorrichtungen und diese
in typischer Weise hergestellt werden. Das Verfahren umfaßt allgemein
die folgenden Schritte.
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Es wird ein Siliziumsubstrat hergestellt
und es wird ein aktiver Bereich auf dem Substrat ausgebildet. Es
wird ein Schutzring um den aktiven Bereich herum gebildet. Es werden
Source- und Gate-Zonen des Transistors ausgebildet. Es wird dann
ein selbstausrichtender relativ tiefer Graben in Einklang mit der
vorliegenden Erfindung hergestellt. Dies wird in der folgenden Weise
erreicht. Es wird eine Oxidschicht oben auf der N+-Schicht
ausgebildet, es wird eine Polysiliziumschicht oben auf der Oxidschicht ausgebildet
und es wird eine Oxidschicht oben auf der Polysiliziumschicht hergestellt.
Es wird eine selbstausrichtende Maske auf der zweiten Oxidschicht
ausgebildet und es werden Gräben
in dem Substrat hergestellt und zwar unter Verwendung der selbstausrichtenden
Maske.
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Die Transistoren werden dann bis
zu ihrer Vervollständigung
bearbeitet, in dem Gate-Zonen und Kontakte an den Gate-, Source-
und Drain-Zonen ausgebildet werden. Dieser Abschnitt des Verfahrens
umfaßt
die Schritte gemäß Ausbilden
einer maskenlosen selbstausgerichteten Gate-Metallisierung, Ausbilden
von maskenlosen selbstausgerichteten Kontakten an den Gate-Metallisierungen
und Auffüllen
des Grabens, Ausbilden einer Source-Metallisierung und Ausbilden
eines Drain-Kontaktes an der Substratmetallisierung, um den statischen
selbstausgerichteten Induktionstransistor zu vervollständigen. Spezifischer
ausgedrückt
wird dies in der folgenden Weise erreicht.
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Es werden Gate-Zonen an dem Boden
der Gräben
gebildet und es wird eine erste Schicht aus Metall niedergeschlagen,
um einen Kontakt mit den Gate-Zonen herzustellen. Eine Schicht aus
einem Photoresistmaterial wird auf der Oberfläche des Transistors niedergeschlagen
und planiert. Die erste Metallschicht wird überätzt und zwar bis zu einer vorbestimmten
Tiefe unter der oberen Oberfläche
der Gräben.
Eine Schicht aus Plasmanitrid wird dann auf der Oberfläche des
Transistors niedergeschlagen und planiert. Es werden maskenlose
selbstausgerichtete Kontakte für
die erste Metallschicht (Gatemetallisierung) ausgebildet und zwar
mit Hilfe dieses Satzes an Schritten. Ferner wird eine zweite Metallschicht
oben auf dem Transistor niedergeschlagen, um einen Kontakt mit den
Source- und Gate-Zonen herzustellen. Es wird eine Passivierungsschicht
oben auf dem Transistor niedergeschlagen. Schließlich werden Anschlußkontaktflecke
ausgebildet, welche die erste und die zweite Schicht aus Metall
verbinden.
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Der Grabenfüll- und Planierungsschritt schneidet
den Gatekontakt automatisch zu, was den Kontaktherstellungsschritt
bei dem Prozeß gemäß dem U.S.
Patent Nr. 5,260,227 beseitigt. Auch macht der Grabenfüll- und
Planierungsschritt die Notwendigkeit überflüssig, den Gatekontakt außerhalb
des Feldrandes zu erweitern und befaßt sich mit der Kontinuität über diesen
speziellen Schritt. Der Planarisierungs-Grabenfüllschritt ist sehr spitzfindig,
so daß eine
gute Kontaktmetall-Stufenbedeckung ermöglicht wird. Das vorliegende
Verfahren schafft auch eine nicht einheitlich dotierte Epitaxialschicht,
um die Vorrichtungsperformance bei einer gegebenen Vorrichtungsbetriebsspannungsgrenze
zu erhöhen.
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Die vorliegende Erfindung stellt
eine Verbesserung hinsichtlich des Verarbeitungsverfahrens dar, welches
in dem U.S. Patent Nr. 5,260,227 offenbart ist. Es werden die folgenden Änderungen
in Bezug auf das Verfahren nach dem U.S. Patent Nr. 5,260,227 vorgenommen.
Gemäß dem vorliegenden Verfahren
wird die dicke Polysiliziumniederschlagsschicht beseitigt und es
werden die Gräben
so ausgebildet, daß sie
tiefer in das Einkristall-Silizium hineinreichen und zwar gemäß einer
Strecke von 0,75 Micron oder noch mehr. Die Beseitigung der dicken Polysiliziumschicht
und zwar zu einem frühen
Zeitpunkt des Prozesses bedeutet, daß es nicht erforderlich ist,
später
im Prozeß diese
vom Feld wegzunehmen. Der Kontakt zum Gateanschluß wird nun
durch die Planierung des Plasmanitrids in einem extra weiten Gategraben
(etwa 10 Micron oder mehr) auf der Seite der Vorrichtung realisiert.
Eine nicht einheitlich dotierte Epitaxialschicht wird dazu verwendet,
um die Vorrichtungsgeschwindigkeit und die Betriebsspannung zu optimieren.
Die Epitaxialschicht ist stärker dotiert
und zwar an dem oberen Bereich und ist leichter dotiert zum Boden
hin und zwar von der Schicht benachbart der N+-Substratzwischenschicht.
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Das vorliegende Verfahren verwendet
lediglich eine minimale Geometrie-Maske, nämlich die Grabenmaske. Ale
die Schlüsselfunktionen
des Transistors werden durch die Grabenmaske festgelegt und auch
die damit in Verbindung stehenden Verarbeitungsparameter. Aufgrund
der Selbstausrichtung, die durch die vorliegende Erfindung realisiert
wird, wird die Zahl der Kanäle
pro Einheitsfläche
höher, was
zu einer höheren
Steilheit führt.
Darüber
hinaus wird ein gewisses Ausmaß der
parasitären
Kapazität, die
man normalerweise bei statischen Induktionstransistoren findet,
durch die vorliegende Erfindung ebenfalls beseitigt. Die statischen
Induktionstransistoren, die durch die Erfindung hergestellt wurden, sind
schneller und können
mehr Energie handhaben als deren nicht Selbstausricht-Vergleichsteile.
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Die vorliegende Erfindung erlaubt
die Produktion einer variablen Seitenwand-Grabenoxiddicke. Dies ermöglicht die
Herstellung von statischen Induktionstransistoren mit höheren oder
niedrigeren Durchbruchsspannungen gemäß der Dicke, die ausgewählt wird.
Dickere Oxide ermöglichen
einen graduierteren P-Gate-Übergang.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Die verschiedenen Merkmale und Vorteile der
vorliegenden Erfindung können
unmittelbar unter Hinweis auf die folgende detaillierte Beschreibung
in Verbindung mit den beigefügten
Zeichnungen verstanden werden, in denen gleiche Bezugszeichen gleiche
Konstruktionselemente bezeichnen, und in denen zeigen:
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1 eine
freigelegte Draufsicht auf einen statischen Induktionstransistor,
der gemäß der vorliegenden
Erfindung hergestellt wurde;
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2–11 relevante Schritte in
einem Verarbeitungsverfahren nach der vorliegenden Erfindung und
einen Querschnitt des resultierenden statischen Selbstausricht-Induktionstransistor;
und
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12 ein
Flußdiagramm,
welches die Schritte gemäß dem Verfahren
nach der vorliegenden Erfindung zusammenfaßt.
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DETAILLIERTE
BESCHREIBUNG
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Um auf die Figuren der Zeichnungen
einzugehen, so zeigt 1 eine
freigelegte Draufsicht einer Repräsentation eines statischen
Selbstausricht-Induktionstransistors 10, der mit Hilfe
eines Verarbeitungsverfahrens 40 (12) der vorliegenden Erfindung hergestellt
wurde. Die 2–11 zeigen relevante Schritte
bei dem Verarbeitungsverfahren 40, gemäß welchem der statische Selbstausricht-Induktionstransistor 10 hergestellt
wird.
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1 zeigt
ein N+-Siliziumsubstrat 11 mit
einer Epitaxialschicht aus N-Silizium 12 auf einer oberen
Oberfläche
desselben. Ein Schutzring 15 umgibt einen aktiven Bereich 14a des
Transistors 10. Der aktive Bereich 14 wird anhand
eines Ätzvorganges
eines größeren aktiven
Bereiches abgeleitet, der mit Hilfe der Ätzprozedur in der Größe reduziert
wird. Ein P+-Graben 21 mit relativ
langen und schmalen Streifen bildet eine N+-Schicht 13,
die Source- und Gate-Zonen des Transistors 10 aufweist.
Eine Feldzone 14b ist ebenfalls vorgesehen. Eine Prepad-Maske 33 ist
ebenfalls dargestellt, die weiter unten unter Hinweis auf die Verarbeitungsschritte
gemäß dem vorliegenden
Verfahren 40 erläutert
wird. Eine Metallisierungsschicht 34 (zweite Metallschicht 34)
ist dargestellt und ist oben auf dem Transistor 10 angeordnet
und kontaktiert die Source- und Gate-Zonen.
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Gemäß den 2–11 ist der Prozeßfluß gemäß dem Verarbeitungsverfahren 40 wie
folgt. Die 2–11 zeigen Querschnitte, entlang
den Linien 2-2 (in dem aktiven Bereich 14a) in 1, und zwar während des
Verarbeitungsverfahrens 40. In 2 ist das N+-Siliziumsubstrat 11 so
verarbeitet, daß die Epitaxialschicht
aus N Silizium 12 auf der oberen Oberfläche wächst. Das N+-Siliziumsubstrat 11 umfaßt ein Drain
(oder Drain-Zone) des Transistors 10. Es wird dann eine
thermische Oxidschicht mit einem Anschlußflag-Oxid (nicht gezeigt)
oben auf der Epitaxialschicht aus N Silizium 12 wachsen
gelassen, und es wird eine Siliziumnitridschicht (nicht gezeigt)
auf der thermischen Oxidschicht niedergeschlagen. Eine Aktivbereich-Maske
(nicht gezeigt) wird dann oben auf der Siliziumnitridschicht niedergeschlagen.
Der aktive Bereich 14a wird durch die Siliziumnitridschicht
geätzt
und zwar unter Verwendung der Aktivbereich-Maske. Die Aktivbereich-Maske wird dann entfernt.
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Es wird dann eine Schutzring-Maske
(nicht gezeigt) über
der oberen Oberfläche
des Transistors 10 ausgebildet. Der Schutzring 15 wird
um den aktiven Bereich 14 des Transistors 10 durch
die Schutzring-Maske implantiert. Eine Feldoxidschicht 29 wird dann über der
oberen Oberfläche
der Feldzone 14b wachsen gelassen, durch die die aktive
Zone oder der aktive Bereich 14a auf eine kleinere Größe schrumpft.
Die Siliziumnitridschicht wird dann abgestreift. Die oben erläuterten
Prozeßschritte
werden allgemein bei der Herstellung von herkömmlichen statischen Selbstausricht-Induktionstransistoren 10 ausgeführt.
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In den Wafer werden dann N+-Dotierungsionen implantiert, um eine dünne N+-Schicht 13 in
dem Substrat 11 zu erzeugen. Die N+-Schicht 13 wird nachfolgend
zu den Source- und Gate-Zonen des Transistors 10. Es wird
dann ein thermisches Oxid über
der N+-Schicht 13 bis zu einer
Dicke in der Größenordnung
von 500 Å wachsen
gelassen und es wird zusätzliches
Oxid oben auf der thermischen Oxidschicht niedergeschlagen und zwar
bis zu einer Dicke von etwa 4000 Å, um eine relative dicke Oxidschicht 17 zu
bilden. Eine Schicht aus Polysilizium 18 wird oben auf
der thermischen Oxidschicht 17 niedergeschlagen und zwar
unter Verwendung einer Niedrigtemperatur-Niederschlagsprozedur. Die Schicht aus
Polysilizium 18 hat typisch eine Dicke in der Größenordnung
von 1500 Å.
Dann wird eine Hochtemperatur-Trockenoxidationsprozedur
angewendet, um eine zweite Oxidschicht 19 oben auf der
Schicht aus dem Polysilizium 18 zu bilden. Die zweite Oxidschicht 19 hat
in typischerweise eine Dicke in der Größenordnung von 400 Å. Es wird
dann eine Rückätzprozedur
dazu verwendet, um die Polysiliziumschicht 18 und die relativ
dicke Oxidschicht 17 zu entfernen und zwar vor der nachfolgenden
Verarbeitung des Rückens
des Wafers. Die Rücken-Ätzprozedur
kann unter Verwendung von Plasma oder einem Feuchtätzvorgang,
um ein Beispiel zu nennen, durchgeführt werden.
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Über
der Oberfläche
des Transistors 10 wird dann eine Graben-Maske 20 ausgebildet
und gemäß 3 werden Gräben 21 in
der epitaxialen Schicht aus N-Silizium 12 ausgebildet.
Die Gräben 21 werden
unter Anwendung einer anisotropen Ätzprozedur geätzt, bei
der durch die zweite Oxidschicht 19, die Polysiliziumschicht 18 und
die dikke Oxidschicht 17 hindurch geätzt wird, ist zur Oberfläche der N+-Schicht 13. Es wird dann ein Grabenbilder
dazu verwendet, um einen Graben in die N+-Schicht 13 einzubringen
und auch in die epitaxiale Schicht aus dem N-Silizium 12.
Die anisotrope Ätzprozedur
erzeugt vertikale Seitenwände
in den Gräben 21.
Nach dem Ätzen
der Graben 21 wird eine Nachgraben-Abstreifprozedur dazu
verwendet, um das Oxid an den Seitenwänden der Graben 21 zu
beseitigen. Diese Abstreifprozedur kann unter Verwendung einer verdünnten Hydrofluorsäure, um
ein Beispiel zu nennen, durchgeführt
werden. Gemäß 4 wird nach dem Ätzend der
Graben 21 in die Epitaxialschicht aus dem N-Silizium 12 eine
zweite Schicht aus einem thermischen Oxid 22 in den Graben 21 wachsen
gelassen und zwar entlang den Seitenwänden der Graben 21 und
auf der Oberseite der relativ dicken Oxidschicht 17, was
die Schicht aus Polysilizium 18 vollständig oxidiert. Die oxidierte
zweite Schicht aus Polysilizium 18 wird somit in die zweite
Schicht aus dem thermischen Oxid 22 eingetaucht. Die zweite
Schicht aus dem thermischen Oxid 22 hat eine Dicke, die
in typischer Weise in der Größenordnung
von 3000 Å liegt.
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Gemäß 5 wird die zweite Schicht aus dem thermischen
Oxid 22 unter Verwendung eines anisotropen Ätzvorganges,
um ein Beispiel zu nennen, geätzt.
Diese Ätzprozedur
führt zu
einer konischen Ausbildung der Seitenwände der zweiten Schicht aus
dem thermischen Oxid 22 und zwar entlang der Seitenwände der
Graben 21. Der oberste Abschnitt der zweiten Schicht aus
dem thermischen Oxid 22 wird entfernt, es werden die Grabenwände konisch
ausgestaltet und es wird die Epitaxialschicht aus dem N-Silizium 12 am
Boden der Graben 21 freigelegt.
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Gemäß 6 wird eine Gateoxidschicht 23, die
einen Abstandshalter bildet, oben auf der freigelegten Schicht aus
dem N-Silizium 12 wachsen gelassen. Die Schicht aus dem
Gateoxid 23 hat in typischer Weise eine Dicke in der Größenordnung
von 210 Å.
Dann wird eine P-Qualitätimplantations-
und Temperungsprozedur durchgeführt,
um eine P-Ausführungsschicht 25 zu
erzeugen. Die Temperungsprozedur erfolgt bei einer Temperatur von
ca. 1050 Grad Celsius für
ca. 30 min. Es werden dann P+-Dotierungsionen in
die P-Güteschicht 25 implantiert,
um die Gate-Zonen 26 des Transistors 10 zu bilden
und es wird die Transistorstruktur getempert unter Anwendung einer
schnellen thermischen Temperungs- oder Anlaßprozedur. Die schnelle thermische
Temperung erfolgt bei einer Temperatur von etwa 1100 Grad Celsius
für ca.
10 s. Es wird dann eine Feucht-Oxidabstreifprozedur durchgeführt, um
die Gateoxidschicht 23 von den Gate-Zonen 26 des
Transistors 10 abzustreifen.
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Ein bedeutsames Merkmal der vorliegenden Erfindung
besteht aus der variablen Grabenseitenwandoxiddicke, die durch die
zweite Schicht des thermischen Oxids 22 geliefert wird.
Die Fähigkeit
eine variable Grabenseitenwandoxiddicke vorzusehen ermöglicht die
Fabrikation von statischen Induktionstransistoren 10 mit
höheren
oder niedrigeren Durchbruchsspannungen in Einklang mit der Dicke,
die gewählt
wird. Eine dickere Schicht aus einem thermischen Oxid 22 entlang
den Seitenwänden
ermöglicht einen
qualitativ höheren
P+-Gateübergang.
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Gemäß 7 wird dann eine erste Metallschicht 27 oben
auf dem Transistor 10 niedergeschlagen und auch in den
Graben 21, um einen Kontakt mit den Gate-Zonen 26 herzustellen.
Die erste Metallschicht 27 wird in einer Dicke in der Größenordnung
von 6000 Å niedergeschlagen.
Gemäß 8 wird ein Photoresistmaterial 28 über der
oberen Oberfläche
des Transistors 10 niedergeschlagen und es wird das Photoresistmaterial 28 planiert.
Dann werden die erste Metallschicht 27 zusammen mit der planierten
Photoresistmaterialschicht 28 planiert, um die Struktur
zu erzeugen, die in 8 gezeigt
ist.
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Gemäß 9 wird die erste Metallschicht 27 unter
Anwendung eines Trocken- oder
Feuchtätzverfahrens
geätzt,
und zwar bis zu einer vorbestimmten Tiefe unter der oberen Oberfläche des
Grabens 21. Die Tiefe, bis zu der das Metall entfernt wird,
ist nicht bedeutsam. Diese Ätzprozedur
erzeugt die in 9 gezeigte
Struktur. Gemäß 10 wird das Photoresistmaterial 28 von
dem Transistor 10 abgestreift und zwar unter Verwendung
von beispielsweise einem O2-Plasma. Dann
wird eine Plasmanitridschicht 31 auf der oberen Oberfläche des
Transistors 10 niedergeschlagen. Die Plasmanitridschicht 31 wird
dann planiert. Dies erzeugt die Transistorstruktur, die in 10 gezeigt ist und zwar
zusammen mit den Selbstausricht-Kontakten zu der ersten Metallschicht 27 (Gate).
Eine undotierte Oxidschicht (nicht gezeigt) wird dann auf der oberen
Oberfläche
des Transistors 10 bis zu einer Dicke in der Größenordnung
von 1000 Å niedergeschlagen
und es wird eine Prepad-Maske 33 (1) über
der undotierten Oxidschicht ausgebildet und es wird das Oxid geätzt und
die Maske abgestreift.
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Gemäß 11 wird dann eine zweite Metallschicht 34 auf
der oberen Oberfläche
des Transistors 10 niedergeschlagen. Die zweite Metallschicht 34 verbindet
die jeweiligen Source- und Gate-Zonen des Transistors 10.
Die zweite Metallschicht 34 wird dann maskiert und geätzt und
zwar unter Verwendung einer Metallmaske (nicht gezeigt), um einen
Metall-Anschlußflag
(pad) zu bilden. Als nächstes
wird eine Passivierungsschicht (nicht gezeigt) oben auf der maskierten
zweiten Metallschicht 34 niedergeschlagen. Die Passivierungsschicht
wird maskiert und zwar unter Verwendung einer Passivierungsmaske (nicht
gezeigt) und es wird ein Zwischenverbindungs-Anschlußflag ausgebildet
und zwar durch einen Ätzvorgang
durch die Passivierungsschicht hindurch. Ein Drain-Kontakt 38 (in
typischerweise Gold) wird an der Bodenfläche des Substrats 11 ausgebildet.
Damit ist die Herstellung des statischen Selbstausricht-Induktionstransistors 10 vervollständigt.
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Zum Zwecke der Vollständigkeit
und unter Hinweis auf 12 ist
ein Flußdiagramm
realisiert, welches die Schritte des Verfahrens 40 der
vorliegenden Erfindung zusammenfaßt. Die Verarbeitungsschritte
sind wie folgt. Es wird ein N-Silizium-auf-N– Siliziumsubstrat 11 hergestellt,
was bei dem Schritt 41 angezeigt ist. Es wird dann ein
aktiver Bereich 14 auf dem Substrat 11 ausgebildet,
was durch den Schritt 42 angezeigt ist. Ein Schutzring 15,
der den aktiven Bereich 14 umgibt, wird gemäß dem Schritt 43 hergestellt.
Es wird eine N+-Schicht 13 auf
dem Substrat 11 ausgebildet, welches Source- und Gate-Zonen
des Transistors 10 aufweist, was durch den Schritt 44 angezeigt
wird.
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Ein selbstausgerichteter relativ
tiefer Graben wird dann gemäß den Prinzipien
der vorliegenden Erfindung hergestellt. Um dies zu erreichen, wird
eine Oxidschicht 17 oben auf der N+-Schicht 13 ausgebildet,
was durch den Schritt 45 wiedergegeben wird. Es wird eine
Polysiliziumschicht 18 oben auf der Oxidschicht 17 ausgebildet,
was durch den Schritt 46 angezeigt wird. Auch wird eine
zweite Oxidschicht 19 oben auf der zweiten Polysiliziumschicht 18 ausgebildet,
was der Schritt 47 anzeigt. Die Selbstausrichtmaske 20 wird
auf der zweiten Oxidschicht 19 gebildet, was der Schritt 48 anzeigt,
und es werden die Graben 21 in das Substrat 11 geätzt und
zwar durch die Selbstausrichtmaske 20, was durch den Schritt 49 angezeigt
wird.
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Es wird dann eine maskenlose selbstausgerichtete
Gate-Metallisierung am Boden der Graben 21 ausgebildet,
was bei dem Schritt 50 angezeigt ist. Dies wird dadurch
erreicht, in dem eine erste Schicht aus Metall 17 niedergeschlagen
wird, um einen Kontakt mit den Gate-Zonen 26 herzustellen,
was bei dem Schritt 51 angezeigt ist. Eine Schicht aus
einem Photoresistmaterial 28 wird dann auf der Oberfläche des
Transistors 10 niedergeschlagen und planiert, was bei dem
Schritt 52 angezeigt ist. Die erste Metallschicht 27 wird
bis zu einer vorbestimmten Tiefe unter die obere Oberfläche der
Graben 21 geätzt,
was bei dem Schritt 53 angezeigt ist. Eine Schicht aus Plasmanitrid 31 wird
auf der Oberfläche
des Transistors 10 niedergeschlagen und planiert, was der Schritt 54 anzeigt.
Dieser Schritt 54 besteht aus einem maskenlosen Schritt,
der selbstausgerichtete Kontakte erzeugt, welche die erste Metallschicht 27 kontaktieren
(Gate- Metallisierung).
Die zweite Metallschicht 34 wird oben auf dem Transistor 10 niedergeschlagen,
um einen Kontakt mit den Source- und Gate-Zonen herzustellen, was
in dem Schritt 55 angezeigt wird. Eine Passivierungsschicht
wird oben auf dem Transistor 10 niedergeschlagen, was der Schritt 56 anzeigt.
Zwischen Verbindungs-Anschlußflecke
werden mit der ersten und der zweiten Metallschicht 27, 34 verbunden
und werden dann ausgebildet, was der Schritt 57 anzeigt.
Dann werden Drainkontakte 38 auf dem Substrat 11 gebildet,
wie durch den Schritt 58 dargestellt ist. Damit wird dann
die Herstellung des statischen Selbstausricht-Induktionstransistors 10 vervollständigt.
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In Hinblick auf das oben Gesagte
kann ersehen werden, daß das
vorliegende Verfahren 40 die Herstellung eines statischen
selbstausgerichteten Induktionstransistors ermöglicht und daß der Transistor 10 unter
Verwendung von einer minimalen Geometriemaske (Grabenmaske 20)
hergestellt wird. Die vorliegende Erfindung schafft eine hohe Steilheit
und f1 in dem hergestellten statischen Induktionstransistor 10.
Zusätzlich
wird die Einheitsverstärkungsfrequenz
oder Grenzfrequenz (f1) des hergestellten
statischen Induktionstransistors 10 erhöht, was zu einer hohen Geschwindigkeit
des Betriebes führt
und zwar in der Größenordnung
von mehreren Gigahertz. Die vorliegende Erfindung ermöglicht auch
eine variable Betriebsspannung durch Steuern der Seitenwanddicke
des Grabens 21.
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Es wurde somit ein neuartiges und
verbessertes Verfahren zur Herstellung von statischen Selbstausricht-Induktionstransistoren
beschrieben. Es sei darauf hingewiesen, daß die oben beschriebene Ausführungsform
lediglich der Veranschaulichung dient und zwar für einige von vielen spezifischen
Ausführungsformen,
welche die Anwendungen der Prinzipien der vorliegenden Erfindung
wiedergibt. Es ist offensichtlich, daß zahlreiche und andere Anordnungen
für Fachleute
unmittelbar realisierbar sind, ohne jedoch dabei den Rahmen der
Erfindung zu verlassen.