JP2001522540A - クロスカレント防止のための構造を有する半導体構成素子 - Google Patents
クロスカレント防止のための構造を有する半導体構成素子Info
- Publication number
- JP2001522540A JP2001522540A JP54089399A JP54089399A JP2001522540A JP 2001522540 A JP2001522540 A JP 2001522540A JP 54089399 A JP54089399 A JP 54089399A JP 54089399 A JP54089399 A JP 54089399A JP 2001522540 A JP2001522540 A JP 2001522540A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- wells
- layer
- semiconductor component
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 230000002093 peripheral effect Effects 0.000 claims abstract description 11
- 238000009413 insulation Methods 0.000 claims abstract description 6
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 8
- 125000006850 spacer group Chemical group 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 75
- 238000009792 diffusion process Methods 0.000 description 28
- 239000000969 carrier Substances 0.000 description 7
- 238000010521 absorption reaction Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 239000002800 charge carrier Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
本発明は、第1導電形のサブストレート(1)を有する半導体構成素子であって、前記サブストレートの表面(15)に、第2導電形の複数の別個のウエル(10)が第2の導電形の比較的に高濃度でドーピングされた周辺層(5)と共に配されており、前記の複数の別個のウエル(10)は、pn接合部により分離されている形式の当該の半導体構成素子に関する。本発明の課題とするところは、半導体構成素子におけるクロスカレントの防止のため半導体構造を提供することである。本発明の半導体構成素子の特徴とするところは、ウエル(10)のうちの少なくとも1つが、第1導電型の絶縁分離−ウエル(2,6)により完全に取り囲まれており、ここで、絶縁分離−ウエル(10)のドーピングがサブストレート(1)のドーピングより高いことを特徴とする半導体構成素子。
Description
【発明の詳細な説明】
クロスカレント防止のための構造を有する半導体構成素子
本発明は第1導電形のサブストレートを有する半導体構成素子であって、前記
サブストレートの表面に、第2導電形の複数の別個のウエルが第2の導電形の比
較的に高濃度でドーピングされた周辺層と共に配されており、前記の複数の別個
のウエルは、pn接合部により分離されている形式の当該の半導体構成素子に関
する。
半導体の表面内の複数のウエル内に作られた集積化パワースイッチの場合、屡
々次のような動作状態が生じる、即ち、そこにてDMOSトランジスタのドレイ
ン電極の電位がサブストレート電位に対して負になるような動作状態が生じる。
ここで、少数キャリア(電子)が複数ウエルのうちの少なくとも1つから、p-
─ドーピングサブストレート内に注入される。サブストレート内での著しく高い
キャリア寿命に基づき、当該の少数キャリア(電子)の到達距離は著しく大、な
いし高い(数mm)。結晶内に存在するさらなるnウエルは、前記の少数キャリ
アに対するコレクタないしシンクとして作用する。さらなるnウエル内に存在す
る構成素子(pMOS、nMOS、PNP’s、NP
N’s等)は当該の寄生電流によりその機能が損なわれ、それにより回路の機能
障害を来し得る。要するに注入を行うウエル(エミッタ)、サブストレート(ベ
ース)及びさらなるウエル(コレクタ)は1つのNPNトランジスタを形成する
。NPNトランジスタを流れる電流は、“クロスカレント”(“Querstr
om”)と称される。
DE4411869にはそこにて、“クロススカウト”(“Querstro
m”ないし“crosscurrent、transverse curren
t”)が2つの手段により抑圧される構造が記載されている。第1の手段によれ
ば、吸収リングが注入を行う構成素子ないしエミッタを形成する構成素子の周り
に配され、DMOSのトランジスタのソース端子に接続されているのである。第
2の手段によれば、p+−p-─サブストレートを使用するのである。吸収リング
は、コレクタとして作用し、その結果さらなるウエルは、実際上クロスカレント
をもはや吸収受容し得なくなる。サブストレートにおけるp+領域とp-─領域と
の間のドーピング勾配により少数キャリアの、サブストレート内への注入を阻止
するドリフトフィールドが形成される。
当該の構造はクロスカレントの抑圧のため有効であることが判明しているが、
2つの少なからざる相当な欠点を有する。第1には所要のp-─ないしp+−p-
─サブストレートは標準的に使用されるp-─サブストレートより高価である。
第2に、既存の回路設計をレイアウトにて切り込み、カットイン補正なしではク
ロスカレントの防止機能を有するようにすることはできない;吸収リングを設け
なければならない。更に、吸収リングにより一層大きなチップ面積が必要とされ
、このことは比較的大きな電流を放出しなければならないだけに益々、一層当て
はまり、前記の比較的大きな電流は、構成素子の定格電流より大であり得、10
Aまでにも達し得る。
本発明の課題とするところは、サブストレート内に注入された少数キャリアに
より構成素子内におけるウエルが影響を受けないように構成された半導体構成素
子及びそのような半導体構成素子の作製方法を提供することにある。
前記課題は、請求項1の半導体構成素子の構成要件及び請求項5の作製方法の
構成要件により解決される。サブクレームは、本発明の有利な実施形態に係わる
ものである。本発明によればサブストレート内に存在する少数キャリアが多数ウ
エル内に侵入したり、少数キャリヤがウエルからサブストレート内に達し、従っ
て、クロスカレントが生じるということが阻止される。
本発明によれば、第1導電形のサブストレートを有する半導体構成素子であっ
て、前記サブストレートの
表面に、第2導電形の複数の別個のウエルが第2の導電形の比較的に高濃度でド
ーピングされた周辺層と共に配されており、前記の複数の別個のウエルは、pn
接合部により分離されている形式の当該の半導体構成素子において、ウエルのう
ちの少なくとも1つが、第1導電型の絶縁分離−ウエルにより完全に取り囲まれ
ており、ここで、絶縁分離−ウエルのドーピングがサブストレートのドーピング
より濃度が高いのである。絶縁分離ウエルにより取り囲まれたウエルは、少数キ
ャリアを注入するウエルであり得、又、吸収するウエルでもあり得る。絶縁分離
−ウエルのドーピングがサブストレートのドーピングより濃度が高くなることに
よりサブストレートとサブストレート付加層との間に逆方向フィールドが形成さ
れ、この逆方向フィールドは、少数キャリアが絶縁分離−ウエル内へ更に侵入す
るのを阻止する。
本発明の有利な実施形態によれば、絶縁分離−ウエルは、サブストレート上の
サブストレート付加層およびサブストレート付加層と、半導体の表面との間の側
壁を有するのである。
両実施形態において、ウエルは、それぞれ第1の導電性のサブストレート付加
層及び側壁を有する絶縁分離ウエルにより、半導体内で残りの半導体、残部に対
してウエルに対して“ハーメチック”に遮蔽シールドされ、その結果遮蔽シール
ドされたウエルからはクロ
スカレントが発し得ず、又はそこに達し得ない。サブストレート付加層と周辺層
との間にスペーサ層が配されており、前記スペーサ層はサブストレート付加層又
は絶縁分離−ウエルの側壁より低濃度にドーピングするとよいのである。それに
より、構成素子の耐電圧ないし絶縁耐力が確保される。ここで、スペーサ層は、
2つの部分層を有しているとよいのである。それにより、耐電圧ないし絶縁耐力
は、部分層の数に応じて調整セッティングし得る。
本発明の半導体構成素子の作製方法によれば半導体構成素子の作製方法であっ
て、下記のステップを有し、
サブストレート上に半導体構成素子の表面にて複数の別個のウエルを生成し、サ
ブストレートは、第1の導電形であり、複数のウエルは第2導電形であり、ウエ
ルは第2導電形の比較的に高濃度でドーピングされた周辺層を有し、ウエルにて
接続及び制御電極を生成し、構成素子─構造を作成する当該の半導体構成素子の
作製方法において第1導電形の絶縁分離−ウエルをそれぞれウエルのうちの少な
くとも1つの周りに生成し、前記のウエルのうちの少なくとも1つのドーピング
の濃度はサブストレートのドーピングの濃度より高いようにしたのである。
殊に、絶縁分離−ウエルの生成のためサブストレート上にサブストレート付加
層を生成し、サブストレー
ト付加層とつながっている垂直側壁をウエル間に生成するとよいのである。
有利には、本発明の方法において絶縁分離−ウエルと周辺層との間に第1導電
形のスペーサ層を生成し、前記周辺層は絶縁分離−ウエルより低い濃度でドーピ
ングするとよい。
本発明のさらなる特徴及び利点はたんに例示した本発明の図示の実施例の説明
から明らかとなり、本発明は図示の実施例に限定されるのではない。
図1は、本発明により構成された半導体構成素子の第1の実施例の概念図であ
る。
図2は本発明により構成された半導体構成素子の第2の実施例の概念図である
。
本発明により、図1に示すように複数の層を被覆されたp-−標準サブストレ
ート1を出発材料として有する構造を提案するものである。ここで、層構造の表
面には複数のウエル10が形成されている。複数のウエル10─そのうちの各1
つが、図1及び図2中、左及び右縁に示されている─は、nドーピングされてる
。前記ウエルは、図1及び図2中DMOSトランジスタとして示す個々の半導体
スイッチ素子の収容のため使用される。ここでDMOSトランジスタの第1の拡
散層は、pドーピングされていて、DMOSのチャネルを規定し、12で示され
ている。DMOSの第2の拡散層は、n+ドーピングされていて、ソース端子、
接続部として作用し、13で示され、DMOSのゲート電極は14で示されてい
る。
DMOSトランジスタを作動すると、次のような状態が生じ得る、即ちソース
電極がアース電位におかれ、DMOSトランジスタのドレイン端子、接続部が負
電位におけるような状況が生じ得る。それにより、上述のように、電子が少数キ
ャリヤとしてドレイン端子、接続部からサブストレート内にドリフトし、殊に、
図1及び図2に示すようにサブストレートがアース電位におかれている場合その
ようにドリフトする。
図1に示す本発明の第1実施例の構成では、p-─サブストレート1が、面全
体に亘り、サブストレート付加層又はp+形層−拡散層2で被覆される。サブス
トレート1の厚さは通常500μmであり、p+形層−拡散層2の厚さは有利に
10〜20μmである。
p+形層−拡散層2上には、少なくとも1つのスぺーサ層3が、殊にエピタキ
シアル層として被着され、このエピタキシアル層は、p-ドーピングされており
、よってそれのドーピングは、p+形層−拡散層2のドーピングより濃度がわず
かである。p+形層−拡散層2は、p-エピタキシアル層3により、ドーピング勾
配を生じさせるために用いられる。よってnドーピングウエルから注入される(
少数)電荷キャリアがp+サブストレート内に一層深く侵入し、大きな領域─そ
こでは電荷キャリアを吸出すのが困難である─に亘
り分布するのが阻止される。
わずかな厚さを有する1つのエピタキシアル層3の代わりに、2つのエピタキ
シアル層3及び4又はより大きな厚さを有する1つのエピタキシアル層3を設け
てもよい─このことが構成素子の耐電圧ないし絶縁耐力に必要とされる場合には
、複数のエピタキシアル層により、比較的高い耐電圧ないし絶縁耐力に必要な半
導体構成素子の表面における層に対する間隔が高められ、そこで、低い電圧下で
のブレークダウンが阻止される。それの厚さは、構成素子の所望の耐電圧ないし
絶縁耐力次第である。
エピタキシアル層3ないし4上には埋込層5が設けられ、この埋込層5は、半
導体15の表面のところまで引き上げられている。埋込層5は、n+ドーピング
されており、よってウエル10より高濃度にドーピングされている、それは、半
導体の表面15にてウエル10の周辺層を成し、下方に向かって、サブストレー
トに隣接し、半導体の表面15にてnドーピング表面層11に隣接する。ウエル
のように、nドーピングされた表面層15は、ウエルの作成の際、半導体の表面
15に形成される。
本発明によれば、表面11及び1つ、又は複数のエピタキシアル層3及び4に
て、側壁6がサブストレート1と同じ導電形の絶縁分離−ウエルの一部として生
成され、有利には拡散により生成されるが亦、打ち込
みにより生成してもよい。側壁のドーピングは、有利に高濃度のものであり、従
って、図1及び図2における領域6はp+で示す。従って、側壁6は図示の実施
例ではp+形層−拡散層と同等のドーピングを有する。
半導体における側壁サイドウオール6の深さは、p+形層−拡散層2の半導体
の表面15からの間隔に依存し、この間隔は、構成素子の所望の耐電圧ないし絶
縁耐力により定まる。比較的にわずかな耐電圧ないし絶縁耐力、要するに、ほぼ
30Vまでの耐電圧ないし絶縁耐力の場合、垂直に配されたp+領域6における
下方の絶縁分離一拡散層7は、さらなる拡散により、水平方向に配されたp+領
域2内に拡大できる。比較的高い耐電圧ないし絶縁耐力の場合、要するに、ほぼ
60Vまでの耐電圧ないし絶縁耐力の場合、p+形層−拡散層2までの垂直配置
のp+側壁6の所要の拡がりを確保するため、第1の絶縁分離−拡散層7と絶縁
分離−拡散層9との間に、さらなるマスキングされた絶縁分離−拡散層8を設け
なければならない。
而して、エピタキシアル層3及び4を有する図1の半導体の場合、3つの層7
,8,9を有する側壁6が、表面15とp+形層−拡散層2との間の接続コネク
ションないし連結を形成するため必要である;第1の絶縁分離−拡散層7は、ウ
エル10の作成の際、第1のエピタキシアル層3と関連付けて生成され、第2の
絶縁分離−拡散層8は第2のエピタキシアル層4と関連付けて生成され、第3の
絶縁分離−拡散層8は第3のエピタキシアル層9と関連付けて生成される。側壁
6の個々の層7,8,9の拡散の際、側壁6内に個々の層の境界のずれが生じ、
その結果、それらの隣接する層とは同じ高さには示してない。
側壁6は、p+形層−拡散層2内に入り込んでおり、その結果、ウエル10及
びそれの周囲のハーメチックな遮蔽が相互に相互間で行われ、それらのウエル1
0のうちの1つからサブストレート1内へクロスカレントが注入され得ず、又は
、それらのウエル10のうちの1つがサブストレート1内のクロスカレントの障
害を受け得ない。
よって、ドーピング関係に基づき、本発明の構造では、負の電位の際第1ウエ
ルのところを流れる電流がサブストレート内へ流れ出得ず、DMOSトランジス
タのボディ本体領域内に流出し得る、それというのは、サブストレートに対する
よりも、比較的小さなpn閾値に打ち勝てばよいからである。
p+領域2ないし6内に達するさらなる荷電キャリヤは、図1及び図2に対す
るアースへ放出される。
図2は、本発明の構造のさらなる実施形態を示し、この構造のさらなる実施形
態が図1の実施形態と異なる点は、(水平)p+又はp形層−拡散層2がたんに
クロスカレントの危険性のあるさらなるnウエル10
の下方に配されている(一方、図1の実施形態ではサブストレート1は面全体に
亘りp+形層−拡散層で被覆される)。このことは、p+又はp−領域2のマスキ
ングされた拡散により達成される。これによりサブストレート内にて幾つかのウ
エルのみを選択的にクロスカレントから保護することが可能である。
本発明の当該の実施形態では、拡散層2が高ドーピングされていることは必ず
しも必要でない。拡散層がp-─ザブストレートより高濃度のドーピングを有す
ると好適である。p-─サブストレート1とnウエル10下方のp領域2との間
のドリフトフィールドに基づき、p領域2は、p形層−拡散層の無い場合よりも
遙かにわずかな少数キャリヤを受容する。
更にウエル10は屡々わずかな電圧─これは、例えば、多重─ロウ─サイド(
low side)─スイッチの場合ほぼ20V以下である─しか印加されない
ので、図1にてp-領域3ないし3と4の垂直領域n+ドーピング埋込層5と水平
方向p+領域2との間でp+領域の垂直方向拡がりが著しく小さくされるか、又は
p+領域を全く省き得る。図1の実施形態にて半導体の上方層内への少数キャリ
アの閉じ込めのためのドリフトフィールドの生成のため設けられたようなn+ド
ーピング埋込層5とp+領域6との間のエピタキシアル層3、4は、従って、図
2の実施形態ではもはや示されていない。
図1におけると同じ参照符号を有するさらなる素子は、既に図1の実施形態と
関連して説明した機能を有する。
パワーICの作成のため、即ち、個々のウエル10内でのDMOSトランジス
タの構造の作成のため、本発明の方法の上述のステップにつづいて相応の標準B
CD─プロセス(バイポーラ/CMOS─/DMOSテクノロジー)を下方絶縁
分離、アイソレーション−拡散又は埋込層−拡散から開始して実施できる。
本発明により、信頼性を以て且つわずかなコストでクロスカレントを回避する
装置が創出される。
Claims (1)
- 【特許請求の範囲】 1. 第1導電形のサブストレート(1)を有する半導体構成素子であって、前 記サブストレートの表面(15)に、第2導電形の複数の別個のウエル(10) が第2の導電形の比較的に高濃度でドーピングされた周辺層(5)と共に配され ており、前記の複数の別個のウエル(10)は、pn接合部により分離されてい る形式の当該の半導体構成素子において、 ウエル(10)のうちの少なくとも1つが、第1導電型の絶縁分離−ウエル (2,6)により完全に取り囲まれており、ここで、絶縁分離−ウエル(10) のドーピングがサブストレート(1)のドーピングより高い濃度を有することを 特徴とする半導体構成素子。 2. 絶縁分離−ウエル(2,6)は、サブストレート(1)上のサブストレー ト付加層(2)およびサブストレート付加層(2)と、半導体の表面(15)と の間の側壁(6)を有することを特徴とする請求項1記載の半導体構成素子。 3. サブストレート付加層(2)と周辺層(5)との間にスペーサ層(3,4 )が配されており、前記スペーサ層(3,4)はサブストレート付加層(2)又 は絶縁分離−ウエルの側壁(6)より低濃度に ドーピングされていることを特徴とする請求項2記載の半導体構成素子。 4. スペーサ層(3,4)は、2つの部分層を有していることを特徴とする請 求項3記載の半導体構成素子。 5. 半導体構成素子の作製方法であって、下記のステップを有し、 サブストレート(1)上に半導体構成素子の表面(15)にて複数の別個の ウエル(10)を生成し、サブストレート(1)は、第1の導電形であり、複数 のウエル(10)は第2導電形であり、ウエルは第2導電形の比較的に高濃度で ドーピングされた周辺層(5)を有し、 ウエル(10)にて接続、端子−及び制御電極(12,13,14)を生成 し、構成素子−構造を作成する当該の半導体構成素子の作製方法において 第1導電形の絶縁分離−ウエル(2,6)をそれぞれウエル(10)のうち の少なくとも1つの周りに生成し、前記のウエル(10)のうちの少なくとも1 つのドーピングの濃度はサブストレート(1)のドーピングの濃度より高いよう にしたことを特徴とする半導体構成素子の作製方法。 6. 絶縁分離−ウエル(2,6)の生成のためサブストレート(1)上にサブ ストレート付加層(2)を生成し、サブストレート付加層(2)とつながっ ている垂直側壁(6)をウエル(10)間に生成することを特徴とする請求項5 記載の方法。 7. 絶縁分離−ウエル(2,6)と周辺層(5)との間に第1導電形のスペー サ層(3,4)を生成し、前記周辺層(5)は絶縁分離−ウエル(2,6)より 低い濃度でドーピングされていることを特徴とする請求項6記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19805786A DE19805786A1 (de) | 1998-02-12 | 1998-02-12 | Halbleiterbauelement mit Struktur zur Vermeidung von Querströmen |
DE19805786.5 | 1998-02-12 | ||
PCT/DE1999/000214 WO1999041780A1 (de) | 1998-02-12 | 1999-01-27 | Halbleiterbauelement mit struktur zur vermeidung von querströmen |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001522540A true JP2001522540A (ja) | 2001-11-13 |
Family
ID=7857535
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP54089399A Abandoned JP2001522540A (ja) | 1998-02-12 | 1999-01-27 | クロスカレント防止のための構造を有する半導体構成素子 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6469365B1 (ja) |
EP (1) | EP0974161B1 (ja) |
JP (1) | JP2001522540A (ja) |
DE (2) | DE19805786A1 (ja) |
WO (1) | WO1999041780A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014207361A (ja) * | 2013-04-15 | 2014-10-30 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19906384A1 (de) | 1999-02-16 | 2000-08-24 | Siemens Ag | IGBT mit PN-Isolation |
GB2367187B (en) * | 2000-09-21 | 2002-11-13 | Bookham Technology Plc | An isolation device |
JP4266122B2 (ja) * | 2002-11-18 | 2009-05-20 | コバレントマテリアル株式会社 | 半導体基板の製造方法 |
TWI241711B (en) * | 2003-03-06 | 2005-10-11 | Sony Corp | Solid state image sensing device, production method thereof, and method of driving solid state image sensing device |
JP2008021875A (ja) * | 2006-07-13 | 2008-01-31 | Toshiba Corp | 固体撮像装置 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4038680A (en) * | 1972-12-29 | 1977-07-26 | Sony Corporation | Semiconductor integrated circuit device |
IT1218471B (it) * | 1985-05-09 | 1990-04-19 | Ates Componenti Elettron | Circuito integrato bipolare comprendente transistori pnp verticali con collettore sul substrato |
JPS63198367A (ja) * | 1987-02-13 | 1988-08-17 | Toshiba Corp | 半導体装置 |
JPH022155A (ja) * | 1988-06-13 | 1990-01-08 | Mitsubishi Electric Corp | 半導体集積回路 |
JPH0256935A (ja) * | 1988-08-22 | 1990-02-26 | Mitsubishi Electric Corp | 半導体集積回路装置 |
US5156989A (en) * | 1988-11-08 | 1992-10-20 | Siliconix, Incorporated | Complementary, isolated DMOS IC technology |
US5124271A (en) * | 1990-06-20 | 1992-06-23 | Texas Instruments Incorporated | Process for fabricating a BiCMOS integrated circuit |
JP2557750B2 (ja) * | 1991-02-27 | 1996-11-27 | 三洋電機株式会社 | 光半導体装置 |
US5179432A (en) * | 1991-08-15 | 1993-01-12 | Micrel, Inc. | Integrated PNP power bipolar transistor with low injection into substrate |
DE59300087D1 (de) * | 1992-07-16 | 1995-03-30 | Landis & Gry Tech Innovat Ag | Anordnung mit einer integrierten farbselektiven Photodiode und einem der Photodiode nachgeschalteten Verstärker. |
DE4411869C2 (de) * | 1994-04-06 | 1997-05-15 | Siemens Ag | Schaltungsanordnung mit einer integrierten Treiberschaltungsanordnung |
US5889315A (en) * | 1994-08-18 | 1999-03-30 | National Semiconductor Corporation | Semiconductor structure having two levels of buried regions |
US5719423A (en) * | 1995-08-31 | 1998-02-17 | Texas Instruments Incorporated | Isolated power transistor |
JP3121537B2 (ja) * | 1996-02-05 | 2001-01-09 | ローム株式会社 | 半導体装置 |
-
1998
- 1998-02-12 DE DE19805786A patent/DE19805786A1/de not_active Ceased
-
1999
- 1999-01-27 DE DE59914320T patent/DE59914320D1/de not_active Expired - Lifetime
- 1999-01-27 EP EP99910085A patent/EP0974161B1/de not_active Expired - Lifetime
- 1999-01-27 WO PCT/DE1999/000214 patent/WO1999041780A1/de active IP Right Grant
- 1999-01-27 JP JP54089399A patent/JP2001522540A/ja not_active Abandoned
- 1999-10-12 US US09/415,728 patent/US6469365B1/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014207361A (ja) * | 2013-04-15 | 2014-10-30 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US6469365B1 (en) | 2002-10-22 |
EP0974161B1 (de) | 2007-05-02 |
WO1999041780A1 (de) | 1999-08-19 |
DE19805786A1 (de) | 1999-08-26 |
DE59914320D1 (de) | 2007-06-14 |
EP0974161A1 (de) | 2000-01-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9496378B2 (en) | IGBT with buried emitter electrode | |
KR100683100B1 (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
US8823051B2 (en) | High-voltage diodes formed in advanced power integrated circuit devices | |
US10312322B2 (en) | Power semiconductor device | |
JP2003282892A (ja) | 低容量esd耐性ダイオードの方法および構造 | |
EP0057024A1 (en) | Semiconductor device having a safety device | |
JPH0347593B2 (ja) | ||
US7932538B2 (en) | Insulated gate bipolar transistor and method of fabricating the same | |
KR100683099B1 (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
US8878237B2 (en) | Active edge structures providing uniform current flow in insulated gate turn-off thyristors | |
KR100278526B1 (ko) | 반도체 소자 | |
JPH07297373A (ja) | 誘導性負荷要素に対する集積ドライバ回路装置 | |
JP2001522540A (ja) | クロスカレント防止のための構造を有する半導体構成素子 | |
JPH10504940A (ja) | 半導体素子 | |
US20090152587A1 (en) | Deep guard regions for reducing latch-up in electronics devices | |
US6252257B1 (en) | Isolating wall between power components | |
JP4761011B2 (ja) | サイリスタを有する半導体装置及びその製造方法 | |
CN113937156B (zh) | 半导体结构及其形成方法 | |
US20070273007A1 (en) | Bipolar-Transistor And Method For The Production Of A Bipolar-Transistor | |
JPH10189755A (ja) | 半導体装置及びその製造方法 | |
KR100277680B1 (ko) | 개선된 엘아이지비티 전력소자 | |
KR0133556B1 (ko) | 수평형 절연게이트 바이폴라 트랜지스터 | |
JP3342944B2 (ja) | 横型高耐圧半導体素子 | |
CN114759090A (zh) | 高压元件及其制造方法 | |
JP3271501B2 (ja) | Mos型gtoサイリスタおよびその駆動方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20041111 |