JPH10504940A - 半導体素子 - Google Patents

Abstract

(57)【要約】 エミッタ切替サイリスタ（１）の動作特性は、隣接するｎ＋型領域（１５）とｐ＋型領域（１６）との上に浮游オーミック・コンタクト（１４）を追加すれば改良できる。横方向素子では、浮游オーミック・コンタクト（１４）と隣接するｎ＋型領域（１５）とｐ＋型領域（１６）とをアノード領域（４）とカソード領域（８，９，１０）との間に設ける。この素子は、ターンオン特性が向上され、降服電圧特性と電流密度特性が高い。

Description

【発明の詳細な説明】 半導体素子 本発明は半導体素子に関する。 電力集積回路では、降服電圧の高い素子は多数知られている。集積電源、小さ いモータの制御、電子ランプ抵抗器等の用途には、高電圧、高電流が要求されて いるが、素子の電流を通す能力もまた重要である。従って、電力素子のオン状態 固有抵抗を低くして電力損失を低減する必要がある。このことは、面積と電力損 失とを最小にすることが不可欠な集積回路の環境では非常に重要なことである。 公知の素子の一つに、エミッタ切換サイリスタ、具体的には、横方向エミッタ 切換サイリスタ(LEST)がある。「横方向接合絶縁エミッタ切換サイリスタ」(Lat eral Junction-isolated Emitter Switched Thyristor)と題するBaligaおよびHu angの論文（IEEE Electron Device Letters、第１３巻６１５ページ、１９９２ 年）を参照されたい。この素子のサイリスタ電流はＭＯＳゲートを使って制御す ることができる。従来のＬＥＳＴ構造の一例を図１に示す。図１の従来のＬＥＳ Ｔ素子では、主サイリスタをトリガするのは難しい。素子がサイリスタ導通モー ドで確実に作動するためには非常に長いｎ＋浮游エミッタが必要であるため、素 子によって占められる面積が広すぎることになる。 本発明の第一の形態に従って提供されるのは、横方向エミッタ切換サイリスタ であり、この横方向エミッタ切換サイリスタは、 第二導電型のドリフト領域の表面に形成された第一導電型の第一電極領域と、 ドリフト領域に形成された第一導電型のベース領域と、 前記ベース領域の表面に形成された第二導電型のエミッタ領域と、 隣接する第一および第二導電型領域から成る第二電極領域であって、第二導電 型の第二電極領域部分は前記ベース領域の一部により前記エミッタ領域から分離 された第二電極領域と、 前記第一電極領域と前記エミッタ領域の間の前記ベース領域の表面に形成され た隣接する第一および第二導電型領域であって、第一導電型領域が前記エミッタ 領域と隣接する側にある、隣接する第一および第二導電型領域と、 前記ベース領域の表面に形成された前記隣接する第一および第二導電型領域を 接続する浮游オーミック・コンタクトと、 素子の表面にあり、前記浮游オーミック・コンタクトの下の第二導電型領域か ら始まり前記ドリフト領域と前記ベース領域との間の接合の上へ延びる第一ゲー トと、 前記エミッタ領域と前記第二導電型の第二電極領域との間の前記ベース領域の 部分の上へ延びる第二ゲートと を具備したことを特徴とする。 前記浮游オーミック・コンタクトは前記エミッタ領域に直接隣接していてもよ く、あるいはそれから間隔をおいて配置されていてもよい。 本発明の第二の形態により提供されるのは、横方向エミッタ切換サイリスタで あり、この横方向エミッタ切換サイリスタは、 第二導電型のドリフト領域の表面に形成された第一導電型の第一電極領域と、 ドリフト領域に形成された第一導電型のベース領域と、 前記ドリフト領域の表面に形成された第一導電型の第二電極領域と、 前記第一電極領域と前記第二電極領域との間の前記ベース領域の表面に形成さ れた隣接する第一および第二導電型領域であって、第一導電型領域が第二電極領 域と隣接する側にある、隣接する第一および第二導電型領域と、 前記ベース領域の表面に形成された前記隣接する第一および第二導電型領域を 接続する浮游オーミック・コンタクトと、 素子の表面にあり、前記浮游オーミック・コンタクトの下の前記第二導電型の 領域から始まり前記ドリフト領域と前記ベース領域との間の接合の上へ延びる第 一ゲートと、 素子の表面にあり、前記第二電極領域と前記浮游オーミック・コンタクトの下 の第一導電型の領域との間にあり、その下に第二導電型の領域が存在する第二 ゲートと を具備することを特徴とする。 前記第二ゲートの下にある第二導電型の領域は、例えば、前記ドリフト領域の 一部によって、または前記ドリフト領域のバッフア領域によって、あるいは前記 ベース領域内のバッフア領域によって形成されていてもよい。 いずれの形態でも、サイリスタは第一導電型の基板上に形成されていてもよい 。 以下に詳述するように、ゲートをもう一つ設けて第一電極領域からの少数キャ リアの注入を制御するようにしてもよい。 本発明の第三の形態により提供されるのは縦方向エミッタ切換サイリスタであ り、この縦方向エミッタ切換サイリスタは、 第二導電型のドリフト領域の一方の表面に形成された第一導電型の第一電極領 域と、 前記ドリフト領域の反対側の表面に形成された第一導電型のウエル領域と、 前記ウエル領域の表面に形成された隣接する第一および第二導電型の領域から 成る第二電極領域と、 前記ウエル領域の表面に形成された第二導電型のエミッタ領域であって、前記 第二導電型の第二電極領域が該エミッタ領域から前記ウエル領域の一部により分 離されたエミッタ領域と、 前記ウエル領域の表面に形成された隣接する第一および第二導電型の領域であ って、該隣接する第一および第二導電型領域と前記第二電極領域との間に前記エ ミッタ領域があり、該第一導電型の領域が前記エミッタ領域と隣接する側にある 、第一および第二導電型の領域と、 前記ウエル領域の表面に形成された前記隣接する第一および第二導電型領域を 接続する浮游オーミック・コンタクトと、 前記ドリフト領域の反対側の表面にあり、前記浮游オーミック・コンタクトの 下側の第二導電型の領域から始まり前記浮游オーミック・コンタクトと前記ドリ フト領域との間の前記ウエル領域の一部の上へ延びる第一ゲートと、 前記ドリフト領域の反対側の表面にあり、前記第二電極領域と前記エミッタ領 域との間の前記ウエル領域の一部の上へ延びる第二ゲートと を具備することを特徴とする。 前記浮游オーミック・コンタクトは前記エミッタ領域にすぐ隣接していてもよ いし、あるいは間隔をおいて配置されていてもよい。 前記第二電極領域の下に第一導電型のシンク領域を設けてもよい。 本発明の第四の形態により提供されるのは、縦方向エミッタ切換サイリスタで あり、この縦方向エミッタ切換サイリスタは、 第二導電型のドリフト領域の一方の表面に形成された第一導電型の第一電極領 域と、 前記ドリフト領域の反対の表面に形成された第一導電型のウエル領域と、 前記第一導電型のウエル領域の表面に形成された第一導電型の第二電極領域と 、 前記第一導電型のウエル領域の表面にかつ前記第二電極領域から間隔をおいて 形成された隣接する第一および第二導電型の領域であって、第一導電型の領域が 第二電極領域に最も隣接した側にある隣接する第一および第二導電型の領域と、 前記第一導電型のウエル領域の表面に形成された前記隣接する第一および第二 導電型の領域を接続する浮游オーミック・コンタクトと、 前記第二電極領域と前記浮游オーミック・コンタクトの下側にある前記隣接す る第一および第二導電型の領域との間の前記第一導電型のウエル領域の表面にあ る第二導電型のウエル領域と、 前記ドリフト領域の反対側の表面にあり、前記浮游オーミック・コンタクトの 下側の第二導電型の領域から始まり前記浮游オーミック・コンタクトと前記ドリ フト領域との間にある前記第一導電型のウエル領域の一部の上へ延びる第一ゲー トと、 前記ドリフト領域の反対側の表面にあり、前記第二電極領域と前記浮游オーミ ック・コンタクトの下側の前記第一導電型の領域との間にあ前記る第二導電型の ウエル領域の上へ延びる第二ゲートと を具備することを特徴とする。 上述の第三および第四の形態によれば、前記第一電極領域上に第二導電型のバ ッフア領域を設けてもよい。 本発明は、高い降服電圧と高い電流密度の能力を持つ、優れたターンオン特性 を有する素子を提供するものである。 本明細書中、「ゲート」という用語は金属−絶縁膜−半導体型ゲートを意味す るものとする。 本発明の実施例を添付図面を参照して説明する。 図１は、従来のＬＥＳＴの横断面図である。 図２は、本発明による素子の第一実施例の横断面図である。 図３は、本発明による素子の第二実施例の横断面図である。 図４は、本発明による素子の第三実施例の横断面図である。 図５は、本発明による素子の第四実施例の横断面図である。 図６は、本発明による素子の第五実施例の横断面図である。 図７は、本発明による素子の第六実施例の横断面図である。 図８は、本発明による素子の第七実施例の横断面図である。 以下、第一実施例について図２を参照して説明する。素子１はｐ基板、ｐ−基 板またはｐ−層を設けたｐ＋基板２を有し、この基板２上にはｎ−ドリフト領域 ３が形成されている。ドリフト領域３の一方の側面と表面にはｐ＋アノード領域 ４が形成されている。ｎバッファ領域５がアノード領域４を取り囲み、パンチ・ スルーを防止している。 ｐベース領域６がドリフト領域３に隣接して形成されており、ドリフト領域３ から基板２内に延びているｐ埋込み領域７と連続している。カソード領域８がベ ース領域６の面上に形成されている。カソード領域８はｐ＋領域９とそれに隣接 するｎ＋領域１０とから成る。 浮游ｎ＋エミッタ領域１１はカソード８とアノード４との間でベース領域６の 面上に形成されている。 第一ゲート１２はドリフト領域３とベース６との境界にわたって延びている。 第二ゲート１３はエミッタ１１とカソード８との間のベース６を覆うように位置 している。 浮游オーミック・コンタクト（ＦＯＣ）１４はドリフト領域３と浮游エミッタ １１との間に位置づけられている。隣接するｐ＋領域１５とｎ＋領域１６はｎ＋ 浮游エミッタ１１の右側のｐベース領域６に埋め込まれている。ｐ＋領域１５と ｎ＋領域１６は浮游オーミック・コンタクト（ＦＯＣ）１４によって電気的に接 続されている。第一ゲート１２は浮游オーミック・コンタクト１４の下のｎ＋領 域１６から延びている。 素子１のオフ状態特性は従来のＬＥＳＴと同じなので、その詳細についてはBa ligaおよびHuangの前掲論文を参照されたい。要するに、二つのＮＭＯＳゲート １２，１３に印加されるバイアス電圧がゼロのときには、素子１はｎ−ドリフト 領域３とｐ板２とが空乏(depletion)化することによって電圧が維持される。 しかしながら、ターンオン機構は従来のものとは異なる。閾値を超える正電圧 が同時に二つのＮＭＯＳゲート１２，１３に印加されると、二つのゲート１２， １３の下には反転チャネルができる。第一ゲート１２の下に形成されたこの反転 層はＦＯＣ１４を介してｎ−ドリフト領域３をｐ＋カソード９に接続している。 ｐ＋アノード４、ｎ−ドリフト領域３、ｐベース領域６およびｎ＋エミッタ領域 １１によって形成された主サイリスタがトリガされる迄は、素子は横方向絶縁ゲ ート形バイポーラ・トランジスタ（ＬＩＧＢＴ）のように作用する。但し、ｐベ ース領域６による付加抵抗Ｒ_pが直列配置される場合は別である。ＦＯＣ１４は 電子・正孔電流変換器として作用する。電子はＦＯＣ１４から第一ゲート１２の チャネルを通ってｎ−ドリフト領域３へ流れ込む。このＭＯＳ電流Ｉ_MOS1は、ｐ ＋アノード４、ｎ−ドリフト領域３およびｐベース領域６から成る横方向ｐｎｐ トランジスタへ流れるベース駆動電流である。Ｉ_MOS1電子電流はＦＯＣ１４によ って正孔電流Ｉpに変換されるが、これはＦＯＣ４の下の短絡したｐ＋領域１５ とｎ＋領域１６とを横切って電流が連続している必要があるためである。正孔電 流Ｉ_pは、今度は、横に流れてｐベース６に入り、ｐ＋カソード領域８に至る。 アノード領域４から注入される正孔の一部はｐベース領域６に至り、コレクタ電 流Ｉ_cとなる。この段階では、主サイリスタのエミッタ接合はターンオンされず 、第二ゲート１３の下の第二ＮＭＯＳチャネルには電流が流れない。 従って、ｎ＋浮游エミッタ１１はカソード領域８と同じ電位である。こうして、 電流はｐベース６のほぼ全体に流れるため、ｎ＋浮游エミッタ１１とｐベース６ との間の接合部の両端間の電圧は、 となる。これに対して、図１に示したような従来のＬＥＳＴでは、同じアノード 電流値での対応する電圧は低く、 Ｖ_be＝Ｒ_p・Ｉ_c−Ｒ_MOS2・Ｉ_MOS2 ［α・Ｒ_p−（１−α）・Ｒ_MOS2］・Ｉ_anode となる。 ここで、Ｉ_MOS2＝Ｉ_MOS1は横方向ｐｎｐトランジスタのベース駆動電流、Ｒ_{MO S2} は第二ゲート１３のチャネル抵抗、Ｉ_anodeはアノード電流、αは横方向ｐｎ ｐトランジスタの電流伝送率を表す。 主サイリスタは、Ｖ_beが十分高くて浮游ｎ＋エミッタ１１とｐベース６との間 の接合部を順方向にバイアスするとトリガされてオンとなる。上記の二式から、 本発明による素子１の主サイリスタはより低いアノード電流値でトリガされてオ ンとなることが示唆される。つまり、浮游ｎ＋エミッタ１１の長さＬ_n+は図１に 示す従来のＬＥＳＴよりもかなり短かくすることができる。長さＬ_n+の減少分が ＦＯＣ１４の占める長さよりも大きいならば、素子１の面積効率は高い。ｎ＋エ ミッタ１１とＦＯＣ１４との間隔Lgをゼロまで減らしたり、ＦＯＣ１４それ自体 の長さＬ_FOCをプロセス・デザイン・ルールでの許容最小値まで減らすこともで きる。例えば、３ｍのデザイン・ルールに対しては９μｍまで長さＬ_FOCを減ら してもよい。 主サイリスタをトリガしてオンにした後は、素子は図１に示した、前掲論文に 詳述されている従来のＬＥＳＴと同様に作用する。主サイリスタに直列接続され た第二ゲート１３の下にあるチャネルが消える("pinch-off")ため電流は飽和す る。 Ｌ_n+が２５μｍ、Ｌ_FOCが１０μｍ、Ｌ_gがゼロ、ドリフト領域の長さが５０μ ｍの構造を使って数値シミュレーションを行った。サイリスタは１５Ａ／ｃｍ² のアノード電流値から導通し始める。これに対し、ｎ＋エミッタ１１の 長さが３５μｍ（＝Ｌ_n+＋Ｌ_g＋Ｌ_FOC）であることを除けば同寸法の従来のＬＥ ＳＴを使って行ったシミュレーションでは、アノード電流密度が１０８Ａ／ｃｍ² に達してはじめてサイリスタの導通が観察された。 厚さ７μｍ、１．５×１０¹⁵／ｃｍ^-3のｎ−エピタキシャル層を１５０〜２０ ０Ω・ｃｍのｐ基板上に成長させた後、標準３μｍ ＣＭＯＳプロセスをベース とするＨＶＩＣプロセスによって素子を製造した。ゲート酸化膜は厚さ４００Å 、閾電圧０．７Ｖなので、オンチップ・ディジタルＣＭＯＳ制御に適している。 ドリフト領域の長さは６０μｍである。第一ゲート１２と第二ゲート１３のＭＯ Ｓチャネル長さはそれぞれ６μｍと５μｍである。ｎ＋エミッタ１１の長さは２ ５μｍである。Ｌ_gとＬ_FOCはそれぞれ７μｍと３４μｍであるため、この設計は 控え目にして素子を確実に働かせるようにしたため、本実施例ではパラメータを 最適にする試みは特にしなかった。オフ状態降服電圧を測定したところ３２０Ｖ であった。同じチップ上に製造された、ドリフトの長さが同寸法のダイオードの 降服電圧は同じであった。このことから、本実施例による新しい素子のオフ状態 性能はなんら低下していないことがわかった。電流６ｍＡ（１２．５Ａ／ｃｍ² 、全セルピッチの能動面積に基づく）で出力特性にキンクがあることから、ＬＩ ＧＢＴ・モードからサイリスタ・モードへ移行していることが示される。電流密 度が１００Ａ・ｃｍ²の時のオン状態電圧は、Ｖ_gが５Ｖの場合、約３．５Ｖであ る。この値は、ＬgとＬ_FOCが本実験の素子では最適化されていなかったにも拘わ らず、良好な値である。主サイリスタをトリガしてオンにした後にアノード電流 が飽和することも明白であり、このことから改良されたＬＥＳＴ構造は安全作動 面積が広いという特性が保持されていることがわかる。この特性は電力集積回路 アプリケーション用ＬＥＳＴの主要長所の一つである。ゲート電圧が5Vでは、電 流は飽和し始めて約１００ｍＡ（２００Ａ／ｃｍ²）となるので、寄生ラッチア ップを生じることなくＭＯＳを制御することが可能な最大電流は２００Ａ／ｃｍ² を超えることが示される。 素子１のターンオン能力は、その他の魅力的なＬＥＳＴ特性の低下を招かずに 向上することができる。電流密度が１２．５Ａ／ｃｍ²、２００Ａ／ｃｍ²を超え る最大５ＶのＭＯＳ制御可能電流密度で、サイリスタはターンオン状態になる ことが実証されている。 図３に示す実施例では素子１はｐ基板、ｐ−基板またはｐ−層を設けたｐ＋基 板２を有し、この基板２上にはｎ−ドリフト領域３が形成されている。ドリフト 領域３の一方の側面と表面にはｐ＋アノード領域４が形成されている。ｎバッフ ァ領域５がアノード領域４を取り囲み、パンチ・スルーを防止している。 ｐベース領域６はドリフト領域３に形成されている。ｐベース又はｐイソ領域 １８はｐ埋込み領域７と連続しており、両領域はｎ−ドリフト領域３の一部が介 在することによりｐベース６から分離している。ｐ＋カソード領域９はカソード のｐース領域１８の表面に形成されている。 第一ゲート１２はドリフト領域３とベース６との境界にわたって延びている。 第二ゲート１３はｐ＋カソード領域９に隣接するｎ−ドリフト領域３を覆うよう に位置している。 浮游オーミック・コンタクト（ＦＯＣ）１４は二つのゲート１２および１３の 間に介在している。ＦＯＣ１４は隣接するｐ＋領域１５とｎ＋領域１６上に形成 され、ｎ＋領域１６はｐベース領域６の表面に形成されている。ここに示す実施 例では、図３に示すように、ｐ＋領域１５は、ｐベース領域６と第二ゲート１３ の下のｎ−ドリフト領域３の一部との間に延びている。もっとも、ｐ＋領域１５ をベース領域６の外方にまで延在させる必要はない。第一ゲート１２は浮游オー ミック・コンタクト１４の下のｎ＋領域１６から延びている。 図４に示す第三実施例の構造は図３に示す第二実施例のものとよく似ている。 主な相違点は、第三実施例では、ｐベース領域６および１８間のｎ−ドリフト領 域３に、第二ゲート１３の下のｎバッファ領域１７が注入形成されている点であ る。ｐベース領域６および１８を形成する前にｎバッファ領域１７を形成するこ とが好ましい。 図５に示す第４実施例の構造は図３に示す第二実施例のものとよく似ている。 主な相違点は、第４実施例では、二つのｐベース領域６および１８から成るｐウ ェルに第二ゲート１３の下のｎバッファ領域１７が注入形成されている点である 。本実施例の場合は、ｐベース領域６と１８とは連続している。ｐベース領域６ および１８を形成する前にｎバッファ領域１７を形成することが好ましい。 図３ないし図５に示した素子１それぞれの作用はよく似ている。図３ないし図 ５に示した素子１のオフ状態特性は従来のＬＥＳＴと同様なので、詳細について はBaligaおよびHuangの前掲論文を参照されたい。要するに、二つのゲート１２ ，１３に印加されるバイアス電圧がゼロのときには、ｎ−ドリフト領域３とｐ基 板２とが空乏化すること(depletion)によって電圧が維持される。 図３ないし図５に示した素子１をターン・オンするには、第一ゲート１２に正 電圧を、第二ゲート１３に負電圧を印加して、ゲート１２および１３の下にそれ ぞれ反転チャネルを生成する。こうして、カソードｐ＋領域９、ｎ−ドリフト領 域３あるいは第二ゲート１３の下のｎバッファ領域１７と、ＦＯＣ１４の下のｐ ＋領域１５とが、ｐ＋アノード４、ｎ−ドリフト領域３、ｐベース６およびＦＯ Ｃ１４の下のｎ＋領域１６とによって形成される主サイリスタと直列に接続され たＰＭＯＳトランジスタを形成していることがわかる。ＰＭＯＳトランジスタが あるということは、図１に示した従来のＬＥＳＴのカソードのｎ＋領域のせいで 形成される寄生npnpサイリスタが除去されているということである。ちなみに、 この寄生サイリスタについてはBaligaおよびHuangの前掲論文に詳述されている 。従って、図３ないし図５に示した素子ではＭＯＳ制御可能電流密度をずっと高 くすることが可能である。 図３ないし図５に示した素子をターンオフするには、第二ゲート１３を切って 第二ゲート１３の下のＰＭＯＳ反転層を除去し、それによりサイリスタの伝導路 を素早く切る。 本発明による半導体素子１のもう一つの実施例を図６に示す。この実施例は、 縦方向素子であり、上から見ると円形対称を有している。この素子１はｎ−ドリ フト領域３を有し、そのｎ−ドリフト領域３の一方の側にｐ＋アノード領域４が 形成されており、そのアノード領域４にはアノード電極が固定されている。ｐウ エル６はｎ−ドリフト領域３の他方の側の表面に形成されている。 ｐウエル６の表面には、中央のｐ＋カソード領域９とこれを囲む環状ｎ＋カソ ード領域１０とからなるカソード領域８が形成されており、そのカソード領域８ にはカソード電極が固定されている。 カソード領域８の周りにこれと離間してｎ＋浮游エミッタ領域１１を設けてあ る。浮游エミッタ領域１１の周りにこれと離間して浮游オーミック・コンタクト （ＦＯＣ）を設けてあり、その浮游オーミック・コンタクトは、ｐウエル６の表 面に形成された隣接するｐ＋型１５およびｎ＋型１６領域にわたる表面に固定さ れており、ＦＯＣ１４の下のｎ＋領域１６はＦＯＣ１４の下のｐ＋領域１５の半 径方向外側にあり、素子の表面でｐウエル６とｎ−ドリフト領域３との間の境界 の少し手前で止まっている。 第一ゲート１２は、ＦＯＣ１４の下のｎ＋領域１６に隣接する素子１の表面ま で延びているｐウエル６の部分の上方にあるｐウエル６の表面を覆うように固定 されており、さらにこの第一ゲートは素子の表面にあるｐウエル６とｎ−ドリフ ト領域３との間の境界にわたって延びている。第二ゲート１３はカソード領域８ と浮游エミッタ領域１１との間のスペースの上方でｐウエル６の表面を覆って固 定される。 図６に示す素子の作用は下記の通りである。オフ状態においては、２つのＮＭ ＯＳゲート１２，１３に印加されたバイアス電圧がゼロであると、ｎ−ドリフト 領域３が空乏化するので、素子１の電圧が維持される。 オン状態については、閾値電圧を超える正電圧が２つのＮＭＯＳゲート１２， １３に同時に印加される時には、反転チャネルは２つのゲート１２，１３の下に それぞれ形成される。第一ゲート１２の下に形成された反転チャネルはｎ−ドリ フト領域３とＦＯＣ１４の下のｎ＋領域１６とを接続する。ｐ＋アノード領域４ 、ｎ−ドリフト領域３、ｐウエル領域６およびｎ＋エミッタ領域１１により形成 される主サイリスタがトリガーされるまでは、絶縁ゲート形バイポーラ・トラン ジスタ（ＩＧＢＴ）のように素子は振る舞う。ただし、ｐウエル領域６が存在す るため付加抵抗Ｒ_pが直列に配置されている。ＦＯＣ１４は電子・正孔電流変換 器として作用する。ＦＯＣから来る電子は第一ゲート１２のチャネルを介してｎ −ドリフト領域３に流れる。このＭＯＳ電流Ｉ_MOS1は、ｐ＋アノード領域４、ｎ −ドリフト領域３、およびｐウエル領域６からなるｐｎｐトランジスタへのベー ス駆動電流として役立つ。ＦＯＣ１４の下の短絡されたｐ＋領域１５およびｎ＋ 領域１６を横切って電流が連続していることが必要であるため、Ｉ_MOS1電子電流 はＦＯＣ１４によって正孔電流Ｉ_pに変換される。正孔電流Ｉ_pはｐウエル ６内に横方向に流れ込み、そしてｐ＋カソード領域８に流れる。さらに、アノー ド４から注入される正孔の一部がｐウエル６まで達し、コレクタ電流Ｉ_cとなる 。この段階では、主サイリスタのエミッタ接合はターンオンされてはおらず、電 流が第二ゲート１３の下の第二のＮＭＯＳチャネルを通しては流れない。従って 、ｎ＋浮游エミッタ１１はカソード領域８と同じ電位である。それ故、電流がｐ ベース６のほとんど全てを通して流れるので、浮游ｎ＋エミッタ１１とｐウエル ６との間の接合の両端間の電圧は下式で求められる。 これに対して、従来のESTでは、対応する電圧は同じアノード電流レベルに対 してはより少なく、下式で求められる。 Ｖ_be＝Ｒ_p・Ｉ_c−Ｒ_MOS2・Ｉ_MOS2 ここで、Ｉ_MOS2＝Ｉ_MOS1のときには、ｐｎｐトランジスタ用のベース駆動電流 として役立つ。Ｒ_MOS2は第二ゲート１３のチャネル抵抗である。Ｉ_anodeはアノ ード電流であり、αはｐｎｐトランジスタの電流伝送率である。 主サイリスタは、アノード電圧が増大するとトリガーオンされるので、Ｖ_beは 十分に高くなって浮游ｎ＋エミッタ１１とｐベース６との間の接合が順方向にバ イアスされ、そのため電流の大部分が主サイリスタを通って流れる。上記の式は 、本発明の素子１の主サイリスタがより低いアノード電流レベルでトリガーオン されうることを示唆している。 主サイリスタがトリガーオンされた後は、素子は従来のエミッタ切換サイリス タと同じように作用する。電流飽和が起きるが、これは主サイリスタと直列接続 している第二ゲート１３の下のチャネルが「ピンチオフ」するためである。 本発明による素子１のまた別の実施例を図７に示す。この実施例は、縦方向素 子であり、上から見ると円形対称である。図７で示される縦方向素子１は図６に 示す素子と似ているので、違いだけをさらに説明する。 この実施例では、パンチスルーが生じるのを防ぐためにｎバッファ領域５はア ノードｐ＋領域の上に形成されている。このｎバッファ領域５のおかげでｎ−ド リフト領域３は特定の電圧に対して比較的薄くすることができ、素子のスイッチ オフがより素早くなる。 さらに、ｐシンク１９がカソード領域８の下に形成されている。ｐ＋アノード 領域４、ｎ−ドリフト領域３、ｐウェル６およびカソードのｎ＋領域１０からな る寄生サイリスタは、例えば、図６に示す素子の性能を低下する傾向にある。ｐ シンク１９のおかげでカソード領域８の下にあるｐウェル領域の抵抗が低下し、 その結果、この寄生サイリスタは超高電流レベル、すなわち、通常、典型的な適 用例で見られる電流レベルを超えるレベル、を除いてはスイッチオンされること がない。ｐシンク１９は、図７に示すように、ｐウェル６の下に延びていてもよ く、あるいはｐウェル６よりも浅くてもよい。 本発明による素子１のまた別の実施例を図８に示す。この実施例は、縦方向素 子であり、上から見ると円形対称である。 この実施例では、素子１はｎ−ドリフト領域３を有し、そのドリフト領域３の 一方の側にｐ＋アノード領域４が形成され、そのアノード領域４にはアノード電 極が固定されている。ｐウエル６がｎ−ドリフト領域３の他方の側の表面に形成 されている。ｐウエル６の表面にはカソード領域８が形成されており、このカソ ード領域８はｐ＋カソード領域９からなり、このｐ＋カソード領域９にはカソー ド電極が固定されている。 カソードｐ＋領域９の周りにこれと離間して浮游オーミック・コンタクト（Ｆ ＯＣ）１４が設けられており、その浮游オーミック・コンタクトは、ｐウエル６ の表面に形成されている隣接するｐ＋型領域１５およびｎ＋型領域１６にわたる 表面に固定されている。すなわち、ＦＯＣ１４の下のｎ＋領域１６がＦＯＣ１４ の下のｐ＋領域１５の半径方向外側にあり、そして素子の表面にあるｐウエル６ とｎ−ドリフト領域３との間の境界の手前で止まっている。 第一ゲート１２は、ＦＯＣ１４の下のｎ＋領域１６に隣接する素子１の表面ま で延びているｐウエル６の部分の上方の、ｐウエル６の表面にわたって固定され ており、かつ該素子の表面にあるｐウエル６とｎ−ドリフト領域３との間の境界 を越えて延在している。 第二ゲート１３は、カソード領域８とＦＯＣ１４との間の空間の上方の、素子 １表面にわたって固定されている。第二ゲート１３の下には、ｎウェル２０が形 成されている。図示のごとく、第一ゲート１２の下のｎウェル２０は、ｐ＋カソ ード領域９、ＦＯＣの下のｎ＋領域１５およびｐ＋領域１６より深いが、ｐウエ ル６よりも浅いものである。しかし、ｎウェル２０はｐウエル６よりも深くても よい。 図示の実施例では、ｎバッファ領域５はアノードｐ＋領域の上に形成され、図 ７に示される実施例のように、パンチスルーが生じるのを防ぐ。 図８の素子は下記のように動作する。オフ状態に対しては、簡単にいえば、２ つのゲート１２，１３に印加されたバイアス電圧がゼロであるときには、素子１ はｎ−ドリフト領域３およびｐウエル６が空乏化することによって電圧を維持す る。 図８に示される素子１を起動（ターンオン）するには、正の電圧を第一ゲート １２に印加し、負の電圧を第二ゲート１３に印加する。そうするとゲート１２， １３の下に反転チャネルがそれぞれ生成される。この場合、カソードｐ＋領域９ 、第二ゲート１３の下のｎウェル２０、およびＦＯＣ１４の下のｐ＋領域１５は 、ｐ＋アノード４、ｎ−ドリフト領域３、ｐベース６、およびＦＯＣ１４の下の ｎ＋エミッタ領域１６で形成される主サイリスタと直列に接続するＰＭＯＳトラ ンジスタを形成していることが分かる。このＰＭＯＳトランジスタが存在すると いうことは、別のやり方では形成されてしまう寄生npnpサイリスタが除去される ことを意味する。従って、より高いＭＯＳ制御可能な電流密度を得ることが可能 である。 図８の素子を動作停止（ターンオフ）するためには、第二ゲート１３のスイッ チを切り、それによって第二ゲート１３の下のＰＭＯＳ反転層を除去する。そう すると、サイリスタ伝導路が素早く遮断される。 第三ゲートを用いた、さらに別のＭＯＳトランジスタを使用して、図２ないし 図５を参照して上述した横方向素子の各々において、アノードからの少数キャリ アの注入を制御することができる。これについては図９ないし図１２を参照し説 明する。 図９に、動作停止（オフ）に切替中にＰＭＯＳを用いてアノードを制御する実 施例を、図５で示した素子の変形例として示す。アノード領域の変形は、ｐ＋ア ノード領域４に接近してはいるがこれから離隔したドリフト領域３の表面に、も う一組の隣接するｎ＋領域２１およびｐ＋領域２２を追加することによりなされ ている。図示の実施例では、これらもう一組のｎ＋領域２１およびｐ＋領域２２ は、アノード領域４の周りに形成されたｎバッフア領域５内に形成されている。 第二の浮游オーミック・コンタクト２３はこれらもう一組のｎ＋領域２１および ｐ＋領域２２の上に固定されている。第三ゲート２４が、アノード領域４とこれ らもう一組のｎ＋領域２１およびｐ＋領域２２との間にあるバッフア領域５の部 分の上に形成されている。 素子１がオン状態にある間は、第三ゲート２４はオフに保たれる。素子１が上 述のようにオフにされると、電圧が第三ゲート２４に印加され、それにより第三 ゲート２４の下に反転チャネルが形成される。これによりアノード領域４がバッ フア５に対して短絡し、従って、上述のもう一つのＦＯＣ２３を介してｎ−ドリ フト領域３に対して短絡し、それにより、少数キャリアの注入が阻止されること によりターンオフの性能が改善される。 図１２に、ＮＭＯＳを用いて、オフに切替中にアノードを制御する実施例を示 す。ただし、図１２では、アノード領域だけを示した。 ｎ＋領域２５がｐ＋アノード領域４に隣接して設けられ、ｐ−領域２６がｐ＋ アノード領域４およびｎ＋アノード領域２５の周りに設けられている。ｎバッフ ア領域５はｐ−領域２６の周りに設けられている。第三ゲート２７が素子１の表 面まで延びているｎバッフア領域５およびｐ−領域２６のそれぞれの部分の上に 固定されており、そしてこの第三ゲートはｎ＋アノード領域２５の上にも延在す る。 ＮＭＯＳを用いて、オフに切替中にアノードを制御する動作は、図９を参照し て上述した、ＰＭＯＳを使用した場合と同様である。ｐ＋アノード領域４は、ふ たたび動作停止（ターンオフ）中にｎ−ドリフト領域３に対して短絡され、それ によりオフへ切替る工程が促進される。 図１０では、ＰＭＯＳを用いて、オフに切替中にアノードを制御する実施例を 、図５に示した素子の変形例として示す。アノード領域の変形は、ｐ＋「アノー ド」領域４に隣接してｎ＋領域２８を追加し、そしてこの隣接するｐ＋「ア ノード」領域４およびｎ＋領域２８の上にもう一つのＦＯＣ２９を固定すること によってなされる。このもう一つのＦＯＣ２９の下のｐ＋アノード領域４は素子 １の動作中はアノードとして作用する。ｎ＋領域３０がＦＯＣ２９の下のｎ＋領 域２８に接近してはいるがこれと離隔して形成されており、これにより外部アノ ード接続がなされている。上述のもう一つのＦＯＣ２９の下のｐ＋領域４および ｎ＋領域２８と、アノード領域のｎ＋領域３０とは素子の表面のｐ−領域内に形 成されており、ｐ−領域３１自体はバッフア領域５内に形成されている。第三ゲ ート３２が、ＦＯＣのｐ＋領域４およびｎ＋領域２８とアノード領域のｎ＋領域 ３０との間の素子１の表面まで延びているｐ−領域３１の部分の上に固定されて いる。 素子がオンのときには、第三ゲート３２はオンに保たれ、その結果、アノード 領域のＮＭＯＳトランジスタがオンとなり、それによってＦＯＣ２９の下のｐ＋ 領域４はアノードとして作用することが可能となる。第三ゲート３２への電圧が オフに切替られているときには、上述のもう一つのＦＯＣ２９の下のｐ＋「アノ ード」はアノード領域のｎ＋領域３０から遮断される。この場合、アノード領域 のｎ＋領域３０、ｐ−領域３１およびｎバッフア領域５が低電圧でパンチスルー するように素子を設計すると、パンチスルーにより電子に対するバイパスルート が提供されるため、ターンオフが速くなる。 ＮＭＯＳを用いて、オフに切替中にアノードを制御する実施例を図１１で示す 。ただし、図１１では、アノード領域だけを示した。 この変形例では、ｎ＋領域３３は、バッフア領域５内でｐ＋アノード領域４の 周りに形成されており、ｎ＋アノード領域３３は素子の表面にありｐ＋アノード 領域４と隣接している。もう一つのｐ＋領域３４が、ｐ＋アノード領域４に接近 してはいるがこれと離隔しているドリフト領域３の表面に形成されている。ｎバ ッフア領域３５がこのもう一つのｐ＋領域３４の周りに設けられていてもよい。 第三ゲート３６が、ｐ＋アノード領域４と上述のもう一つのｐ＋領域３４との間 の素子の表面まで延びているｎ−ドリフト領域の部分の上に、固定されている。 この変形例の動作は、図１０に示したＮＭＯＳトランジスタを用いてアノード を切り換える例について上述したのと同様である。第三ゲート３６は、素子１が オンのときにオンに保たれ、素子が動作停止されるとオフに切替られ、その結果 、ｐ＋アノード領域４ともう一つのｐ＋領域３４との間の接続が切り替わる。 切り換え特性をさらに制御するためには、アノード領域４に隣接する第三ゲー トを、アノード領域４からの少数キャリアの注入が阻止される状態に特定の期間 切り換え、その後に第一ゲート１２および第二ゲート１３を切換えて、それによ り素子１を動作停止するようにしてもよい。たとえば、図９に示す素子１対して は、第三ゲート２４を特定の期間オンに切替、その後に第一ゲート１および第二 ゲート１３を動作停止して、それにより反転チャネルを除去し、そして素子１を 動作停止してもよい。

Claims (1)

1. 【特許請求の範囲】 １．横方向エミッタ切換サイリスタ（１）であって、 第二導電型のドリフト領域（３）の表面に形成された第一導電型の第一電極領 域（４）と、 前記ドリフト領域（３）に形成された第一導電型のベース領域（６）と、 前記ベース領域（６）の表面に形成された第二導電型のエミッタ領域（１１） と、 隣接する第一および第二導電型領域（９，１０）から成る第二電極領域（８） であって、第二導電型の第二電極領域部分（１０）は前記ベース領域の一部によ り前記エミッタ領域（１１）から分離された第二電極領域（８）と、 前記第一電極領域と前記エミッタ領域の間の前記ベース領域の表面に形成され た隣接する第一および第二導電型領域（１５，１６）であって、第一導電型領域 （１５）が前記エミッタ領域と隣接する側にある、隣接する第一および第二導電 型領域（１５，１６）と、 前記ベース領域（６）の表面に形成された前記隣接する第一および第二導電型 領域（１５，１６）を接続する浮游オーミック・コンタクト（１４）と、 素子（１）の表面にあり、前記浮游オーミック・コンタクト（１４）の下の第 二導電型領域（１６）から始まり前記ドリフト領域（３）と前記ベース領域（６ ）との間の接合の上へ延びる第一ゲート（１２）と、 前記エミッタ領域（１１）と前記第二導電型の第二電極領域（１０）との間の 前記ベース領域（６）の前記部分の上へ延びる第二ゲートと を具備することを特徴とする横方向エミッタ切換サイリスタ。 ２．前記浮游オーミック・コンタクト（１４）は前記エミッタ領域（１１）に直 接隣接していることを特徴とする請求項１記載の横方向エミッタ切替サイリスタ 。 ３．前記浮游オーミック・コンタクト（１４）は前記エミッタ領域（１１）から 間隔をおいて配置されていることを特徴とする請求項１記載の横方向エミッタ切 替サイリスタ。 ４．横方向エミッタ切換サイリスタ（１）であって、 第二導電型のドリフト領域（３）の表面に形成された第一導電型の第一電極領 域（４）と、 前記ドリフト領域（３）に形成された第一導電型のベース領域（６）と、 前記ドリフト領域（３）の表面に形成された第一導電型の第二電極領域（３） と、 前記第一電極領域（４）と前記第二電極領域（９）との間の前記ベース領域（ ６）の表面に形成された隣接する第一および第二導電型領域（１５，１６）であ って、第一導電型領域（１５）が前記第二電極領域（９）と隣接する側にある、 隣接する第一および第二導電型領域（１５，１６）と、 前記ベース領域（６）の表面に形成された前記隣接する第一および第二導電型 領域（１５，１６）を接続する浮游オーミック・コンタクト（１４）と、 素子の表面にあり、前記浮游オーミック・コンタクト（１４）の下の前記第二 導電型の領域（１６）から始まり前記ドリフト領域（３）と前記ベース領域（６ ）との間の接合の上へ延びる第一ゲート（１２）と、 素子の表面にあり、前記第二電極領域（９）と前記浮游オーミック・コンタク ト（１４）の下の第一導電型の領域（１５）との間にあり、その下に第二導電型 の領域が存在する第二ゲート（１３）と を具備することを特徴とする横方向エミッタ切替サイリスタ。 ５．前記第二ゲート（１３）の下にある前記第二導電型の領域は、前記ドリフト 領域（３）の一部によって形成されていることを特徴とする請求項４記載の横方 向エミッタ切替サイリスタ。 ６．前記第二ゲート（１３）の下にある前記第二導電型の領域は、前記ドリフト 領域（３）のバッファ領域（１７）によって形成されていることを特徴とする請 求項４記載の横方向エミッタ切替サイリスタ。 ７．前記第二ゲート（１３）の下にある前記第二導電型の領域は、前記ベース領 域（６）内のバッフア領域（１７）によって形成されていることを特徴とする横 方向エミッタ切替サイリスタ。 ８．前記サイリスタは第一導電型の基板上に形成されていることを特徴とする請 求項１ないし７のいずれかに記載の横方向エミッタ切替サイリスタ。 ９．前記第一電極領域（４）の下に第二導電型バッファ領域（５）をさらに具備 することを特徴とする請求項１ないし８のいずれかに記載の横方向エミッタ切替 サイリスタ。 １０．前記ドリフト領域（３）の表面に、第一電極領域（４）に接近してはいる がこれから離隔して、もう一組の隣接する第一および第二導電型領域（２１，２ ２）をさらに具備し、該第一導電型領域（２２）は前記第一電極領域側にあり、 浮游オーミック・コンタクトが前記隣接する第一および第二導電型領域（２１， ２２）に固定されており、第三ゲート（２４）が、前記第一導電型領域（２２） と前記第一電極領域（４）との間にあるドリフト領域の部分の上に形成されてい ることを特徴とする請求項１ないし９のいずれかに記載の横方向エミッタ切替サ イリスタ。 １１．前記第一電極領域（４）は、前記ドリフト領域（３）に形成されている第 一導電型領域（２６）に形成されており、そして前記素子は、前記第一電極領域 （４）に隣接する素子表面の上に設けられた第二導電型領域と、前記第一電極領 域（４）に隣接する素子表面にある前記第二導電型領域（２５）の上に設けられ 、かつ前記第一電極領域が形成されている前記第一導電型領域の部分の上に延び ている第三ゲート（２７）とをさらに具備することを特徴とする請求項１ないし ９のいずれかに記載の横方向エミッタ切替サイリスタ。 １２．前記第一電極領域（４）は、前記ドリフト領域（３）に形成されている第 一導電型領域（３１）に形成されており、そして前記素子は、さらに、前記第一 電極領域（４）に隣接する素子表面の上に第二導電型領域（２８）を具備し、前 記第一電極領域（４）と前記第一電極領域（４）に隣接する素子表面の前記第二 導電型領域（２８）との上には浮游オーミック・コンタクト（２９）が存在し、 そしてさらに、前記素子は第二導電型領域（３０）を具備し、該第二導電型領域 （３０）は、前記第一電極領域（４）が形成されている前記第一導電型領域（３ １）内に形成されており、かつ前記第一導電型の第一電極領域（４）に隣接する 前記第二導電型領域（２８）に接近してはいるがこれから離隔しており、ならび に前記素子は、前記第一電極領域（４）が形成されている前記第一導電型領域（ ３１）の部分であって、前記浮游オーミック・コンタクト（２９）の下の前記第 二導電型領域（２８）と、前記第一電極領域（４）が形成されている前記第一導 電型領域（３１）に形成されている前記第二導電型領域（３０）との間の素子表 面に延びている部分の上に第三ゲート（２７）をさらに具備することを特徴とす る請求項１ないし９のいずれかに記載の横方向エミッタ切替サイリスタ。 １３．前記第一電極領域（４）に隣接する素子表面に第二導電型領域（３３）が 形成されており、そして前記素子は、さらに、前記ドリフト領域（３）に形成さ れている第一導電型領域（３１）に形成されており、そして前記素子は、さらに 、前記ドリフト領域（３）の表面に、前記第一電極領域（４）に接近してはいる がこれから離隔して第一導電型領域（３４）を具備し、ならびに前記素子は、 前記第一電極領域（４）と、前記第一電極領域（４）に接近してはいるがこれ と離隔している前記ドリフト領域（３）の表面の前記第一導電型領域（４）との 間の素子表面に延びている前記ドリフト領域の部分の上に、第三ゲート（３６） をさらに具備することを特徴とする請求項１ないし９のいずれかに記載の横方向 エミッタ切替サイリスタ。 １４．縦方向エミッタ切換サイリスタ（１）であって、 第二導電型のドリフト領域（３）の一方の表面に形成された第一導電型の第一 電極領域（４）と、 前記ドリフト領域（３）の他方の表面に形成された第一導電型のウエル領域（ ６）と、 前記ウエル領域（６）の表面に形成された隣接する第一および第二導電型の領 域（９，１０）から成る第二電極領域（８）と、 前記ウエル領域（６）の表面に形成された第二導電型のエミッタ領域（１１） であって、前記第二導電型の第二電極領域（１０）が該エミッタ領域（１１）か ら前記ウエル領域（６）の一部により分離されたエミッタ領域（１１）と、 前記ウエル領域（６）の表面に形成された隣接する第一および第二導電型の領 域（１５，１６）であって、該隣接する第一および第二導電型領域（１５，１６ ）と前記第二電極領域（８）との間に前記エミッタ領域（１１）があり、該第一 導電型の領域（１５）が前記エミッタ領域（１１）と隣接する側にある、第一お よび第二導電型の領域（１５，１６）と、 前記ウエル領域（６）の表面に形成された前記隣接する第一および第二導電型 領域（１５，１６）を接続する浮游オーミック・コンタクト（１４）と、 前記ドリフト領域（３）の前記反対側の表面にあり、前記浮游オーミック・コ ンタクト（１４）の下の前記第二導電型の領域（１６）から始まり前記浮游オー ミック・コンタクト（１４）と前記ドリフト領域（３）との間の前記ウエル領域 （６）の一部の上に延びている第一ゲート（１２）と、 前記ドリフト領域（３）の反対側の表面にあり、前記第二電極領域（８）と前 記エミッタ領域（１１）との間の前記ウエル領域（６）の一部の上に延びている 第二ゲート（１３）と を具備することを特徴とする縦方向エミッタ切替サイリスタ。 １５．前記浮游オーミック・コンタクト（１４）は前記エミッタ領域（１１）に すぐ隣接していることを特徴とする請求項１４記載の縦方向エミッタ切替サイリ スタ。 １６．前記浮游オーミック・コンタクト（１４）は前記エミッタ領域（１１）か ら離隔していることを特徴とする請求項１４記載の縦方向エミッタ切替サイリス タ。 １７．前記第二導電型領域（８）の下に第一導電型のシンク領域（１９）をさら に具備することを特徴とする請求項１４ないし１６のいずれかに記載の縦方向エ ミッタ切替サイリスタ。 １８．縦方向エミッタ切替サイリスタ（１）であって、 第二導電型のドリフト領域（３）の一方の表面に形成された第一導電型の第一 電極領域（４）と、 前記ドリフト領域（３）の反対側の表面に形成された第一導電型のウエル領域 （６）と、 前記第一導電型のウエル領域（６）の表面に形成された第一導電型の第二電極 領域（８）と、 前記第一導電型のウエル領域（６）の表面にかつ前記第二電極領域（８）から 間隔をおいて形成された隣接する第一および第二導電型の領域（１５，１６）で あって、第一導電型の領域（１５）が第二電極領域（８）に最も隣接した側にあ る隣接する第一および第二導電型の領域（１５，１６）と、 前記第一導電型のウエル領域（６）の表面に形成された前記隣接する第一およ び第二導電型の領域（１５，１６）を接続する浮游オーミック・コンタクト（１ ４）と、 前記第二電極領域（８）と前記浮游オーミック・コンタクト（１４）の下にあ る前記隣接する第一および第二導電型の領域（１５，１６）との間の前記第一導 電型のウエル領域（６）の表面にある第二導電型のウエル領域（２０）と、 前記ドリフト領域（３）の反対側の表面にあり、前記浮游オーミック・コンタ クト（１４）の下の第二導電型の領域（１６）から始まり前記浮游オーミック・ コンタクト（１４）と前記ドリフト領域（３）との間にある前記第一導電型のウ エル領域（６）の一部の上に延びている第一ゲート（１２）と、 前記ドリフト領域（３）の反対側の表面にあり、前記第二電極領域（１６）と 前記浮游オーミック・コンタクト（１４）の下の前記第一導電型の領域（１５） との間にある第二導電型のウエル領域の上へ延びる第二ゲート（１３）と を具備することを特徴とする縦方向エミッタ切替サイリスタ。 １９．前記第一電極領域（３）の上に第二導電型のバッフア領域（５）をさらに 具備することを特徴とする請求項１４ないし１８のいずれかに記載の縦方向エミ ッタ切替サイリスタ。