KR100463029B1 - 수평형 사이리스터 - Google Patents

Abstract

본 발명은 애노드, 캐소드 및 게이트 단자가 웨이퍼 위쪽에 형성되는 수평형 사이리스터에 있어서, 애노드 하단에 형성되는 제1 n+영역과, FOC(Floating Ohmic Contact) 하단에 형성되는 p+ 영역과, FOC 하단의 P+ 영역과 단락되고 애노드 하단에 형성되는 제2 n+ 영역을 형성하여, FOC에서는 전하중립 성립에 따른 정공(hole)이 상기 FOC 하단의 p+영역으로부터 주입이 될 경우에 그에 따른 제2 n+영역에서 나오게 되고 애노드 쪽으로 흘려주도록 함을 특징으로 한다. 또한 이때 캐소드 단자의 하단에, 턴-오프시에 n- 드리프트 영역에 축적되어 있는 정공들이 캐소드로 빠져나갈 경로를 설정해주어 이를 통해 정공들이 빠져나감으로 턴-오프가 빨리 되는 특성을 갖도록 하는 p+ 전환자를 형성한다.

Description

수평형 사이리스터{LCMT: Lateral Conductivity Modulated Thyristor}

본 발명은 전력 트랜지스터의 일종으로 고 전력 영역에서 고전압 고 전류를 제어하는 장치에 주로 사용되는 사이리스터(thyristor)에 관한 것이다.

고 전압 고 전류를 제어하는 소자인 전력 소자(power device)에는 정류기로 사용되는 다이오드(Diode), 스위치로 사용되는 파워(power) MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor), BJT(Bipolar Junction Transistor), IGBT(Insulated Gate Bipolar Transistor), GTO(Gate Turn-Off Thyristor), MOS-게이트 사이리스터(MOS-gated Thyristor: MCT(MOS Controlled Thyristor), EST(Emitter Switched Thyristor), BRT(Base-Resistan-드리프트ce Thyristor)) 등이 설계, 제작되어 왔다. 도 1a에는 이러한 전력 소자의 계보가 개시되고 있다.

수직형 소자의 경우, 이 중에서 항복전압(Breakdown Voltage)을 기준으로600V이하에서는 파워 MOSFET이, 600V이상 1200V이하에서는 IGBT가, 그 이상에서는 사이리스터가 주력으로 이용되어왔다. 도 1b는 전력량과 주파수에 따라 주력으로 사용되는 전력 소자를 구분한 도표이다.

그런데, SOC(System On Chip)로 기술체계가 변동해 가면서, 전력 소자의 경우도 다른 로직 소자(Logic device) 및 여타의 회로들과 함께 설계, 제작되어야 하는 필요가 생겼다. 이에 따라 90년대에 들어서, 전력용 소자와 일반 로직 소자들로 구성된 제어회로를 같이 결합하는 PIC(Power Integrated Circuit) 분야가 연구되기 시작했다.

저 전압 제어회로(Low Voltage Control Circuits)의 경우, 단자들이 모두 웨이퍼 윗부분에 존재하고 웨이퍼 기판은 접지되어 있으므로, 전력용 소자가 같이 결합하려면, 모든 단자(애노드, 캐소드, 게이트)가 웨이퍼 위쪽으로 나오는 수평형 소자이어야 제작이 용이하게 되었다. 이에 많은 수평형 소자들이 연구, 제작되었는데, 기본적으로 수직형의 기판쪽에 있던 애노드 단자가 웨이퍼 윗부분으로 올라온 구조를 갖는다. 그리하여 LDMOSFET(Lateral Double-diffused MOSFET), LIGBT(Lateral IGBT), LEST(Lateral EST)와 같은 수평형 소자들이 개발되었다. 도 2에는 이러한 수평형 소자들의 일반적인 구조를 보여주고 있다. 도 2a에는 일반적인 LIGBR의 기본 구조가 개시되며, 도 2b에는 일반적인 LEST의 기본 구조가 개시된다.

최근의 기술발전에서 또 하나의 추이는 기존의 벌크 실리콘 웨이퍼(bulk Si wafer)에 소자를 제작하는 것 외에 SOI(Silicon On Insulator)를 도입하는 것이다. 앞에서 언급한 SOC에 입각한 PIC에서 기존의 벌크 실리콘 웨이퍼의 경우, 기판(Substrate)이 서로 공통이므로 기판에 의한 전류경로의 커플링(coupling)에 의해 다른 영역의 소자간(예를 들어, 로직 소자와 전력 소자)에 영향을 주고받게 된다. 그로 인해 본래의 특성에서 벗어난 오 동작할 우려가 있다. 이에 비해, SOI는 트랜치(trench)기술을 이용하여 각 영역간의 아이솔레이션(Isolation)이 용이하다는 장점이 있다. 이러한 배경으로 SOI 웨이퍼를 이용한 수평형 소자들이 제작되고 있으며, 이에 MOS구동 사이리스터도 예외는 아니어서, LMCT, LBRT, LEST와 같은 수평형 소자들이 제작되었다.

이러한 기술적 배경에서 보듯이, SOI를 이용한 수평형 전력 소자의 설계는 SOC에 기반한 PIC의 구현에 필수적인 요소가 되었다고 할 수 있다. 이때 고 전압, 고 전류 영역으로 갈수록 LDMOSFET이나 LIGBT보다는 사이리스터 계열이 유리해진다. 특히, 전압 구동형으로 설계된 MOS 게이트 사이리스터는 기존의 전류 구동형 사이리스터에 비해 구동회로가 간단하고, 제어가 용이하다는 장점으로 주목을 받고 있다. 따라서 수평형 MOS 게이트 사이리스터의 설계를 통한 PIC의 구현이 현재의 기술발전에 상응하는 방향이라고 할 수 있다.

그런데, 이러한 SOI를 이용한 소자의 제작은 다양한 장점이 있으나 반면 다음과 같은 단점이 존재한다. SOI웨이퍼에 제작된 수평형 소자들은 DI(Dielectric Isolation)를 이용하여 다른 영역의 소자나 회로와 완전 차단이 가능하여 독립적인 동작이 가능하다는 장점이 있으나, 이는 기판(substrate)으로 흐르는 전류가 없다는 뜻이므로 수직형 소자들에 비해서 기생사이리스터(parasitic thyristor: 설계와는 무관하게 소자에 구조적으로 생기는 원하지 않는 사이리스터)에 의한 래치-업(latch-up)이 쉽게 발생하는 단점이 있다.

도 3a에는 기본적인 LIGBT에서의 기생사이리스터의 래치업 경로가 도시되며, 도 3b에는 기본적인 LEST에서의 기생사이리스터의 래치업 경로가 도시된다. 도 3에 도시된 바와 같이 LIGBT 및 LEST는 기생사이리스터를 구조적으로 내재하고 있다. 도 3을 참조하면, 각 LIGBT 및 LEST에서 애노드의 전압이 높아짐에 따라 전류레벨이 증가하여, 캐소드 하단에서 P-N 접합이 도통(turn-on)하면, 기생사이리스터의 래치-업이 발생하게 된다.

따라서, 수직형에서는 전류포화특성(current saturation characteristics)을 갖는 EST(Emitter Switched Thyristor)도 수평형으로 제작된 LEST에서는, 높은 게이트 전압(10V정도)에서 기생사이리스터 래치-업에 의해 전류포화특성을 상실하게 된다. 이는 MOS구동 사이리스터의 큰 장점이었던 MOS 게이트에 의한 소자제어가 불가능해짐을 의미한다.

따라서 고전압, 고전류 영역에서 PIC응용으로 SOI에서 설계, 제작되는 전력 소자는, 기본적으로 고전압 고전류를 제어할 수 있는 능력뿐만 아니라, 높은 게이트 전압에서도, 기생사이리스터와 같은 여타의 요인에 의한 래치-업의 발생을 억제하여 안정적인 소자의 동작을 가능하게 하는 설계가 필요하다. 즉, 보다 넓은 FB-SOA(Forward Blocking Safe Operating Area)를 갖는 소자의 설계가 필요하게 된다.

따라서 본 발명의 목적은 종래의 사이리스터와는 달리 우수한 순방향 전류포화특성(Current saturation characteristics)을 가짐으로 인해 우수한 FB-SOA를 보여주며, 빠른 스위칭 특성(fast switching characteristics)을 얻어, 스위칭 소자에서 중요한 턴-오프(turn-off)시의 에너지 측면에서 전력의 소모를 줄일 수 있는 새로운 수평형 사이리스터(일명 LCMT: Lateral Conductivity Modulated Thyristor)를 제공함에 있다.

상기한 목적을 달성하기 위하여 본 발명은 애노드, 캐소드 및 게이트 단자가 기판 위의 n-드리프트 영역 표면 위에 형성되는 수평형 사이리스터에 있어서, 상기 애노드 하단의 n-드리프트 영역 내에 형성되는 제1 n+영역과; 상기 애노드와 캐소드 사이의 상기 n-드리프트 영역 표면 위에 형성되는 FOC 영역과; 상기 FOC(Floating Ohmic Contact) 하단의 n-드리프트 영역 내에 형성되는 p+ 영역과; 상기 FOC에 의해 상기 p+영역과 콘택되며, 상기 p+ 영역으로부터 정공(hole)이 주입되면 그만큼의 전자를 상기 애노드쪽으로 흘려주도록 상기 P+ 영역과 상기 제1 n+영역 사이에 형성되는 제2 n+영역과; 상기 p+ 영역 및 제2 n+영역을 감싸도록 상기 n-드리프트 영역 내에 형성되는 p-베이스 영역을 포함함을 특징으로 한다. 또한 이때 캐소드 단자의 하단에, 턴-오프시에 n-드리프트 영역에 축적되어 있는 정공들이 캐소드로 빠져나갈 경로를 설정해주어 이를 통해 정공들이 빠져나감으로 턴-오프가 빨리 되는 특성을 갖도록 하는 p+ 전환자를 형성한다.

도 1a는 일반적인 전력반도체소자의 계보를 나타낸 도면

도 1b는 일반적인 전력반도체 소자의 응용을 나타낸 도면

도 2a는 기본적인 LIGBT의 단면도

도 2b는 기본적인 LEST의 단면도

도 3a는 기본적인 LIGBT에서의 기생사이리스터의 래치업 경로를 나타낸 도면

도 3b는 기본적인 LEST에서의 기생사이리스터의 래치업 경로를 나타낸 도면

도 4는 본 발명의 일 실시예에 따른 LCMT의 단면도

도 5는 본 발명의 일 실시예에 따른 LCMT의 순방향 특성을 나타낸 그래프

도 6은 본 발명의 일 실시예에 따른 LCMT 및 기존의 LEST, LIGBT의 순방향 특성을 비교한 그래프

도 7은 본 발명의 일 실시예에 따른 LCMT의 턴-오프 특성을 나타낸 그래프

도 8은 본 발명의 일 실시예에 따른 LCMT에서 p+ 전환자의 유무에 따른 턴-오프 특성을 나타낸 그래프

이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명에서는 구체적인 구성 소자 등과 같은 특정 사항들이 나타나고 있는데 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들이 본 발명의 범위 내에서 소정의 변형이나 혹은 변경이 이루어질 수 있음은 이 기술분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다.

상기 도 3a 및 3b에 개시된 바와 같이, LIGBT, LEST는 모두 기생사이리스터를 구조적으로 내재하고 있다. 애노드의 전압이 높아짐에 따라 전류레벨이 증가하여, 캐소드 하단에서 P-N접합이 도통(turn-on)하면 기생사이리스터의 래치-업이 발생하여 게이트에 의한 소자의 제어가 불가능하게 된다. 도 4는 이러한 문제점을 해결하기 위해 본 발명의 일 실시예에 따른 LCMT의 단면도를 보여주고 있다.

도 4를 참조하면, 종래의 LIGBT, LEST에 존재하던 기생사이리스터의 래치-업을 제거하기 위해, 애노드 하단을 기존의 p+에서 n+영역(402)으로 대체하였다. 이로 인해 구조적으로 p+ 애노드 , n- 드리프트 영역(drift region), p- 베이스, n+ 캐소드로 형성되는 pnpn 기생사이리스터를 제거하였다. 따라서 본 발명에 따른 소자는 기생사이리스터에 의한 래치-업이 발생하지 않게 된다. 이처럼 애노드 전압이 비교적 낮은 경우 FB-SOA를 제한하던 기생사이리스터의 래치업을 제거함으로써, 높은 FB-SOA를 얻는 것이 가능하게 된다.

한편, 기본적인 주 사이리스터(main thyristor)의 동작을 위해서 기존의 p+ 애노드를 대신할 영역이 필요하고 이를 FOC(Floating Ohmic Contact)하단의 p+ 영역(404a)을 형성하여 충족시킨다. 그리고 더불어 n+영역(404b)을 같이 단락시켜 형성한다. FOC에서는 전하중립(charge neutrality)이 성립된다는 원리에 의해, 정공(hole)이 FOC하단의 p+영역(404a)으로부터 주입이 되면, 그만큼의 전자가 n+영역(404b)에서 나오게 되고 이를 NMOSFET을 집적하여 애노드쪽으로 흘려주도록 하였다. 추후에 설명될 전류포화특성은 바로 이 FOC에서 나오는 전자 전류(electron current)를 제어함으로써 얻어지는 LCMT만의 고유한 특성이 된다.

본 발명에 따른 소자의 동작원리를 순방향 특성과 턴-오프 특성으로 나누어 설명하면 다음과 같다.

먼저, 순방향 특성의 경우, 이중 게이트에 양의 전압을 인가한다. 캐소드-게이트 하단에서 n-채널이 형성되어 캐소드로부터 n- 드리프트 영역(410)으로 전자가 주입된다. 주입된 전자는 n+ 애노드(402)로 흘러가게 되며, 이때는 LDMOSFET와 같은 동작을 하게 된다. 애노드의 전압이 증가하면서, 전자전류의 양이 점차 증가하는데, 이 전자전류가 FOC의 p-베이스를 지나면서 p-베이스와 n-드리프트 영역(410)의 접합부근의 저항때문에 전압강하가 생기고, 이 전압강하에 의해서, FOC의 p+영역(404a)에서 정공이 주입되기 시작한다. 이때, FOC의 전하보존이 만족해야 하므로 정공의 전하량과 같은 만큼의 전자가 애노드-게이트를 통해서 애노드로 빠져나가게 된다. p+영역(404a)에서 주입된 정공은 n-드리프트 영역(410)을 지나서 캐소드의 p-베이스(426) 영역으로 들어가서 축적된다. 주입되어 축적된 정공의 양이 많아지면, 캐소드의 n+영역(422)과 p-베이스(426) 접합간의 전위장벽을 낮추어서 접합이 턴-온(turn-on)되며, 이때부터 LDMOSFET동작에서 사이리스터 동작으로 들어서게 된다 .

이렇게 동작한 사이리스터는 애노드-게이트에 인가된 전압에 의해서 전류를 제어할 수 있게 되며, 앞에서 설명한 것처럼 기생사이리스터 구조를 갖고 있지 않기 때문에, 게이트 전압이 증가하여도 기생사이리스터 래치-업에 의한 소자의 제어 불가능 현상은 일어나지 않는다. 따라서, 본 발명에 따른 소자는 높은 게이트 전압에서도 전류포화특성을 갖게 된다.

다음으로, 턴-오프 특성의 경우, 캐소드-게이트와 애노드-게이트에 음의 전압을 인가한다. 이때, 캐소드 영역에서 주입되던 전자의 경로가 차단되어 전자주입이 더 이상 이루어지지 않게 되고, 그에 따라 FOC 하단에서의 저항성분에 의해 주입되었던 정공의 주입도 더 이상 이루어지지 않는다. n-드리프트 영역(410)에 있는 정공과 전자들이 재결합(recombination)에 의해 없어지면 턴-오프 되는 것이 기존의 LIGBT, LEST 등의 방식이다. 이러한 재결합과정은 매우 느리므로(통상 수 um), 스위칭 소자에서 사용되기에는 무리가 따른다.

본 발명에 따른 소자의 경우에는 이러한 문제를 해결하고자 캐소드 영역에 p+ 전환자(diverter)(416)를 추가로 도입하였다. 이는 턴-오프시에 n-드리프트 영역(410)에 축적되어 있는 많은 양의 정공들이 단순한 재결합에 의해서가 아닌, 캐소드로 빠져나갈 경로를 설정해주어 그를 통해 정공들이 빠져나감으로 인해 턴-오프가 빨리 되는 특성을 갖도록 한 것이다. 이와 같이 턴-오프 특성이 개선되면 스위칭 소자에 있어서 턴-오프시에 전류와 전압의 곱으로 나타낼 수 있는 턴-오프 에너지가 줄어들게 되어 그만큼 전력소모를 줄이는 장점을 갖게 되며, 빠른 주파수 응답이 가능해지므로, 주파수가 높아짐에 따라 그 장점을 갖게 된다.

이와 같이 본 발명에 따른 소자는 우수한 순방향 전류포화특성을 가짐으로 인해 우수한 FB-SOA를 보여주며, p+ 전환자(416)를 도입하여 빠른 스위칭 특성(fast switching characteristics)을 얻어, 스위칭 소자에서 중요한 턴-오프시 에너지 측면에서 전력의 소모를 줄일 수 있게 된다.

도 5는 도 4에 도시된 바와 같이 설계된 LCMT의 순방향 특성 실험 결과를 나타낸 그래프이다. 도 5에 도시된 바와 같이, 높은 애노드-게이트 전압, 높은 애노드 전압에서도 소자가 전류포화특성을 얻으며, 안정적으로 동작하는 것을 확인할 수 있다. 캐소드-게이트는 문턱전압 이상만 인가되면 소자의 특성에는 영향을 주지 않았으며, 다른 측정시 10V를 인가하였다. 애노드-게이트 전압을 증가시킴에 따라, 애노드쪽의 NMOSFET을 통해 애노드로 빠져나가는 전자전류가 증가하기 때문에, FOC하단 p+ 영역(404a)에서 n- 드리프트 영역(410)으로 주입되는 정공의 양도 그만큼늘어나게 되고 따라서 소자 전체적인 전류밀도가 증가하는 것을 알 수 있다. 측정장비(HP4156)의 측정한계치인 1200A/cm²이상에서도 전류포화특성을 유지하는 것을 확인할 수 있다.

도 6은 본 발명에 따른 소자와, 기존의 LIGBT, LEST의 특성을 비교한 그래프이다. 도 6에 도시된 바와 같이, 비교를 위해 제작된 LEST와 LIGBT는 전류포화특성을 얻지 못하고 기생사이리스터의 래치-업으로 게이트에 의한 소자의 제어가 불가능해짐을 확인할 수 있다. 한편, 본 발명에 따른 LCMT는 순방향 전압 강하(forward voltage drop)에 있어서도 10V의 캐소드-전압이 인가되었을 때, 전류밀도 100A/cm²에서 1.2V의 우수한 특성을 보이고 있음을 확인할 수 있다.

본 발명에 따른 LCMT는 순방향특성뿐 아니라 턴-오프 특성에서도 우수한 결과를 보여주고 있다. 도 7은 본 발명에 따른 LCMT의 턴-오프 특성을 나타낸 그래프이다. 상기에서 설명한 것처럼 게이트를 0V로 떨어뜨렸을 때, 전류가 점점 작아지면서 턴-오프 되는 것을 확인할 수 있다. 실험 결과는 1.2usec정도의 턴-오프 특성을 보였으나, 이는 실제 실험 소자의 제작시 와이어-접합(wire-bonding)을 사용한 패키지과정으로 소자 특성을 완전히 발현하지 못했기 때문이며, MEDICI 시뮬레이션을 이용한 결과로는 0.35usec정도를 보인다.

실험결과로서 실제로 p+ 전환자의 역할을 검증하기 위해 상기 도 4에서 p+ 전환자가 없는 구조와 함께 실험하여 턴-오프 특성을 비교하였다. 도 8에 도시된 바와 같이, 동일한 조건에서 측정하였을 때, p+ 전환자가 없는 경우보다 있는 경우의 턴-오프 특성이 매우 우수한 것을 확인할 수 있다.

한편 상기한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나 여러 가지 변형이 본 발명의 범위를 벗어나지 않고 실시될 수 있다. 따라서 본 발명의 범위는 설명된 실시예에 의하여 정할 것이 아니고 청구범위와 청구범위의 균등한 것에 의하여 정하여져야 할 것이다.

상기한 바와 같이, 본 발명에 따른 수평형 사이리스터는 종래의 사이리스터와는 달리 우수한 순방향 전류포화특성(Current saturation characteristics)을 가짐으로 인해 우수한 FB-SOA를 보여주며, 빠른 스위칭 특성(fast switching characteristics)을 얻어, 스위칭 소자에서 중요한 턴-오프(turn-off)시의 에너지 측면에서 전력의 소모를 줄일 수 있다.

Claims (2)

1. 애노드, 캐소드 및 게이트 단자가 기판 위의 n-드리프트 영역 표면 위에 형성되는 수평형 사이리스터에 있어서,

   상기 애노드 하단의 n-드리프트 영역 내에 형성되는 제1 n+영역과;

   상기 애노드와 캐소드 사이의 상기 n-드리프트 영역 표면 위에 형성되는 FOC 영역과;

   상기 FOC(Floating Ohmic Contact) 하단의 n-드리프트 영역 내에 형성되는 p+ 영역과;

   상기 FOC에 의해 상기 p+영역과 콘택되며, 상기 p+ 영역으로부터 정공(hole)이 주입되면 그만큼의 전자를 상기 애노드쪽으로 흘려주도록 상기 P+ 영역과 상기 제1 n+영역 사이에 형성되는 제2 n+영역과;

   상기 제1 n+영역과 이격되며, 상기 p+ 영역 및 제2 n+영역을 감싸도록 상기 n-드리프트 영역 내에 형성되는 p-베이스 영역을 포함함을 특징으로 하는 수평형 사이리스터.
2. 제1항에 있어서, 상기 캐소드 단자 하단의 상기 n-드리프트 영역 내에 형성되며, 턴-오프시에 상기 n-드리프트 영역에 축적되어 있는 정공들이 캐소드로 빠져나갈 경로를 설정해주어 이를 통해 정공들이 빠져나감으로써 턴-오프가 빨리 되도록 하는 p+ 전환자를 더 포함함을 특징으로 하는 수평형 사이리스터.