KR100274835B1 - 트렌치 이중게이트 베이스 저항조정 사이리스터 및그 제조공정 - Google Patents

트렌치 이중게이트 베이스 저항조정 사이리스터 및그 제조공정 Download PDF

Info

Publication number
KR100274835B1
KR100274835B1 KR1019980012690A KR19980012690A KR100274835B1 KR 100274835 B1 KR100274835 B1 KR 100274835B1 KR 1019980012690 A KR1019980012690 A KR 1019980012690A KR 19980012690 A KR19980012690 A KR 19980012690A KR 100274835 B1 KR100274835 B1 KR 100274835B1
Authority
KR
South Korea
Prior art keywords
gate
trench
current
layer
thyristor
Prior art date
Application number
KR1019980012690A
Other languages
English (en)
Other versions
KR19990079855A (ko
Inventor
민원기
박종문
김남균
김상철
김은동
Original Assignee
윤문수
한국전기연구소
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤문수, 한국전기연구소 filed Critical 윤문수
Priority to KR1019980012690A priority Critical patent/KR100274835B1/ko
Publication of KR19990079855A publication Critical patent/KR19990079855A/ko
Application granted granted Critical
Publication of KR100274835B1 publication Critical patent/KR100274835B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/744—Gate-turn-off devices
    • H01L29/745—Gate-turn-off devices with turn-off by field effect
    • H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thyristors (AREA)

Abstract

본 발명은 베이스 저항조정 사이리스터에 있어서 트렌치 이중게이트를 형성하고, 각각의 게이트에 일정한 게이트 구동 전압을 인가함으로써 전류포화 특성을 나타내는 트렌치 이중게이트 베이스 저항조정 사이리스터(TDGBRT) 및 그 제조공정에 관한 것으로서, 본 발명은, p+ 기판(5)의 상부에 n형 반도체가 에피택셜 성장되어 형성되는 n- 베이스층(4); 상기 n- 베이스층(4)의 상부에 p형 이온이 확산되어 형성되는 p- 베이스층(3); 상기 p- 베이스층(3)의 상부에 n형 이온이 확산되어 형성되는 n+층(2); 상기 n- 베이스층(4) 영역의 일부까지 트렌치 식각하고, 노출된 표면에 이산화실리콘이 확산되어 형성되는 게이트 산화막(6); 상기 트렌치 식각된 영역에 폴리실리콘을 매립하여 형성되고, 서로 교번하여 위치하는 온 게이트(7) 및 오프 게이트(8): 상기 두 게이트(7,8) 영역의 상부와 트렌치 식각되지 않은 상기 n+층(2)의 영역의 상부에 금속이 증착되어 형성되는 금속층을 포함하여 구성되며, 본 발명에 따른 트렌치 이중게이트 베이스 저항조정 사이리스터는 손가락이 교차된 형태의 두 개의 게이트로 사이리스터를 구동시켜 전류 포화 현상을 갖도록 함으로써, 안전동작 영역을 확보하고, 또한 과부하나 단락의 경우에도 스위칭 소자의 열적인 파괴를 방지할 수 있는 유용한 발명인 것이다.

Description

트렌치 이중게이트 베이스 저항조정 사이리스터 및 그 제조공정
본 발명은 트렌치 이중게이트 베이스 저항조정 사이리스터 및 그 제조공정에 관한 것으로서, 더욱 상세하게는 베이스 저항조정 사이리스터에 있어서 트렌치 이중게이트를 형성하고, 각각의 게이트에 일정한 게이트 구동 전압을 인가함으로써 전류포화 특성을 나타내는 트렌치 이중게이트 베이스 저항조정 사이리스터(Trench Dual-Gated Base Resistance- control thyristor: 이하 'TDGBRT') 및 그 제조공정에 관한 것이다.
전자 소자의 가장 보편적인 응용의 하나는 소자가 차단(blocking) 상태인 "Off"에서 전도(conducting) 상태인 "On"으로 변하는 것을 필요로 하는 상태 스위칭(Switching)에 있다. 트랜지스터의 경우에는 베이스 전류가 트랜지스터를 차단 상태에서 포화 상태로 구동하게 된다. 그런데 소자가 외부 신호에 의하여 전도 상태로 스위치될 때까지는 순방향 바이어스 아래서 차단 상태에 머물러 있어야 하는 스위칭 작동 응용 소자가 많이 있다. 반도체 제어형 정류기(Semiconductor Controlled rectifier: 이하 'SCR')와 관련된 소자는 스위칭 신호가 인가될 때까지는 순방향 바이어스에서 높은 임피던스(Off 상태)를 나타내고 있고, 스위칭된 후에는 낮은 임피던스(On 상태)를 나타내게 된다. 이때 각각의 경우 스위칭에 필요한 신호는 외부적으로 변화시킬 수 있다. 따라서 상기 SCR과 같은 소자는 미리 정해진 준위에서 전류를 저지 또는 통과시키는데 쓸 수 있다. 따라서 상기 SCR은 제3 단자의 작은 신호에 의해 턴 온되기까지 두 단자를 통하여 흐르는 전류를 효과적으로 차단하는 4층(p-n-p-n) 구조를 갖는다.
도 1a는 종래의 반도체 제어형 정류기의 구조적인 배열을 도시하고 있고, 도 1b는 일반적인 회로기호이며, 도 2는 전형적인 전류-전압 특성곡선을 나타내고 있다. 먼저 도 1a에서 p형 영역의 바깥쪽에 양극(Anode) 단자 A와 n형 영역의 바깥쪽에 음극(Cathode) 단자 K를 가지는 4층의 구조에 있어서, 양극에 가까운 접합을 j1, 가운데 접합을 j2, 음극에 가까운 접합을 j3라 하면, 상기 양극을 음극에 대하여 양으로 바이어스 할 때(전압 v는 양) 이 소자는 순방향으로 바이어스 된다. 그러나 도 2의 전류-전압 특성이 보여주는 바와 같이, 순방향으로 바이어스 된 상태는 높은 임피던스, 즉 순방향 차단(Forward blocking) 상태와, 낮은 임피던스, 즉 순방향 전도(Forward conducting) 상태의 두 가지 분리된 상태로 고려할 수 있다. 도 2에 예시한 소자의 순방향 전류-전압 특성은 임계피크 순방향 전압(VP)에서 차단 상태로부터 전도 상태로 스위치되고 있다. 여기에서 역방향 차단(Reverse blocking) 상태(v는 음)에서는 상기 j1과 j3이 역방향으로 바이어스 되고, j2는 순방향으로 바이어스 되어 항복(Breakdown) 현상이 생길 때까지는 작은 포화전류로 한정되고 있다.
상기 SCR은 수 A에서 수 ㎄까지 전류를 취급할 수 있으므로 전력 스위칭과 같은 전력 응용 분야에 유용하다. 상기 SCR은 하나의 베이스 영역에 제3의 도선인 게이트(G)가 부착되어 있고, 순방향 차단 상태로 바이어스 될 때 상기 게이트에 인가된 작은 전류가 전도 상태로 시발(Triggering)시킬 수 있으며, 상기 양극의 스위칭 전압(VP)은 게이트에 인가된 전류가 증가함에 따라 감소되는데, 즉, 도 2에서 IGA는 0일 경우의 전류-전압 특성 곡선은 A이고, IGB와 IGC(IGC〉IGB)일 경우에는 상기 스위칭 전압이 B와 C처럼 감소하게 된다. 이와 같은 형식의 턴 온 제어가 상기 SCR을 스위칭 및 제어 회로에 유용하게 하는 이유이다. 여기에서 상기 SCR 소자는 가스 사이라트론의 고체 유사체로서의 기능을 가지고 있음을 나타내기 위해 보통 사이리스터(Thyristor)라고 한다.
한편, 도 3은 스위칭 소자와 병렬 접속되어 있는 프리휠링 다이오드(Free Wheeling Diode: 'FWD')를 사용하는 인버터 회로의 회로도로서, D1 내지 D4가 상기 FWD이며, 부하(Load)가 순수한 인덕턴스(Inductance) 부하일 경우, 상기 FWD는 전체 전류의 1/2 을 담당하게 된다. 여기에서 상기 FWD는 스위칭 소자의 턴 오프 시에 상기 인덕턴스의 전류를 도통시키는 역할을 한다.
도 4a는 사이리스터를 스위칭 소자(Q1, Q2)로 사용하는 인버터 회로의 회로도로서, 제2 스위칭 소자(Q2)가 턴 온되는 순간에 제1 FWD 다이오드(D1)의 역회복 전류(iD)가 상기 제2 스위칭 소자의 전류(iQ)에 더해져서 IL이 흐르게 된다. 즉, 도 4b는 제1 스위칭 소자(Q1)가 턴 온될 경우의 전류 파형이지만, 상기 제2 스위칭 소자(iQ)의 턴 온될 경우에는 도 4c의 점선 영역과 같이, 제1 FWD(D1)의 역회복 전류(iD)가 부하전류(iL)에 더해져서 소자로 흐르게 된다. 이때 상기 사이리스터와 같이 포화 전압이 증가하지 않고 정격을 초과하는 전류가 흘러 쉽게 소자가 파괴될 수 있다. 즉, 전류 포화가 되지 않는 경우, 소자 정격의 2배 이상의 피크전류가 소자를 통해서 흐르게 됨으로써, 스위칭 소자가 파괴된다. 따라서, 상기 사이리스터와 같은 스위칭 소자는 포워드 안전동작 영역(Forward SOA)이 확보되지 않기 때문에 결과적으로 응용회로에서는 모스 전계효과 트랜지스터(Metal-Oxide- Semiconductor Field Effect Transistor: 이하 'MOSFET')나 절연게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor: 이하 'IGBT')와 같이 전류 포화 현상을 보이는 소자를 선호하고 있다. 즉, 상기 MOSFET나 IGBT는 순방향 전류가 증가할 경우에 포화 전압이 증가하면서, 상기 부가되는 역방향 전류를 제어하는 특성을 가지고 있다.
이하, 도 5 내지 도 6을 참고로 하여, 최근에 개시되고 있는 사이리스터 관련 기술을 설명하기로 한다.
도 5를 참고로 하여, U형의 모스('UMOS') 형태의 트렌치(Trench)) 게이트를 사용하는 UMOSFET는 셀 피치를 작게 하여 전류밀도를 증대시키고, 접합 FET(Junction FET)의 저항을 제거함으로써, 온 저항을 줄일 수 있기 때문에 일부 전력용 MOSFET를 트렌치 구조로 제작하고 있다. 상기 UMOSFET는 채널이 수직으로 형성되어 있어서, DMOS에 비해 4∼5배의 채널 밀도(예를 들어, DMOS의 셀 크기는 20㎛이고, UMOSFET의 셀 크기는 5∼6㎛)를 보이며, 또한 상기 DMOS와 같은 JFET 저항이 없어서 온 저항을 줄일 수 있는 구조를 가지고 있다.
그리고 IGBT의 경우에도 트렌치 구조인 UMOS 게이트를 이용하여 온 저항을 줄이고, 래치 업(Latch up) 전류를 증대시킬 수 있다. 즉, 이중확산 MOS(Double diffusion MOS: 'DMOS') 게이트가 수평 구조를 취하고 있어서, 실리콘 활성화 영역을 차지하는 반면에 상기 UMOS 게이트는 게이트 산화막(Gate Oxide)이 실리콘 표면에 수직으로 식각된 트렌치면 위에 오기 때문에 소자의 활성화 영역을 효율적으로 이용하여 셀 밀도를 높일 수 있다. 여기에서 상기 DMOS는 n+ 소스 및 드레인과 p-베이스를 동일한 마스크를 사용하여 확산시키는 공정을 사용하여 제조한 MOSFET이다.
또한 UMOS IGBT는 UMOSFET와 같이 상기 JFET 저항을 제거함은 물론 DMOSFET과는 대조적으로 전류 경로를 수직 방향으로 유지하게 함으로써, p 베이스층에서 발생하는 전압 강하가 작기 때문에 상기 전압 강하에 의해 턴 온되는 기생 사이리스터의 래치 업을 억제하여 상기 DMOS IGBT에 비해 넓은 안전동작 영역(Safety Operating Area: SOA)을 갖는다.
그리고 상기 UMOSFET과 트렌치 IGBT에서 보이는 트렌치 소자의 장점을 살린 MOS 구동형 사이리스터인 MOS 제어 사이리스터(MOS Controlled Thyristor: 이하 'MCT') 제작에도 트렌치 구조를 적용하고 있다. 트렌치 MCT('TMCT')는 단위 셀과 피치를 DMOS형 MCT에 비해 작게 만들 수 있어 최대 제어 가능 전류(Maximum Controllable Current: 이하 'MCC')가 증대되며, 온 FET와 오프 FET가 같은 트렌치 게이트 상에 있으므로 온 FET/오프 FET의 비가 1이 됨으로써, 오프 FET 밀도와 균일성을 유지하면서 높은 전류변화비(di/dt)를 실현할 수 있게 해준다.
그리고 MOS 구동 사이리스터의 일종인 이미터 스위치 사이리스터(Emitter Switched Thyristor: 'EST')는 트렌치 구조로 집적 밀도를 높여서 온 전압 강하를 상기 DMOS형 MCT 수준으로 낮추는 반면 MCC를 증대하고 전류 흐름을 실리콘 활성화 영역 내에서 균일하게 흐르도록 해준다.
그리고 MOS 게이트 사이리스터의 일종인 DMOS형 BRT는 구조적으로 IGBT와 같이 DMOS 구조를 갖기 때문에 제조공정이 3중 확산 공정을 해야 하는 MCT보다 간단하다. 상기 DMOS형 BRT의 턴 온은 MCT와 같은 구조의 n 채널 MOSFET를 통해 전자를 와이드베이스(Wide-Base) 트랜지스터의 베이스에 주입함으로서 래치 업을 유도한다. 통전 상태에서 p 채널 MOSFET에 게이트 전압이 인가되면, 주 사이리스터의 p- 베이스층 내에 축적된 정공을 p 채널을 통해 p- 다이버터로 흘려 제거하고, n- 베이스층과 p-베이스층 접합의 순방향 바이어스 전압을 낮추어 정궤환의 사이리스터 작용을 차단함으로써, 소자를 턴 오프시키게 된다.
상기 DMOS형 BRT는 상기 MCT와 구조상의 차이는 있지만, 기본적으로 턴 온, 턴 오프 기구는 같기 때문에 정특성이나 스위칭 특성은 MCT와 거의 같다. 여기에서 상기 다이버터는 상기 도 1의 사이리스터의 턴 오프 시에 제2 접합(j2)에 축적되어 있는 정공을 유도하기 위한 음극측 전극을 말한다.
도 6을 참고로 하여, 상기 DMOS형 BRT는 오프 MOSFET로 사용되는 p 채널 MOSFET의 채널 길이가 p-웰(p-well) 및 p- 다이버터(p-diverter) 영역의 확산 공정에 의해 결정되고, 소자의 액티브 영역을 다이버터로 사용되는 p- 확산 영역이 많은 부분을 차지하는 등 상기 MCT에 비해 집적 밀도가 낮아질 수 있다. 여기에서 상기 다이버터는 액티브 영역에 위치하고, 온 상태에서는 그 기능을 하지 않기 때문에 소자의 전류통전 능력을 저하시킬 수 있고, 또한 상기 다이버터를 형성하기 위한 별도의 마스크 공정이 필요하게 된다.
그러나, 종래의 사이리스터는 동작 원리상 전류 포화 현상을 보이지 않음으로써 단락 사고와 같은 상황에서 고장 전류의 제어가 어렵기 때문에 별도의 회로 보호장치가 필요하다는 문제점이 있다. 특히, 스위칭 소자와 병렬 접속되어 있는FWD를 사용하는 인버터 회로에 있어서, 스위칭 소자의 턴 온시 FWD의 역회복 전류가 부하전류에 더해져서 소자로 흐르게 되는데, 이때 사이리스터와 같이 전류 포화가 되지 않는 경우, 소자 정격의 2배 이상의 피크전류가 소자를 통해서 흐르게 됨으로써 소자가 쉽게 파괴된다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 베이스 저항제어 사이리스터를 트렌치 구조로 제작하고, 손가락이 교차된 형태의 두 개의 게이트로 사이리스터를 구동시켜 전류 포화 특성을 갖도록 함으로써, 안전동작 영역을 확보하고, 또한 과부하나 단락의 경우에도 스위칭 소자의 열적인 파괴를 방지할 수 있는데 그 목적이 있는 것이다.
도 1a 및 도 1b는 종래의 반도체 제어형 정류기의 구조적인 배열 및 일반적인 회로기호이고,
도 2는 종래의 반도체 제어형 정류기의 전형적인 전류-전압 특성곡선을 나타내고 있고,
도 3은 FWD를 사용하는 인버터 회로의 회로도이고,
도 4a 내지 도 4c는 종래의 사이리스터를 사용하는 인버터 회로에서 전류가 정격을 초과하는 것을 도시하기 위한 도면이고,
도 5는 종래의 UMOSFET의 수직 구조도이고,
도 6은 종래의 DMOS형 BRT의 수직 구조도이고,
도 7은 본 발명에 따른 TDGBRT의 수직 단면도이고,
도 8은 본 발명에 따른 TDGBRT의 상부 평면도이고,
도 9는 도 7에 도시된 TDGBRT의 단위 셀의 상세 도면이고,
도 10a 내지 도 10c는 본 발명에 따른 트렌치 공정을 나타내는 도면이고,
도 11은 본 발명에 따른 온 게이트 및 오프 게이트 구동전압에 대한 파형도이고.
도 12는 본 발명의 실시예에 따른 TDGBRT의 전류-전압 특성 곡선을 나타내고 있다.
도 13a 내지 도 13d는 본 발명의 실시예에 따른 TDGBRT의 제조공정 흐름도이다.
※ 도면의 주요부분에 대한 부호의 설명
1 : 음극(-) 2 : n+ 층
3 : p- 베이스층 4 : n- 베이스층
5 : p+ 기판 6 : 게이트 산화막
7 ; 온 폴리 게이트 8 : 오프 폴리 게이트
9 : 양극(+) 10 : 금속층
상기와 같은 목적을 달성하기 위한 본 발명에 따른 트렌치 이중게이트 베이스 저항조정 사이리스터는, 베이스 저항조정 사이리스터에 있어서, 제1 p형층의 상부에 n형 반도체가 에피택셜 성장되어 형성되는 제1 n형층; 상기 제1 n형층의 상부에 p형 이온이 확산되어 형성되는 제2 p형층; 상기 제2 p형층의 상부에 n형 이온이 확산되어 형성되는 제2 n형층; 상기 제1 n형층 영역의 일부까지 트렌치 식각한 영역에 폴리실리콘을 매립하여 형성되는 제1 게이트; 및 상기 제1 게이트와 함께 형성되며, 상기 제1 게이트와 교번하여 위치하는 제2 게이트를 포함하여 구성되는 것에 특징이 있는 것이며,
본 발명에 따른 트렌치 이중게이트 베이스 저항조정 사이리스터의 제조공정은, n 베이스층 영역의 일부까지 트렌치 식각하는 제1 단계; 상기 트렌치 식각된 영역에 폴리실리콘을 매립하여 게이트를 형성하는 제2 단계; 및 상기 게이트를 서로 교번하여 위치하는 제1 게이트 및 제2 게이트로 분리시키는 제3 단계를 포함하여 이루어지는 것에 다른 특징이 있는 것이다.
상기와 같이 구성되고 이루어지는 본 발명에 따른 트렌치 이중게이트 베이스 저항조정 사이리스터 및 그 제조공정은, 제1 p형층의 상부에 n형 반도체가 에피택셜 성장되어 제1 n형층이 형성되고, 상기 제1 n형층의 상부에 p형 이온이 확산되어 제2 p형층이 형성되며, 상기 제2 p형층의 상부에 n형 이온이 확산되어 제2 n형층이 형성되고, 다음에 상기 제1 n형층 영역의 일부까지 트렌치 식각한 영역에 폴리실리콘을 매립하여 제1 게이트가 형성되고, 제2 게이트는 상기 제1 게이트와 함께 형성되며, 상기 제1 게이트와 교번하여 위치하여 크로스 핑거 형태를 갖고, 여기에서 상기 제1 게이트에 양의 구동 전압을, 제2 게이트의 음의 구동 전압을 인가하면, 전류가 포화되는 현상을 얻을 수 있다.
이하, 본 발명에 따른 트렌치 이중게이트 베이스 저항조정 사이리스터 및 그 제조공정의 바람직한 실시예에 대해 첨부된 도면에 의거하여 상세히 설명하겠다.
도 7을 참고로 하여, 본 발명에 따른 트렌치 이중게이트 베이스 저항조정 사이리스터는, p+ 기판(5)의 상부에 n형 이온이 에피택셜 성장되어 형성되는 n- 베이스층(4); 상기 n- 베이스층(4)의 상부에 p형 이온이 확산되어 형성되는 p- 베이스층(3); 상기 p- 베이스층(3)의 상부에 n형 이온이 확산되어 형성되는 n+층(2); 상기 n- 베이스층(4) 영역의 일부까지 트렌치 식각하고, 노출된 표면에 이산화실리콘이 확산되어 형성되는 게이트 산화막(6); 상기 트렌치 식각된 영역에 폴리실리콘을 매립하여 형성되고, 서로 교번하여 위치하는 온 게이트(7) 및 오프 게이트(8): 상기 두 게이트(7,8) 영역의 상부와 트렌치 식각되지 않은 상기 n+층(2)의 영역의 상부에 금속이 증착되어 형성되는 금속층(10)을 포함하여 구성되며, 본 발명은, p+ 기판(5)의 상부에 n형 이온이 에피택셜 성장되어 n- 베이스층(4)이 형성되고, 상기 n- 베이스층(4) 상부에 p형 이온이 확산되어 p- 베이스층(3)이 형성되고, 상기 p- 베이스층(3)의 상부에 n형 이온이 확산되어 n+층(2)이 형성된다. 다음에 상기 n- 베이스층(4) 영역의 일부까지 트렌치 식각하고, 노출된 표면에 이산화실리콘이 확산되어 게이트 산화막(6)이 형성되고, 상기 트렌치 식각된 영역에 폴리실리콘이 매립되어 형성되고, 서로 교번하여 위치하는 온 게이트(7) 및 오프 게이트(8)가 형성된다. 이때 상기 오프 게이트(8)는 상기 온 게이트(7)와 교번하여 위치하는 크로스 핑거 형태를 갖는다. 그리고 상기 두 게이트(7,8) 영역의 상부와 트렌치 식각되지 않은 상기 n+층(2)의 영역의 상부에 금속이 증착되어 각각 양극(9) 및 음극(1)이 형성되게 된다. 여기에서 상기 온 게이트(7)에 양전압을, 오프 게이트(8)에 음전압을 인가하면, 전류가 포화되는 현상을 얻을 수 있는 특징이 있다.
도 13a 내지 도 13d는 본 발명에 따른 TDGBRT의 제조공정 흐름도로서, 도 7의 수직 단면도를 참고로 하여, 병행하여 설명한다.
먼저 도 13a는 p+ 기판(5)의 상부에 n- 베이스층(4)을 에피택셜 성장시켜 형성한 후에, p- 베이스층(3)과 n+층(2)을 확산하여 p-n-p-n 구조를 형성하는 공정을 도시하고 있으며, 도 13b는 도 10a 내지 도 10c와 같이, 트렌치 식각 후에, 게이트 산화막을 형성하고, 그 상부에 폴리실리콘(7,8)을 증착시키는 공정을 도시하고 있다.
여기에서, 도 10a 내지 도 10c는 트렌치 구조를 설명하기 위한 도면으로서, 상대적으로 깊은 트렌치를 형성한 후에 폴리실리콘으로 채워서 고밀도 회로에 적합한 분리 구조를 형성하는 것을 도시하고 있다, 도 10a는 질화물(Si3N4) 마스크와 반응성 이온 식각을 이용하여 측벽이 바르고 깊은 트렌치를 식각하는 것을 도시하고 있고, 도 10b는 상기 측벽을 산화하고, 화학기상 증착을 이용하여 트렌치에 폴리실리콘을 채우는 것을 도시하고 있으며, 도 10c는 상기 트렌치를 통해 평탄한 영역을 얻기 위해 상층부를 평평하게 식각 및 산화한 후에 금속층을 형성하는 것을 도시하고 있다. 즉, 상기 도 10a 내지 도 10c의 공정에서, 트렌치를 형성하기 위해 실리콘을 깊은 이방성 식각(Anisotropic Etching)을 할 때, 질화물층을 식각마스크로 패터닝하여 사용하고, 반응성 이온 식각을 이용하면 측벽이 아주 깊고 좁은 트렌치를 형성할 수 있다. 상기 트렌치 내부의 산화는 절연층을 형성한 후에 화학기상 증착에 의해 트렌치에 폴리실리콘을 채우고, 다음에 상기 폴리실리콘의 상층부를 평평하게 식각 및 산화시키기 때문에 결국 상기 트렌치를 통하여 평탄한 표면을 얻을 수 있다.
다음에, 도 13c는 상기 폴리실리콘을 식각(Etch-back)하여 폴리게이트(7,8) 트렌치 구조를 완성하고, 그 상부를 다시 산화시켜 게이트 산화막을 형성한 후에, 금속층을 증착시키는 공정을 도시하고 있다.
한편, 도 9는 TDGBRT 단위 셀의 상세도로서, n- 베이스층(4)의 일부 영역까지 트렌치 식각하여 게이트 산화막(6)을 먼저 형성하고, 다음에 상기 트렌치 식각된 영역에 폴리실리콘을 매립하여 온 게이트(7) 및 오프 게이트(8)를 형성하게 된다. 이때, 상기 온 게이트(7)와 오프 게이트(8)가 교번하여 위치하게 되고, TDGBRT의 전류는 트렌치 사이의 도핑층을 포함하여 수직 pnpn 구조로 흐르게 된다. 여기에서 전환시발을 결정하는 dv/dt 특성과 순방향 차단 능력을 유지하기 위하여 일반적인 사이리스터와 마찬가지로 음극을 단락(Short) 설정한다.
도 8은 상기 TDGBRT의 수평 구조로서, 두 게이트가 두 손의 손가락이 교차된 크로스 핑거(Cross finger) 형태를 도시하고 있고, 두 개의 별도의 게이트 패드에 의해 연결되게 된다.
다음에 양극(Anode) 및 음극(Cathode)을 형성하는 금속층(10)은 평탄화 공정 등을 거쳐서, 도 13d와 같은 트렌치 이중게이트 저항조정 사이리스를 완성하게 된다. 여기에서 상기 폴리게이트(7,8)는 도 8과 같이, 온 게이트(7) 및 오프 게이트(8)가 손가락이 교차된 형태로 교번하여 위치하도록 별도의 게이트 패드가 연결되게 된다.
한편, TDGBRT의 유지 전류(Holding Current)는 일반 사이리스터와 같이 p- 베이스층(3)의 내부 저항에 의해 결정되고, 두 게이트(7, 8)중 어느 하나의 게이트와 음극(1) 사이에 양전압이 인가되면 게이트 산화막(6) 하의 p- 베이스층(3)에 전류 채널이 형성되어 상기 음극으로부터 전자가 n- 베이스층(4)으로 주입되어 소자가 턴 온된다.
그리고 동일한 게이트와 음극(1) 사이에 음전압이 인가되면 p- 베이스층(3)에 축적층이 형성됨으로써, 정공 전류의 경로인 p- 베이스층(3)의 저항이 감소하며, 사이리스터의 유지 전류가 증가하여 순방향 동작 전류보다 커지면 사이리스터는 턴 오프된다.
상기 두 게이트(7, 8)는 구조적으로 동일하지만, 그중 하나는 온 게이트로, 다른 하나는 오프 게이트로서 별도의 게이트 패드에 일정한 시간 간격을 갖는 전압을 인가한다. 따라서 p- 베이스층(3)에 부착된 온 및 오프 게이트에 제1 및 제2 게이트 전류를 일정한 시간 간격을 두고 공급하면, 상기 두 게이트에 인가되는 바이어스에 따라 표 1과 같이, 순방향 차단 상태, 전류 포화 현상을 갖는 IGBT 상태, 턴 온 및 턴 오프의 사이리스터 상태로 동작한다. 여기에서 온 게이트에 양전압을, 오프 게이트에 음전압을 별도의 게이트 패드를 통해 공급하면, IGBT와 같이 전류가 포화되는 현상을 얻을 수 있다.
도 11은 상기 온 게이트 및 오프 게이트 구동전압에 대한 파형도로서. 상기 각각의 모드를 동작시킬 수 있는 온 게이트 및 오프 게이트 전압을 도시하고 있다.
또한 도 12는 상기 TDGBRT의 전류-전압 특성 곡선으로서, 임계전압(VP)을 기준으로 하여 사이리스터 턴 온 영역과 전류포화 영역으로 구분되는 것을 도시하고 있다. 여기에서 상기 전류포화 영역은 양의 온 게이트 전압과 음의 오프 게이트 전압을 인가할 경우 상기 IGBT와 같이 전류포화 특성을 나타내게 되는 영역이다.
TDGBRT 동작 모드
온 게이트인가 전압 오프 게이트인가 전압 TDGBRT동작 상태 비 고
0 0 순방향 차단 모드
+ 0 또는 + 사이리스터 모드
+ - IGBT 모드 전류 포화
- - 턴 오프 모드
한편, 도 2에 도시된 종래의 사이리스터 전류-전압 특성 곡선과 비교하여, 본 발명은 두 개의 게이트에 인가되는 구동전압을 각각 별도로 공급하여 전류-전압 특성 곡선을 얻게 되므로, 순방향 차단 영역에서 전도 영역으로 스위치되는 과정이 종래의 사이리스터와는 다른 특징을 갖게 된다. 예를 들어 본 발명에서는 두 게이트에 모두 0V의 전압을 인가하여 순방향 차단 모드가 되며, 양의 온 게이트 전압과 음의 오프 게이트 전압을 인가하여 전류포화 모드가 된다.
그러므로, 트렌치 구조의 UMOS 게이트 두 개를 사용하면, BRT의 최대 제어 가능 전류를 개선할 수 있고, 싱글 게이트형의 BRT에는 없는 전류 포화 특성, 즉 소자가 응용회로 내에서 과부하나 단락과 같은 회로 조건에서도 소자의 열적인 파괴를 방지하는 특성을 얻을 수 있기 때문에, 본 발명은 전력용 반도체 소자의 일종으로 전력 제어를 목적으로 하는 전기전자회로에 사용될 수 있다.
상기와 같이 구성되고 이루어지는 본 발명에 따른 트렌치 이중게이트 베이스 저항조정 사이리스터 및 그 제조공정은 손가락이 교차된 형태의 두 개의 게이트로 사이리스터를 구동시켜 전류 포화 현상을 갖도록 함으로써, 안전동작 영역을 확보하고, 또한 과부하나 단락의 경우에도 스위칭 소자의 열적인 파괴를 방지할 수 있는 유용한 발명인 것이다.

Claims (6)

  1. 베이스 저항조정 사이리스터 제조공정에 있어서,
    n 베이스층 영역의 일부까지 트렌치 식각하는 제1 단계;
    상기 트렌치 식각된 영역에 폴리실리콘을 매립하여 게이트를 형성하는 제2 단계; 및
    상기 게이트를 서로 교번하여 위치하는 제1 게이트 및 제2 게이트로 분리시키는 제3 단계를 포함하여 이루어지는 트렌치 이중게이트 베이스 저항조정 사이리스터 제조공정.
  2. 제1 항에 있어서,
    상기 제1 게이트와 제2 게이트는 손가락이 교차된 형태의 수평구조로 교번하여 위치하는 것을 특징으로 하는 트렌치 이중게이트 베이스 저항조정 사이리스터 제조공정.
  3. 베이스 저항조정 사이리스터에 있어서,
    제1 p형층의 상부에 n형 반도체가 에피택셜 성장되어 형성되는 제1 n형층;
    상기 제1 n형층의 상부에 p형 이온이 확산되어 형성되는 제2 p형층;
    상기 제2 p형층의 상부에 n형 이온이 확산되어 형성되는 제2 n형층;
    상기 제1 n형층 영역의 일부까지 트렌치 식각한 영역에 폴리실리콘을 매립하여 형성되는 제1 게이트; 및
    상기 제1 게이트와 함께 형성되며, 상기 제1 게이트와 교번하여 위치하는 제2 게이트를 포함하여 구성되는 트렌치 이중게이트 베이스 저항조정 사이리스터.
  4. 제3 항에 있어서,
    상기 제1 게이트와 제2 게이트는 손가락이 교차된 형태의 수평구조로 교번하여 위치하는 것을 특징으로 하는 트렌치 이중게이트 베이스 저항조정 사이리스터.
  5. 제3 항에 있어서,
    상기 제1 게이트는 온 게이트, 제2 게이트는 오프 게이트인 것을 특징으로 하는 것을 특징으로 하는 트렌치 이중게이트 베이스 저항조정 사이리스터.
  6. 제5 항에 있어서,
    상기 온 게이트에 양의 구동 펄스, 상기 오프 게이트에 음의 구동 펄스를 인가함으로써, 전류가 포화되는 것을 특징으로 하는 트렌치 이중게이트 베이스 저항조정 사이리스터.
KR1019980012690A 1998-04-02 1998-04-02 트렌치 이중게이트 베이스 저항조정 사이리스터 및그 제조공정 KR100274835B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980012690A KR100274835B1 (ko) 1998-04-02 1998-04-02 트렌치 이중게이트 베이스 저항조정 사이리스터 및그 제조공정

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980012690A KR100274835B1 (ko) 1998-04-02 1998-04-02 트렌치 이중게이트 베이스 저항조정 사이리스터 및그 제조공정

Publications (2)

Publication Number Publication Date
KR19990079855A KR19990079855A (ko) 1999-11-05
KR100274835B1 true KR100274835B1 (ko) 2000-12-15

Family

ID=19536059

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980012690A KR100274835B1 (ko) 1998-04-02 1998-04-02 트렌치 이중게이트 베이스 저항조정 사이리스터 및그 제조공정

Country Status (1)

Country Link
KR (1) KR100274835B1 (ko)

Also Published As

Publication number Publication date
KR19990079855A (ko) 1999-11-05

Similar Documents

Publication Publication Date Title
US6423986B1 (en) Field-controlled high-power semiconductor devices
JP5357370B2 (ja) 半導体デバイス
US6051850A (en) Insulated gate bipolar junction transistors having built-in freewheeling diodes therein
US6303410B1 (en) Methods of forming power semiconductor devices having T-shaped gate electrodes
US6091107A (en) Semiconductor devices
US6133607A (en) Semiconductor device
JP3183055B2 (ja) 半導体双方向性スイッチおよびその駆動方法
JPH03194974A (ja) Ｍｏｓ型半導体装置
US5757034A (en) Emitter switched thyristor
US6137122A (en) Latch-up controllable insulated gate bipolar transistor
US5925900A (en) Emitter-switched thyristor having a floating ohmic contact
JPH023980A (ja) 縦型電界効果トランジスタ
US7173290B2 (en) Thyristor switch with turn-off current shunt, and operating method
Udrea et al. The MOS inversion layer as a minority carrier injector
KR100274835B1 (ko) 트렌치 이중게이트 베이스 저항조정 사이리스터 및그 제조공정
KR101994728B1 (ko) 전력 반도체 소자
US5998811A (en) Trench emitter controlled thyristor
KR940008259B1 (ko) 반도체장치 및 그 제조방법
US5763902A (en) Insulated gate bipolar transistor having a trench and a method for production thereof
KR102100857B1 (ko) 전력 반도체 소자
KR100424450B1 (ko) 횡형 트렌치 전극 이중 채널 에미터 스위치 사이리스터
JP3200328B2 (ja) 複合半導体装置
JP2003124468A (ja) 絶縁ゲート型半導体素子
TW202329459A (zh) 具有降低的操作電壓之NPNP分層的金氧半閘控(MOS-gated)溝槽裝置
KR0149779B1 (ko) 턴-오프 전류능력이 향상된 수평형 모스 제어 다이리스터

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080917

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee