JPH11135775A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ラッチアップを抑制しつつＩＧＢＴのオン電
圧を低減する。 【解決手段】 ｎエミッタ領域３とｐベース領域２との
間のｐｎ接合に順バイアスを印加すべく直流電源装置１
２を設置する。この直流電源装置１２と、第１あるいは
第２の金属電極層８ａ，８ｂとの間にはスイッチ２７が
設置される。スイッチ２７にはスイッチ制御回路２８が
接続される。スイッチ制御回路２８にはゲート制御回路
２６が接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、特に、電流が半導体基板の両主面間で流れる構造を
有する絶縁ゲート型バイポーラトランジスタ（Insulate
d Gate Bipolar Transistor ）（以下単に「ＩＧＢＴ」
と称する）に関するものである。

【０００２】

【従来の技術】一般に、ＩＧＢＴは、モータの制御ある
いはインバータ等のスイッチング用素子として広く用い
られている。ＩＧＢＴは、バイポーラトランジスタの低
飽和電圧特性とＭＯＳＦＥＴの高速スイッチング性とを
兼ね備えた電圧駆動素子であり、駆動電力および電力変
換時の損失が少ない特徴を有する。チップ表面に形成さ
れるＭＯＳＦＥＴの微細化とその集積度の向上による低
オン電圧化が可能なデバイス構造であることから、近年
その用途が拡大している。

【０００３】ここで、従来のＩＧＢＴの一例として平面
ゲート構造を有する縦型ｎチャネルＩＧＢＴを挙げ、そ
の構造について説明する。図２１は、従来の平面ゲート
構造のｎチャネルＩＧＢＴの断面図である。

【０００４】図２１を参照して、半導体基板１４の第１
の主面１４ａ側にｎドリフト領域１が形成され、このｎ
ドリフト領域１内に選択的にｐベース領域２が形成され
る。ｐベース領域２内には選択的にｎエミッタ領域３が
形成される。ｎドリフト領域１とｎエミッタ領域３とに
挟まれ、かつｐベース領域２内に位置し第１の主面１４
ａに達する領域４をチャネル形成領域と称する。このチ
ャネル形成領域４を覆うように第１の主面１４ａ上にゲ
ート絶縁層５が形成される。このゲート絶縁層５は、ｎ
エミッタ領域３上からｎドリフト領域１上へと延在して
いる。

【０００５】ｐベース領域２とｎエミッタ領域３とは、
金属電極層（エミッタ電極）８によって短絡した状態と
なっている。ｐベース領域２と金属電極層８およびｎエ
ミッタ領域３と金属電極層８は、オーミック接触してい
る。また、半導体基板１４の第２の主面１４ｂ側にはｐ
コレクタ領域１０が形成される。このｐコレクタ領域１
０とオーミック接触するように第２の主面１４ｂ上には
金属電極層（コレクタ電極）１１が形成される。

【０００６】次に、上記の構造を有するｎチャネルＩＧ
ＢＴの動作原理について説明する。なお、以下の説明で
は、遮断（オフ）状態から導通（オン）状態に至る過
程、定常状態、オン状態からオフ状態に至る過程、オフ
状態の４つの過程に分けて説明する。

【０００７】（１） オフ状態からオン状態に至る過程 エミッタ電極８に対してコレクタ電極１１に相対的に正
の電圧を印加した状態でゲート電極６に正（＋）電圧を
印加する。それにより、ｐベース領域２内に位置するチ
ャネル形成領域４に、ｎ型に反転したｎチャネルが形成
される。このｎチャネルを通じて、キャリアの１つであ
る電子がｎエミッタ領域３からｎドリフト領域１内に注
入され、ｐコレクタ領域１０へ向かって流れる。電子が
ｐコレクタ領域１０に達すると、ｐコレクタ領域１０か
らｎドリフト領域１へ、キャリアの１つである正孔が注
入される。正孔は、相対的に負の電圧が印加されている
ｎエミッタ領域３に向かって流れ、上記のｎチャネルが
ｎドリフト領域１と接しているところへ到達する。この
過程を蓄積（ストレージ）過程と称し、この過程に要す
る時間をターンオン遅れ時間（ｔｄ（ｏｎ））という。
この過程での電力損失は極めて小さくほとんど無視でき
る。

【０００８】その後、エミッタ電極８とコレクタ電極１
１間に印加されている電位差に応じて十分なキャリアが
蓄積され、電子−正孔対による導電率変調（conductivi
ty modulation ）と呼ばれる低抵抗状態が出現する。そ
れにより、ターンオン動作が完了する。この過程をライ
ズ（ｒｉｓｅ）過程といい、この過程に要する時間をラ
イズ時間（ｔ（ｒｉｓｅ））という。この過程での電力
損失は比較的大きい。

【０００９】（２） 定常状態 ターンオン完了後の定常状態をオン状態といい、電流が
１００Ａ／ｃｍ² 流れたときの電圧をオン電圧と呼ぶこ
ととする。この状態での電力損失をオン損失または定常
損失といい、抵抗成分によって発生する順方向の電圧降
下と通電電流の積で表わされる。オン状態での電力損失
は一般に極めて大きい。オン状態での抵抗成分は、素子
の電流経路すなわちエミッタ電極８とコレクタ電極１１
間に存在する各抵抗成分の和で決定される。図２２は、
図２１に示されるＩＧＢＴの断面図に素子の電流経路を
併せて記入した図である。

【００１０】図２２を参照して、この図においてＣ，Ｅ
およびＧは、それぞれコレクタ，エミッタおよびゲート
の各電極の端子である。また、Ｉｃは、ＩＧＢＴのコレ
クタ電流、Ｉｈは、ｎドリフト領域１からベース領域２
に流入するホール電流、Ｉｅは、ｎドリフト領域１から
チャネル形成領域４を通じてｎエミッタ領域３に流入す
るエレクトロン電流を示している。この図２２に示され
るように、オン電圧に影響を及ぼす全抵抗成分Ｒは、下
記の式で表わされる。

【００１１】Ｒ＝Ｒｃｎ＋Ｒｎ＋Ｒｃｈ＋Ｒａ＋Ｒ_JFET
＋Ｒｄ＋Ｒｄｉｏｄｅ＋Ｒｓ＋Ｒｃｐここで、Ｒｃｎは
ｎエミッタ領域３と金属電極層８とのコンタクト抵抗、
Ｒｎはｎエミッタ領域３の抵抗、Ｒｃｈはチャネルの抵
抗、Ｒａは蓄積層の抵抗、Ｒ _JFETはＪＦＥＴ（Ｊｕｎｃ
ｔｉｏｎ−ＦＥＴ）効果による抵抗成分、Ｒｄはｎドリ
フト領域１の抵抗、Ｒｄｉｏｄｅはｐコレクタ領域１０
とｎドリフト領域１間のダイオードの順方向の電圧降
下、Ｒｓはｐコレクタ領域１０の抵抗、Ｒｃｐはｐコレ
クタ領域１０と金属電極層１１とのコンタクト抵抗であ
る。なお、トレンチゲート構造のＩＧＢＴではＪＦＥＴ
は存在しない。

【００１２】（３） オン状態からオフ状態に至る過程 オフ状態は、ゲート電極６にたとえば負（−）電圧等の
しきい値電圧以下の電圧を印加することによって実現さ
れる。ゲート電極６の電位をしきい値電圧以下とする
と、オン状態で形成されていたｎチャネルが消滅する。
そのため、ｎエミッタ領域３からｎドリフト領域１への
電子の供給が停止される。この過程を蓄積（ストレー
ジ）過程といい、これに要する時間をストレージ時間ま
たはターンオフ遅れ時間（ｔｄ（ｏｆｆ））という。こ
の間の電力損失は極めて小さく無視できる。電子の供給
が停止されることにより、電子密度がｎエミッタ領域３
近傍から徐々に減少し始める。それに伴い、電気的中性
条件を保つためにｎドリフト領域１に注入されていた正
孔も減少し始める。

【００１３】一方、ｐベース領域２とｎドリフト領域１
とは逆バイアスされているため、ｐベース領域２とｎド
リフト領域１の界面では空乏層が広がり始める。この空
乏層は、コレクタ電極１１とエミッタ電極８との間に印
加される電圧に応じた厚みを有する。この過程をフォー
ル過程、これに要する時間をフォール時間、この過程で
の電力損失をフォール損失という。この期間の電力損失
は、ターンオン損失および定常損失と同等以上に大き
い。その後、前述の空乏化領域の外のキャリアのうち正
孔は空乏化領域を通過し、ｎエミッタ領域３と電気的に
短絡しているｐベース領域２の高濃度部分であるｐ⁺ コ
ンタクト領域を通って金属電極層８に到達する。このよ
うにしてキャリアがすべて消失することによりターンオ
フが完了する。この過程をテール過程、これに要する時
間をテール時間（ｔ（ｔａｉｌ））といい、この過程で
の電力損失をテール損失という。この間の電力損失は極
めて大きい。

【００１４】（４） オフ状態 ターンオフ完了後の定常状態をオフ状態という。この状
態でのリーク電流と、コレクタ電極１１とエミッタ電極
８間の電圧の積によって発生する電力損失は、通常他の
電力損失に比べて著しく小さく無視できる程度である。

【００１５】

【発明が解決しようとする課題】上述のように、従来の
ＩＧＢＴの通電／遮断の各工程においては、さまざまな
電力損失が生じるが、ＩＧＢＴを高性能化するために
は、これらの損失のうちいずれか１つでも低減すること
が望ましい。従来のＩＧＢＴでは、ｐベース領域２とｎ
エミッタ領域３とが同電位であるため、ｎドリフト領域
１とｐベース領域２間のｐｎ接合のポテンシャルが低く
なっていた。そのため、キャリアの蓄積が少なくなり、
キャリア濃度が低くなる。その結果、ＩＧＢＴのオン電
圧が高くなり、ＩＧＢＴのオン状態での電力損失が大き
くなるという問題が生じていた。

【００１６】上記のような問題に加え、一般にＩＧＢＴ
ではラッチアップが問題となる。ここで、ラッチアップ
について図２３を用いて説明する。図２３は、ＩＧＢＴ
の等価回路図である。図２３を参照して、ｎｐｎバイポ
ーラトランジスタＴｒ１は、ｎエミッタ領域３と、ｐベ
ース領域２と、ｎドリフト領域１により構成される。ｐ
ｎｐバイポーラトランジスタＴｒ２は、ｐベース領域２
と、ｎドリフト領域１と、ｐコレクタ領域１０とで構成
される。

【００１７】ラッチアップは、寄生のｎｐｎバイポーラ
トランジスタＴｒ１がオンした場合に、寄生のｎｐｎバ
イポーラトランジスタＴｒ１とｐｎｐバイポーラトラン
ジスタＴｒ２との間に正帰還が行なわれることによって
起こる現象である。ｎドリフト領域１からｐベース領域
２へホール電流Ｉｈが流れると、ｐベース領域２内の抵
抗成分Ｒ_B によって発生する電圧降下によってｎエミッ
タ領域３とｐベース領域２は順バイアス状態となる。こ
の電圧降下がｎｐｎバイポーラトランジスタのビルトイ
ン電圧（一般的には、シリコンウェハ上に形成されたバ
イポーラトランジスタの場合、約０．７Ｖ）を超えると
ｎエミッタ領域３からｐベース領域２へ電子が直接注入
され、ラッチアップが生じる。ラッチアップが一旦起こ
ると、ゲート電極に印加する電圧によってデバイス（Ｉ
ＧＢＴ）に流れる電流を制御できなくなり、デバイスが
破壊されることがある。したがって、このようなラッチ
アップは回避しなければならない。

【００１８】本発明は、上記のような課題を解決するた
めになされたものである。本発明の目的は、ラッチアッ
プを回避するとともにオン電圧低減によるオン状態での
電力損失を低減することが可能となる半導体装置を提供
することにある。

【００１９】

【課題を解決するための手段】この発明に係る半導体装
置は、対向する第１と第２の主面を有し、第１と第２の
主面間で流れる電流を導通／遮断するものである。そし
て、この発明に係る半導体装置は、半導体基板と、第１
導電型（たとえばｎ型）の第１の不純物領域と、第２導
電型（たとえばｐ型）の第２の不純物領域と、第１導電
型の第３の不純物領域と、チャネル形成領域と、ゲート
絶縁層と、ゲート電極と、第１，第２および第３の電極
層と、順バイアス手段と、順バイアス制御手段と、第２
導電型の第４の不純物領域とを備える。半導体基板は第
１と第２の主面を有する。第１の不純物領域は、第１の
主面から半導体基板内に延在するように形成される。第
２の不純物領域は、第１の不純物領域内に選択的に形成
される。第３の不純物領域は、第２の不純物領域内に選
択的に形成される。チャネル形成領域は、第２の不純物
領域内に位置し、その内部にチャネルが形成される。ゲ
ート絶縁層は、チャネル形成領域に沿って形成される。
ゲート電極は、ゲート絶縁層を介在してチャネル形成領
域と対向する。第１の電極層は、第１の主面上に第２の
不純物領域と電気的に接続されるように形成される。第
２の電極層は、第１の主面上に第３の不純物領域と電気
的に接続されるように形成される。順バイアス手段は、
第２と第３の不純物領域間のｐｎ接合に順バイアスを与
えるためのものである。順バイアス制御手段は、順バイ
アス手段と接続され、この順バイアス手段によってｐｎ
接合に与えられる電圧値を制御するためのものである。
第４の不純物領域は、第２の主面から半導体基板内に延
在するように形成される。第３の電極層は、第２の主面
上に第４の不純物領域に電気的に接続されるように形成
される。

【００２０】上記のように、本発明に係る半導体装置
は、順バイアス手段と順バイアス制御手段とを備える。
順バイアス手段により第２と第３の不純物領域の間のｐ
ｎ接合に順バイアスを印加することが可能となる。それ
により、第２の不純物領域のポテンシャルを高めること
ができ、第３の不純物領域から第２の不純物領域への電
子の注入を促進することが可能となる。また、第２の不
純物領域のポテンシャルを高めることにより、第１と第
２の不純物領域間のｐｎ接合のポテンシャルをも高める
ことが可能となる。それにより、第４の不純物領域から
第１の不純物領域を通って第２の不純物領域へのホール
の注入を促進できる。その結果、第１と第２の不純物領
域内のキャリア濃度を高めることが可能となる。それに
より、通電時の半導体装置の抵抗を低減でき、半導体装
置のオン電圧を低減することが可能となる。また、順バ
イアス制御手段を備えることにより、順バイアス手段に
よってｐｎ接合に与えられる電圧値を制御することが可
能となる。たとえば、順バイアス手段によって与えられ
る電圧を、ラッチアップが懸念される値よりも小さく抑
えることが可能となる。それにより、順バイアス手段に
よって第２と第３の不純物領域間のｐｎ接合に順バイア
スを印加した場合におけるラッチアップを効果的に抑制
することが可能となる。

【００２１】なお、上記の順バイアス手段により第２と
第３の不純物領域間のｐｎ接合に与えられる電圧は、こ
のｐｎ接合のビルトイン電圧より小さいことが好まし
い。それにより、より確実にラッチアップを抑制するこ
とが可能となる。

【００２２】上記の順バイアス手段は、半導体装置の通
電時に第１と第２の電極層に接続される直流電源を含
む。また、順バイアス制御手段は、順バイアス手段と、
第１あるいは第２の電極層との間に設けられたスイッチ
を含む。そして、ゲート電極へ印加される電圧値に応じ
て上記のスイッチが開閉される。

【００２３】上記のように、順バイアス手段として直流
電源を用いることにより、第２と第３の不純物領域間の
ｐｎ接合に与えられる電圧を、ビルトイン電圧より小さ
い値で保持することが可能となる。また、順バイアス手
段と、第１あるいは第２の電極層との間に上記のような
スイッチを設けることにより、ゲート電極へ印加される
電圧値（ゲート電位）に応じて、順バイアス手段と、第
１と第２の電極層との接続／非接続を制御することが可
能となる。それにより、半導体装置のオフ状態において
第２と第３の不純物領域間のｐｎ接合に順バイアス手段
が接続されることがなく、さらに確実にラッチアップを
抑制することが可能となる。

【００２４】上記のゲート電極には第１と第２の電圧が
印加され、第１の電圧の印加により上記チャネルが形成
され、第２の電圧の印加によりチャネルが消失する。そ
して、第１の電圧の印加に応じてスイッチが閉じられ、
上記のｐｎ接合に順バイアスが印加され、第２の電圧の
印加に応じて上記のスイッチが開かれ、順バイアスの印
加が解除されることが好ましい。このとき、たとえばゲ
ート電極が接地された場合には、０Ｖが印加されたもの
と解釈する。

【００２５】上記のように、第２の電圧の印加に応じて
順バイアスの印加が解除されることにより、半導体装置
のオフ状態での第２と第３の不純物領域間のｐｎ接合に
順バイアスが印加されることを阻止できる。それによ
り、上述したように、さらに確実にラッチアップを抑制
することが可能となる。

【００２６】上記のスイッチは、好ましくは、半導体ス
イッチである。このように半導体スイッチを採用するこ
とにより、高速スイッチングが可能となる。

【００２７】上記の第１と第２の電極層は、第２と第３
の不純物領域の表面とそれぞれオーミック接触するよう
に形成された金属により構成されることが好ましく、第
１と第２の電極層間には第１の主面上から延在するよう
に絶縁層が形成されることが好ましい。

【００２８】上記のように第１と第２の電極層間に絶縁
層が形成されることにより、順バイアス手段として直流
電源を使用することが可能となる。それにより、既に述
べたように、第２と第３の不純物領域間に与えられる電
圧を、ビルトイン電圧より小さい値で保持できる。

【００２９】上記の順バイアス手段は、第１の電極層と
第２の不純物領域間に介在された電圧降下手段を含む。
そして、順バイアス制御手段は、順バイアス手段と並列
に接続されたツエナーダイオードを含む。

【００３０】上記のように順バイアス手段と並列にツエ
ナーダイオードを設置することにより、電圧降下により
結果としてｐｎ接合に与えられる電圧が、ｐｎ接合のビ
ルトイン電圧を超えることを効果的に抑制することが可
能となる。それにより、順バイアス手段として電圧降下
手段を採用した場合におけるラッチアップを効果的に抑
制することが可能となる。また、第１の電極層と第２の
不純物領域との間に電圧降下手段を介在することによ
り、半導体装置の通電時に、この電圧降下手段を電流が
通過する際に電圧降下が引起こされる。それにより、第
２の不純物領域のポテンシャルを第３の不純物領域のそ
れよりも高めることができ、第３の不純物領域から第２
の不純物領域への電子の注入を促進することが可能とな
る。また、第２の不純物領域への正孔の注入を促進で
き、第１と第２の不純物領域内のキャリア濃度を高める
ことが可能となる。その結果、通電時の半導体装置の抵
抗を低減でき、半導体装置のオン電圧を低減することが
可能となる。

【００３１】上記のツエナーダイオードの耐圧は０．５
Ｖ以下であることが好ましい。それにより、上記の電圧
降下手段による電圧降下によりｐｎ接合に与えられる電
圧が、ｐｎ接合のビルトイン電圧を超えることを効果的
に抑制することが可能となる。

【００３２】上記の電圧降下手段は、第２の不純物領域
のシート抵抗値よりも大きい抵抗値を有する抵抗層を含
む。このような抵抗層を採用することにより、通電時に
電圧降下を生じさせることができ、既に述べたように半
導体装置のオン電圧を低減することが可能となる。

【００３３】また、上記の電圧降下手段は、ショットキ
ー接合でもよい。このショットキー接合を採用した場合
にも、上記の抵抗層の場合と同様に電圧降下を生じさせ
ることが可能となる。それにより、半導体装置のオン電
圧を低減することが可能となる。

【００３４】

【発明の実施の形態】以下、図１〜図２０を用いて、こ
の発明の実施の形態について説明する。

【００３５】（実施の形態１）まず、図１〜図１３を用
いて、この発明の実施の形態１とその変形例について説
明する。図１は、この発明の実施の形態１における平面
ゲート構造のｎチャネルＩＧＢＴを示す断面図である。

【００３６】図１を参照して、半導体基板１４の第１の
主面１４ａ側にはｎドリフト領域１が形成される。な
お、半導体基板１４は、真性半導体の基板でもよく、複
数の半導体層により構成されてもよい。半導体基板１４
の第１の主面１４ａからｎドリフト領域１内に延在する
ようにｐベース領域２が形成される。このｐベース領域
２は、ｎドリフト領域１内に選択的に形成される。ｎド
リフト領域１は、第１の主面１４ａに達する部分を有す
る。

【００３７】第１の主面１４ａからｐベース領域２内に
延在するようにｎエミッタ領域３が形成される。このｎ
エミッタ領域３も、ｐベース領域２内に選択的に形成さ
れる。ｎドリフト領域１とｎエミッタ領域３とに挟ま
れ、かつｐベース領域２内で第１の主面１４ａに達し、
その内部にチャネルが形成される領域を、チャネル形成
領域４と称することとする。

【００３８】ゲート絶縁層５は、チャネル形成領域４上
の第１の主面１４ａを覆い、かつｎドリフト領域１とｎ
エミッタ領域３との双方に接触するように形成される。
このゲート絶縁層５は、たとえばシリコン酸化物などの
絶縁体により構成される。一方、半導体基板１４の第２
の主面１４ｂから半導体基板１４内に延在するようにｐ
コレクタ領域１０が形成される。

【００３９】ゲート絶縁層５を介在してチャネル形成領
域４と対向する部分を有するようにゲート絶縁層５上に
ゲート電極６が形成される。このゲート電極６は、たと
えばリンをドープしたポリシリコンなどにより構成され
る。

【００４０】ゲート電極６を覆うように第１の主面１４
ａ上に絶縁層７が形成される。絶縁層７には、ｎエミッ
タ領域３の表面の一部または全部を露出させるコンタク
トホール７ａと、ｐベース領域２の一部を露出させるコ
ンタクトホール７ｂとが設けられる。コンタクトホール
７ｂ内から絶縁層７上に延在するように第１の金属電極
層８ａが形成される。この第１の金属電極層８ａを覆う
ように層間絶縁層１３が形成される。

【００４１】コンタクトホール７ａ内から絶縁層７およ
び層間絶縁層１３上に延在するように第２の金属電極層
８ｂが形成される。第１の金属電極層８ａはｐベース領
域２とオーミック接触し、第２の金属電極層８ｂはｎエ
ミッタ領域３とオーミック接触している。一方、Ｐコレ
クタ領域１０とオーミック接触するように第２の主面１
４ｂ上には第３の金属電極層１１ａが形成される。

【００４２】上記の構成において、第１と第２の金属電
極層８ａ，８ｂとスイッチ２７を介して電気的に接続さ
れるように、順バイアス手段として機能する直流電源装
置１２が設けられる。スイッチ２７を閉じることにより
直流電源装置１２が第１と第２の金属電極層８ａ，８ｂ
と電気的に接続される。それにより、直流電源装置１２
の正極側が第１の金属電極層８ａに接続され、負極側が
第２の金属電極層８ｂに接続される。一方、スイッチ２
７を開くことにより、直流電源装置１２と、第１と第２
の金属電極層８ａ，８ｂとの電気的接続が解除される。

【００４３】上記のようにスイッチ２７を閉じることに
より直流電源装置１２と第１および第２の金属電極層８
ａ，８ｂとを電気的に接続できるので、第２の金属電極
層８ｂに接続されるｎエミッタ領域３と第１の金属電極
層８ａに接続されるｐベース領域２との間に所望の大き
さの電位差を発生させることが可能となる。この場合、
ｎエミッタ領域３とｐベース領域２間のｐｎ接合には、
そのｐｎ接合のビルトイン電圧より小さい電位差を発生
させるようにする。

【００４４】それにより、ＩＧＢＴの通電時に、ｎエミ
ッタ領域３とｐベース領域２との間のｐｎ接合にビルト
イン電圧より小さい値の順バイアスを印加することが可
能となる。それにより、ｐベース領域２のポテンシャル
を高めることができ、ｎエミッタ領域３からｐベース領
域２への電子の注入を促進することが可能となる。ま
た、ｐベース領域２のポテンシャルを高めることによ
り、ｎドリフト領域１とｐベース領域２間のｐｎ接合の
ポテンシャルをも高めることが可能となる。それによ
り、ｐコレクタ領域１０からｎドリフト領域１を通って
ｐベース領域２へのホールの注入を促進することが可能
となる。その結果、ｎドリフト領域１とｐベース領域２
内のキャリア濃度を高めることができ、通電時のＩＧＢ
Ｔの抵抗を低減できる。それにより、ＩＧＢＴのオン電
圧を低減でき、ＩＧＢＴのオン状態における電力損失を
も低減することが可能となる。また、ｐベース領域２と
ｎエミッタ領域３間のｐｎ接合に与えられる電圧をその
ｐｎ接合のビルトイン電圧よりも小さくすることによ
り、ラッチアップを効果的に抑制することも可能とな
る。さらに、直流電源装置１２を採用することにより、
上記のｐｎ接合に与えられる電圧をビルトイン電圧より
小さく保持できる。以上のことより、ラッチアップを効
果的に制御しつつＩＧＢＴのオン状態での電力損失を低
減することが可能となる。

【００４５】次に、ラッチアップをさらに確実に抑制で
きる本実施の形態１の特徴について説明する。図１に示
されるように、ゲート電極６にはゲート制御回路２６が
接続され、このゲート制御回路２６にはスイッチ２７を
制御するスイッチ制御回路２８が接続される。ゲート制
御回路２６は、ＩＧＢＴをオン／オフ制御すべく、ゲー
ト電極６に所定の電圧を印加する機能を有する。より詳
しくは、ゲート制御回路２６は、ゲート電極６とｎエミ
ッタ領域３とｎドリフト領域１とで構成されるＭＯＳト
ランジスタのしきい値電圧以上の第１の電圧と、それよ
り小さい第２の電圧とを、ゲート電極６に印加する回路
である。

【００４６】また、スイッチ制御回路２８は、スイッチ
２７の動作を制御するための回路である。なお、スイッ
チ２７としては、バイポーラトランジスタやＭＯＳＦＥ
Ｔなどを挙げることができる。これらの半導体スイッチ
を使用することにより、高速スイッチングが可能とな
る。

【００４７】ここで、図４を用いて、上記のゲート制御
回路２６とスイッチ制御回路２８とについて説明する。
図４には、ゲート制御回路２６やスイッチ制御回路２８
として使用可能な回路の一例が示されている。

【００４８】図４を参照して、素子Ｔに抵抗Ｒ_G を介し
て２つのスイッチＳ１，Ｓ２と２つの直流電源Ｅｇ１，
Ｅｇ２が接続されている。素子Ｔをオン状態とするに
は、スイッチＳ１を閉じて（スイッチＳ１のオン状態）
素子Ｔのゲートにしきい値電圧以上の大きさの正電圧を
印加する。一方、素子Ｔをオフ状態とするには、スイッ
チＳ１を開いて（スイッチＳ１のオフ状態）スイッチＳ
２を閉じる。それにより、素子Ｔのゲートに負電圧が印
加され、素子Ｔがオフ状態となる。このような回路を用
いて、ゲート電極６に上記の第１と第２の電圧をそれぞ
れ印加することが可能となる。なお、上記素子Ｔをスイ
ッチ２７に置換えることにより、図４に示される回路
を、スイッチ制御回路２８として使用できる。

【００４９】次に、スイッチ２７の制御方法について、
図５と図６とを用いて説明する。図５と図６は、ゲート
電極６に印加される電圧波形とスイッチ２７の切換動作
との関係を示す図である。

【００５０】図５を参照して、ゲート電極６に−５Ｖの
電圧を印加し、スイッチＳ１をオフ状態とし、スイッチ
Ｓ２をオン状態とする。それにより、ＩＧＢＴはオフ状
態となり、直流電源装置１２と、第１および第２の金属
電極層８ａ，８ｂとの接続が解除される。一方、ＩＧＢ
Ｔをオン状態とするには、ゲート電極６に＋１５Ｖの電
圧を印加する。そして、それに同期させて、スイッチＳ
１をオン状態に移行させ、スイッチＳ２をオフ状態に移
行させる。それにより、スイッチ２７がオン状態とな
る。その結果、ＩＧＢＴがオン状態に移行したのに応じ
て直流電源装置１２と第１および第２の金属電極層８
ａ，８ｂとを接続することが可能となる。

【００５１】上記のように、ゲート電極６に印加される
電圧値に応じてスイッチ２７の動作を制御することによ
り、ＩＧＢＴのオン状態への移行に応じて、ｎエミッタ
領域３とｐベース領域２間のｐｎ接合に順バイアスを印
加し、ＩＧＢＴがオフ状態のときに上記ｐｎ接合に順バ
イアスが印加されるのを阻止することが可能となる。そ
れにより、ラッチアップをより効果的に抑制することが
可能となる。

【００５２】なお、図６では、ＩＧＢＴがオン状態に移
行した後にスイッチ２７をオン状態とすべく、ゲート電
極６に＋１５Ｖの電圧を印加した時点から時間ｔだけ遅
らせてスイッチ２７をオン状態に移行させている。ＩＧ
ＢＴがオン状態に移行する際にラッチアップが比較的起
こりやすいので、スイッチ２７をオン状態に移行させる
タイミングを時間ｔだけ遅らせることにより、さらに効
果的にラッチアップを抑制することが可能となる。

【００５３】次に、図３を用いて、直流電源装置１２と
スイッチ２７の具体的な設置方法について説明する。図
３は、直流電源装置１２とスイッチ２７の設置方法の一
例を示す斜視図である。

【００５４】図３を参照して、セラミックスなどからな
る絶縁基板１５上に金属電極板１６，１７，１８，１
９，２０がそれぞれ取付けられている。金属電極板２０
と金属電極板１６とは電気的に接続されており、金属電
極板２０にはＩＧＢＴ２１が第３の金属電極層１１ａを
下にして接合されている。したがって、金属電極板１６
がＩＧＢＴ２１のｐコレクタ領域１０と電気的に接続さ
れることとなる。金属電極板１７は、ＩＧＢＴ２１のゲ
ート電極６とボンディングワイヤ２２を介して電気的に
接続される。また、金属電極板１９は、第１の金属電極
層８ａとボンディングワイヤ２２を介して電気的に接続
される。金属電極板１８は、ボンディングワイヤ２２を
介して第２の金属電極層８ｂと接続される。そして、ス
イッチ２７を介在して金属電極板１８，１９とそれぞれ
電気的に接続されるように絶縁基板１５上に直流電源装
置１２が設置される。

【００５５】次に、図７〜図１３を用いて、図１に示さ
れる平面ゲート構造のｎチャネルＩＧＢＴの製造方法に
ついて説明する。図７〜図１３は、平面ゲート構造のｎ
チャネルＩＧＢＴの製造工程の第１〜第７工程を示す断
面図である。

【００５６】図７および図８を参照して、イオン注入法
と熱拡散法とを用いて、半導体基板１４の第１の主面１
４ａ側にｎドリフト領域１，ｐベース領域２，ｎエミッ
タ領域３をそれぞれ形成し、半導体基板１４の第２の主
面１４ｂ側にｐコレクタ領域１０を形成する。

【００５７】次に、図９を参照して、熱酸化法等を用い
て、絶縁層を第１の主面１４ａ上に形成する。このと
き、絶縁層は、ｎドリフト領域１とｎエミッタ領域３と
の双方の上に延在するように形成される。この絶縁層上
に、ＣＶＤ（Chemical Vapor Deposition ）法等を用い
て、リンがドープされたポリシリコン層を堆積する。こ
のポリシリコン層と上記の絶縁層とをパターニングする
ことにより、ゲート絶縁層５とゲート電極６とが形成さ
れる。

【００５８】次に、図１０を参照して、ＣＶＤ法等を用
いて、ゲート電極６を覆うように第１の主面１４ａ上に
絶縁層７を形成する。この絶縁層７にエッチング処理を
施すことにより、ｎエミッタ領域３の少なくとも一部表
面を露出させるコンタクトホール７ａと、ｐベース領域
２の一部表面を露出させるコンタクトホール７ｂとをそ
れぞれ形成する。このとき、絶縁層７にゲート電極６と
電気的に接続される導電層を形成するための開口を形成
してもよい。

【００５９】次に、図１１を参照して、コンタクトホー
ル７ｂ内から絶縁層７上に延在するように第１の金属電
極層８ａを形成する。次に、図１２を参照して、第１の
金属電極層８ａを選択的にエッチングすることによりパ
ターニングした後、層間絶縁層１３を形成する。この層
間絶縁層１３を選択的にエッチングすることによってパ
ターニングする。それにより、ｎエミッタ領域３の少な
くとも一部表面を露出させる。次に、図１３を参照し
て、コンタクトホール７ａ内から層間絶縁層１３上に延
在するように第２の金属電極層８ｂを形成する。なお、
第２の金属電極層８ｂは、主面と垂直方向にパターニン
グされており、第１と第２の金属電極層８ａ，８ｂはそ
れぞれ独立に形成されている。

【００６０】次に、ｐコレクタ領域１０の表面とオーミ
ック接触するように第２の主面１４ｂ上に第３の金属電
極層１１ａを形成する。そして、第１と第２の金属電極
層８ａ，８ｂに電気的に接続される直流電源装置１２，
スイッチ２７，ゲート制御回路２６およびスイッチ制御
回路２８が形成される。以上の工程を経て、図１に示さ
れる平面ゲート構造のＩＧＢＴが形成されることとな
る。

【００６１】次に、図２を用いて、上述の実施の形態１
の変形例について説明する。図２は、実施の形態１の変
形例におけるＩＧＢＴを示す断面図である。

【００６２】図２を参照して、本変形例は、トレンチゲ
ート構造を持つＩＧＢＴに本発明の思想を適用したもの
である。図２に示されるように、第１の主面１４ａから
ｎエミッタ領域３とｐベース領域２とを貫通してｎドリ
フト領域１に到達するようにトレンチ９が形成されてい
る。このトレンチ９の側壁に近接するｐベース領域２内
の領域が、チャネル形成領域４となる。

【００６３】トレンチ９内には、ゲート絶縁層５を介在
してゲート電極６が埋込まれる。そして、ゲート電極６
を覆うように絶縁層７が形成されている。それ以外の構
造に関しては図１に示されるＩＧＢＴとほぼ同様である
ため説明は省略する。

【００６４】また、この図２に示されるトレンチゲート
構造を有する縦型ｎチャネルＩＧＢＴを形成するには、
上述の平面ゲート型ＩＧＢＴの製造方法を多少変形する
だけでよい。具体的には、ゲート絶縁層５とゲート電極
６を形成する前にトレンチ９を形成し、このトレンチ９
内にゲート絶縁層５とゲート電極６とを埋込めばよい。
それ以外の工程に関しては上述の平面ゲート型ＩＧＢＴ
の場合とほぼ同様である。

【００６５】（実施の形態２）次に、図１４〜図２０を
用いて、この発明の実施の形態２とその変形例について
説明する。図１４は、この発明の実施の形態２における
ＩＧＢＴを示す断面図である。

【００６６】本実施の形態２では、順バイアス手段とし
て電圧降下手段が採用されており、この電圧降下手段と
並列にツエナーダイオード２９が設置されている。図１
４に示される場合では、電圧降下手段として抵抗層２４
が設けられている。この抵抗層２４は、ｐベース領域２
の表面上に形成され、たとえばノンドープトポリシリコ
ンあるいは低濃度のリンをドープしたポリシリコンなど
により構成される。この抵抗層２４の抵抗は、ｐベース
領域２のシート抵抗値よりも大きくなるように設定され
ることが好ましい。それ以外の構造に関しては図１に示
される場合とほぼ同様である。

【００６７】上記のように電圧降下手段としての抵抗層
２４を設けることにより、ＩＧＢＴの通電時に、抵抗層
２４を電流が通過する際に電圧降下が引起こされる。そ
れにより、ｐベース領域２のポテンシャルをｎエミッタ
領域３のそれよりも高めることができ、結果としてｐベ
ース領域２とｎエミッタ領域３との間のｐｎ接合に順バ
イアスを印加することが可能となる。その結果、ｎエミ
ッタ領域３からｐベース領域２への電子の注入を促進す
ることが可能となる。また、ｐベース領域２への正孔の
注入を促進でき、ｎドリフト領域１とｐベース領域２内
のキャリア濃度を高めることが可能となる。それによ
り、通電時のＩＧＢＴの抵抗を低減でき、ＩＧＢＴのオ
ン電圧を低減することが可能となる。

【００６８】具体的には、たとえば５μｍ×５μｍサイ
ズのセルにおいて電流密度１００Ａ／ｃｍ² の電流を流
す場合、抵抗層２４の抵抗値を約２×１０³ （Ω）〜約
２×１０⁵ （Ω）とすることにより、最大で約０．１７
Ｖ程度のオン電圧の改善を行なうことが可能となる。

【００６９】以下、その理由について説明する。上記の
セルには、下記の数式（１）により得られる２．５×１
０^-5Ａの電流が流れる。

【００７０】

【数１】

【００７１】ここで、最大電圧降下量を０．５Ｖとした
ときの抵抗値Ｒは下記の数式（２）により得られる。

【００７２】

【数２】

【００７３】オン状態でのホール電流は電子電流の１／
３で、オン電圧は、下記の数式（３）により得られる値
だけ改善できる。

【００７４】

【数３】

【００７５】以上の結果より、約０．１７Ｖのオン電圧
の低減が可能となる。なお、上記の抵抗層２４によって
生じる電圧降下量は、ｐベース領域２とｎエミッタ領域
３との間のｐｎ接合のビルトイン電圧よりも小さくなる
ように調節されることが好ましい。それにより、抵抗層
２４を設けることによって上記ｐｎ接合に与えられる電
圧をビルトイン電圧より小さくでき、ラッチアップを抑
制できる。また、０．５Ｖ以下の耐圧を有するツエナー
ダイオード２９を設けることにより、上記の電圧降下に
よりｐｎ接合に与えられる電圧がビルトイン電圧を超え
ることを効果的に抑制することが可能となる。それによ
り、さらに効果的にラッチアップを抑制することが可能
となる。

【００７６】ここで、図２０を用いて、電圧降下手段３
０とツエナーダイオード２９の具体的な設置方法につい
て説明する。図２０は、電圧降下手段３０とツエナーダ
イオード２９の設置方法の一例を示す斜視図である。

【００７７】図２０を参照して、金属電極板１８，１９
の間に、電圧降下手段３０としての抵抗と、ツエナーダ
イオード２９とが並列に接続されている。それ以外の構
造に関しては、図３に示される場合と同様であるため説
明は省略する。なお、この図２０に示される思想は、後
述する各変形例に対しても同様に適用可能である。

【００７８】次に、図１５を用いて、図１４に示される
ＩＧＢＴの製造方法について説明する。図１５は、図１
４に示されるＩＧＢＴの特徴的な製造工程を示す断面図
である。

【００７９】図１５を参照して、上述の実施の形態１の
場合と同様の工程を経てゲート電極６までを形成する。
次に、実施の形態１の場合と同様の方法で絶縁層７を形
成し、この絶縁層７を所定形状にパターニングする。こ
のとき、ゲート電極６によって覆われていないｐベース
領域２の表面全面を露出させる。

【００８０】次に、ＣＶＤ法などを用いて、リンドープ
のポリシリコン層を第１の主面１４ａ上に堆積した後、
このポリシリコン層を所定形状にパターニングする。そ
れにより、ｐベース領域２上からｎエミッタ領域３の一
部表面上に延在するように抵抗層２４が形成される。そ
の後、抵抗層２４とｎエミッタ領域３とを覆うように金
属電極層８ａを形成する。その後は上記の実施の形態１
の場合と同様の工程を経て図１４に示されるＩＧＢＴが
形成されることとなる。

【００８１】次に、図１６を用いて、本実施の形態２の
第１の変形例におけるＩＧＢＴについて説明する。図１
６は、この第１の変形例におけるＩＧＢＴを示す断面図
である。

【００８２】本変形例では、本実施の形態２の思想をト
レンチゲート型ｎチャネルＩＧＢＴに適用している。こ
の場合にも、図１４に示される場合と同様の効果が期待
できる。この第１の変形例におけるＩＧＢＴの製造方法
については、前述の実施の形態１の変形例の製造方法と
上記の実施の形態２の製造方法とを組合せればよい。

【００８３】次に、図１７を用いて、本実施の形態２の
第２の変形例について説明する。図１７は、実施の形態
２の第２の変形例を示す断面図である。

【００８４】図１７を参照して、この第２の変形例で
は、電圧降下手段としてショットキー接合領域２５を設
けている。このショットキー接合領域２５は、ｐベース
領域２の表面に形成され、たとえば金属電極層８ａとｐ
ベース領域２とのコンタクト部におけるｐベース領域２
の不純物濃度を低く設定することにより形成できる。ｎ
エミッタ領域３は高濃度のｎ型の不純物（たとえば１０
¹⁹ｃｍ^-3以上）を含んでいるため、金属電極層８ｂとは
オーミック接触可能である。しかしながら、ｐベース領
域２と金属電極層８ａとの接触部分におけるｐ型の不純
物濃度を低く設定することにより、第１の金属電極層８
ａとｐベース領域２との接触部にエネルギー障壁を生じ
させることができる。それにより、結果としてｐベース
領域２と第１の金属電極層８ａとをショットキー接合さ
せることが可能となる。

【００８５】また、第１と第２の金属電極層８ａ，８ｂ
の材質として、ｎ型の不純物領域に対するエネルギー障
壁の高さがｐ型の不純物領域に対するエネルギー障壁の
高さよりも十分に低いものを選択することも考えられ
る。それにより、ｐベース領域２と第１の金属電極層８
ａとの間のエネルギー障壁を、第２の金属電極層８ｂと
ｎエミッタ領域３との間のエネルギー障壁よりも高める
ことが可能となり、上記の場合と同様にショットキー接
合領域２５が形成できる。

【００８６】また、ｎエミッタ領域３とｐベース領域２
とに対し異なる電極材料を使用することも考えられる。
具体的には、第１と第２の金属電極層８ａ，８ｂの材質
を異ならせることが考えられる。この場合、第２の金属
電極層８ｂとしてはｎエミッタ領域３に対するエネルギ
ー障壁ができるだけ低い材質を選択し、第１の金属電極
層８ａとしてはｐベース領域２に対するエネルギー障壁
の高さが第２の金属電極層８ｂの場合よりも高いものを
用いる。それにより、ショットキー接合領域２５が形成
可能となる。なお、上記の各思想を適宜組合せてもよ
い。

【００８７】上記のようなショットキー接合領域２５を
設けることにより、上述の実施の形態２の場合と同様
に、ショットキー接合領域２５内で電圧降下を生じさせ
ることができ、ＩＧＢＴのオン電圧を低減することが可
能となる。なお、本変形例の場合も、ショットキー接合
領域２５の存在によって生じるｐベース領域２とｎエミ
ッタ領域３との間の電位差は、ｐベース領域２とｎエミ
ッタ領域３との間のｐｎ接合のビルトイン電圧よりも小
さいものであることが好ましい。それにより、ラッチア
ップを抑制することが可能となる。

【００８８】次に、図１８を用いて、上記の第２の変形
例におけるＩＧＢＴの製造方法について説明する。

【００８９】図１８は、この第２の変形例におけるＩＧ
ＢＴの特徴的な製造工程を示す断面図である。

【００９０】図１８を参照して、上記の実施の形態２の
場合と同様の工程を経て絶縁層７までを形成する。次
に、ｐベース領域２の表面にショットキー接合領域２５
を形成する。ショットキー接合領域２５の形成方法とし
ては、たとえば、ｐベース領域２の表面の濃度制御を行
なうことによってｐベース領域２の表面に含まれるｐ型
の不純物濃度を低く設定する手法を挙げることができ
る。具体的には、第１の金属電極層８ａとのコンタクト
のためのｐ型の不純物ドープ量を制御するかあるいは省
略することにより行なえる。それ以降は上記の実施の形
態２の場合と同様の工程を経て図１７に示されるＩＧＢ
Ｔが形成されることとなる。

【００９１】次に、図１９を用いて、本実施の形態２の
第３の変形例について説明する。図１９は、この第３の
変形例におけるＩＧＢＴを示す断面図である。

【００９２】図１９を参照して、この第３の変形例にお
けるＩＧＢＴは、図１７に示される第２の変形例の思想
をトレンチゲート構造のＩＧＢＴに適用したものであ
る。この場合も、上述の第２の変形例の場合と同様の効
果が得られる。この第３の変形例の製造方法に関して
は、前述の実施の形態２と第１の変形例の製造方法を組
合せて容易に想到し得るため、その説明は省略する。

【００９３】なお、上述の各実施の形態におけるｎ型と
ｐ型を入れ換えたデバイスにも本発明は適用可能であ
る。また、上述の各実施の形態あるいはその変形例の特
徴を適宜組合せることも可能である。

【００９４】以上のように、この発明の実施の形態につ
いて説明を行なったが、今回開示された実施の形態はす
べての点で例示であって制限的なものではないと考えら
れるべきである。本発明の範囲は特許請求の範囲によっ
て示され、特許請求の範囲と均等の意味および範囲内で
のすべての変更が含まれることが意図される。

【００９５】

【発明の効果】以上説明したように、この発明に係る半
導体装置は、順バイアス手段と順バイアス制御手段とを
備えているので、ラッチアップを抑制しつつ半導体装置
のオン電圧を低減することが可能となる。それにより、
ラッチアップを抑制しつつ半導体装置のオン状態におけ
る電力損失を低減でき、高性能かつ高信頼性を有する半
導体装置が得られる。

【００９６】また、上記の順バイアス手段により第２と
第３の不純物領域間のｐｎ接合に与えられる電圧がその
ｐｎ接合のビルトイン電圧より小さくなるように調整す
ることによって、ラッチアップをより効果的に抑制で
き、半導体装置の信頼性をさらに向上させることが可能
となる。

【００９７】また、順バイアス手段が直流電源である場
合には、ｐｎ接合に与えられる電圧を一定に保持するこ
とが可能となる。このとき、ｐｎ接合に与えられる電圧
をビルトイン電圧より小さく設定することにより、さら
に効果的にラッチアップを抑制することが可能となる。
また、順バイアス制御手段がスイッチである場合には、
このスイッチにより順バイアスの印加／解除を制御する
ことができる。それにより、必要なときにのみ上記ｐｎ
接合に順バイアスを印加することができ、さらに確実に
ラッチアップを抑制できる。

【００９８】また、ゲート電極にチャネル形成可能な第
１の電圧とチャネル形成不可能な第２の電圧が印加さ
れ、第１の電圧の印加に応じて順バイアスを印加し、第
２の電圧の印加に応じて順バイアスの印加を解除した場
合には、半導体装置のオフ状態で順バイアスが上記のｐ
ｎ接合に印加されるのを阻止することが可能となる。こ
のことも、ラッチアップ抑制に効果的に寄与し得る。

【００９９】また、上記スイッチが半導体スイッチであ
る場合には、高速スイッチングが可能となり、高性能な
半導体装置が得られる。

【０１００】また、第１と第２の電極層とそれらの間に
絶縁層を設けることにより、順バイアス手段として直流
電源を採用でき、既に述べたような効果が得られる。

【０１０１】また、順バイアス手段として電圧降下手段
を採用した場合にも、通電時の半導体装置のオン電圧を
低減できる。この場合も、半導体装置のオン状態での電
力損失を低減でき、高性能な半導体装置が得られる。ま
た、順バイアス制御手段としてツエナーダイオードを採
用することにより、上記の電圧降下手段による電圧降下
量をビルトイン電圧より小さく抑えることが可能とな
る。その結果、上記ｐｎ接合に与えられる電圧をビルト
イン電圧より小さく保持でき、ラッチアップを効果的に
抑制しつつオン状態での電力損失を低減することが可能
となる。

【０１０２】また、ツエナーダイオードの耐圧を０．５
Ｖ以下とすることにより、ほぼ確実にラッチアップを抑
制でき、信頼性の高い半導体装置が得られる。

【０１０３】また、電圧降下手段が抵抗層やショットキ
ー接合である場合には、この抵抗層やショットキー接合
を電流が通過する際に電圧降下が引き起こされる。この
場合にも、抵抗層やショットキー接合と並列に上記のツ
エナーダイオードを設置することにより、ラッチアップ
を抑制しつつ半導体装置のオン状態での電力損失を低減
することが可能となる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１におけるＩＧＢＴを
示す断面図である。

【図２】 図１に示されるＩＧＢＴの変形例を示す断面
図である。

【図３】 本発明に係る直流電源装置とスイッチの具体
的な設置方法の一例を示す斜視図である。

【図４】 ゲート制御回路あるいはスイッチ制御回路と
して使用可能な回路の一例を示す回路図である。

【図５】 ゲート電極に印加される電圧波形とスイッチ
の切換動作との関係を示す図である。

【図６】 ゲート電極に印加される電圧波形とスイッチ
の切換動作との関係の他の例を示す図である。

【図７】 図１に示されるＩＧＢＴの製造工程の第１工
程を示す断面図である。

【図８】 図１に示されるＩＧＢＴの製造工程の第２工
程を示す断面図である。

【図９】 図１に示されるＩＧＢＴの製造工程の第３工
程を示す断面図である。

【図１０】 図１に示されるＩＧＢＴの製造工程の第４
工程を示す断面図である。

【図１１】 図１に示されるＩＧＢＴの製造工程の第５
工程を示す断面図である。

【図１２】 図１に示されるＩＧＢＴの製造工程の第６
工程を示す断面図である。

【図１３】 図１に示されるＩＧＢＴの製造工程の第７
工程を示す断面図である。

【図１４】 この発明の実施の形態２におけるＩＧＢＴ
を示す断面図である。

【図１５】 図１４に示されるＩＧＢＴの特徴的な製造
工程を示す断面図である。

【図１６】 図１４に示されるＩＧＢＴの第１の変形例
を示す断面図である。

【図１７】 図１４に示されるＩＧＢＴの第２の変形例
を示す断面図である。

【図１８】 図１７に示されるＩＧＢＴの特徴的な製造
工程を示す断面図である。

【図１９】 図１４に示されるＩＧＢＴの第３の変形例
を示す断面図である。

【図２０】 本発明に係る電圧降下手段とツエナーダイ
オードの具体的設置方法の一例を示す斜視図である。

【図２１】 従来のｎチャネルＩＧＢＴの一例を示す断
面図である。

【図２２】 図２１に示されるＩＧＢＴの電流経路図で
ある。

【図２３】 ラッチアップを説明するためのＩＧＢＴの
等価回路図である。

【符号の説明】

１ ｎドリフト領域、２ ｐベース領域、３ ｎエミッ
タ領域、４ チャネル形成領域、５ ゲート絶縁層、６
ゲート電極、７ 絶縁層、７ａ，７ｂ コンタクトホ
ール、８ａ 第１の金属電極層、８ｂ 第２の金属電極
層、９ トレンチ、１０ ｐコレクタ領域、１１，８
金属電極層、１１ａ 第３の金属電極層、１２ 直流電
源装置、１３ 層間絶縁層、１４ 半導体基板、１４ａ
第１の主面、１４ｂ 第２の主面、１５ 絶縁基板、
１６，１７，１８，１９，２０金属電極板、２１ ＩＧ
ＢＴ、２２ ボンディングワイヤ、２４ 抵抗層、２５
ショットキー接合領域、２６ ゲート制御回路、２７
スイッチ、２８ スイッチ制御回路、２９ ツエナーダ
イオード、３０ 電圧降下手段。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 対向する第１と第２の主面を有し、前記
   第１と第２の主面間で流れる電流を導通／遮断する半導
   体装置であって、 前記第１と第２の主面を有する半導体基板と、 前記第１の主面から前記半導体基板内に延在するように
   形成された第１導電型の第１の不純物領域と、 前記第１の不純物領域内に選択的に形成された第２導電
   型の第２の不純物領域と、 前記第２の不純物領域内に選択的に形成された第１導電
   型の第３の不純物領域と、 前記第２の不純物領域内に位置し、チャネルが形成され
   るチャネル形成領域と、 前記チャネル形成領域に沿って形成されるゲート絶縁層
   と、 前記ゲート絶縁層を介在して前記チャネル形成領域と対
   向するゲート電極と、 前記第１の主面上に前記第２の不純物領域と電気的に接
   続されるように形成された第１の電極層と、 前記第１の主面上に前記第３の不純物領域と電気的に接
   続されるように形成された第２の電極層と、 前記第２と第３の不純物領域間のｐｎ接合に順バイアス
   を与えるための順バイアス手段と、 前記順バイアス手段と接続され、前記順バイアス手段に
   よって前記ｐｎ接合に与えられる電圧値を制御するため
   の順バイアス制御手段と、 前記第２の主面から前記半導体基板内に延在するように
   形成された第２導電型の第４の不純物領域と、 前記第２の主面上に前記第４の不純物領域に電気的に接
   続されるように形成された第３の電極層と、 を備えた半導体装置。
2. 【請求項２】 前記順バイアス手段により前記第２と第
   ３の不純物領域間のｐｎ接合に与えられる電圧は、前記
   ｐｎ接合のビルトイン電圧より小さい、請求項１に記載
   の半導体装置。
3. 【請求項３】 前記順バイアス手段は、前記半導体装置
   の通電時に前記第１と第２の電極層に接続される直流電
   源を含み、 前記順バイアス制御手段は、前記順バイアス手段と、前
   記第１あるいは第２の電極層との間に設けられたスイッ
   チを含み、 前記ゲート電極へ印加される電圧値に応じて前記スイッ
   チが開閉される、請求項１に記載の半導体装置。
4. 【請求項４】 前記ゲート電極には第１と第２の電圧が
   印加され、 前記第１の電圧の印加により前記チャネルが形成され、
   前記第２の電圧の印加により前記チャネルが消失し、 前記第１の電圧の印加に応じて前記スイッチが閉じら
   れ、前記ｐｎ接合に前記順バイアスが印加され、 前記第２の電圧の印加に応じて前記スイッチが開かれ、
   前記順バイアスの印加が解除される、請求項３に記載の
   半導体装置。
5. 【請求項５】 前記スイッチは半導体スイッチである、
   請求項３に記載の半導体装置。
6. 【請求項６】 前記第１と第２の電極層は、前記第２と
   第３の不純物領域の表面とそれぞれオーミック接触する
   ように形成された金属により構成され、 前記第１と第２の電極層間には前記第１の主面上から延
   在するように絶縁層が形成される、請求項１に記載の半
   導体装置。
7. 【請求項７】 前記順バイアス手段は、前記第１の電極
   層と前記第２の不純物領域との間に介在された電圧降下
   手段を含み、 前記順バイアス制御手段は、前記順バイアス手段と並列
   に接続されたツエナーダイオードを含む、請求項１に記
   載の半導体装置。
8. 【請求項８】 前記ツエナーダイオードの耐圧は０．５
   Ｖ以下である、請求項７に記載の半導体装置。
9. 【請求項９】 前記電圧降下手段は、前記第２の不純物
   領域のシート抵抗値よりも大きい抵抗値を有する抵抗層
   を含む、請求項７に記載の半導体装置。
10. 【請求項１０】 前記電圧降下手段は、ショットキー接
    合を含む、請求項７に記載の半導体装置。