JPH0878432A - 半導体電子デバイス装置 - Google Patents
半導体電子デバイス装置Info
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- JPH0878432A JPH0878432A JP7232059A JP23205995A JPH0878432A JP H0878432 A JPH0878432 A JP H0878432A JP 7232059 A JP7232059 A JP 7232059A JP 23205995 A JP23205995 A JP 23205995A JP H0878432 A JPH0878432 A JP H0878432A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000000203 mixture Substances 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 6
- 239000002800 charge carrier Substances 0.000 claims description 3
- 239000003989 dielectric material Substances 0.000 claims 2
- 229910004298 SiO 2 Inorganic materials 0.000 claims 1
- 238000002347 injection Methods 0.000 description 11
- 239000007924 injection Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000001741 metal-organic molecular beam epitaxy Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
- H01L29/0813—Non-interconnected multi-emitter structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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Abstract
(57)【要約】
【課題】個別のベース接点をもたず、通常は多数の従来
のトランジスタを要する論理演算を実行できる、集積化
が容易なバイポーラトランジスタを提供する。 【解決手段】本発明のバイポーラトランジスタは、少な
くても２つの個別のエミッタ接点（１５１、１５２）を
有すが、ベース接点は有さず、エミッタ／ベース間のｐ
ーｎ接合はバックワード・ダイオード特性を有する。本
発明のトランジスタは論理デバイスとしても機能する
が、デジタルまたはアナログ回路の増幅デバイスとして
も機能する。
のトランジスタを要する論理演算を実行できる、集積化
が容易なバイポーラトランジスタを提供する。 【解決手段】本発明のバイポーラトランジスタは、少な
くても２つの個別のエミッタ接点（１５１、１５２）を
有すが、ベース接点は有さず、エミッタ／ベース間のｐ
ーｎ接合はバックワード・ダイオード特性を有する。本
発明のトランジスタは論理デバイスとしても機能する
が、デジタルまたはアナログ回路の増幅デバイスとして
も機能する。
Description
【０００１】
【発明の属する技術分野】本発明はバイポーラトランジ
スタの分野に関する。
スタの分野に関する。
【０００２】
【従来の技術】従来のバイポーラトランジスタはエミッ
タ接点とコレクタ接点に加えてベース接点を要する三端
子デバイスである。ベース接点は集積回路チップ上に一
定の面積を占め、ベース接点をもたせるためには幾つか
の処理行程が必要である。
タ接点とコレクタ接点に加えてベース接点を要する三端
子デバイスである。ベース接点は集積回路チップ上に一
定の面積を占め、ベース接点をもたせるためには幾つか
の処理行程が必要である。
【０００３】米国特許第４，９９９，６８７号は実空間
移動（ＲＳＴ；real space transfer）デバイスを開示
している。通常は多数の従来のトランジスタを要する論
理演算を実行できるＲＳＴデバイスの構造はバイポーラ
トランジスタの構造とは異なっている。またS.Luryi他
著Applied Physics Letters誌１９９０年刊Ｖｏｌ．５
７ １７８７ページも参照のこと。
移動（ＲＳＴ；real space transfer）デバイスを開示
している。通常は多数の従来のトランジスタを要する論
理演算を実行できるＲＳＴデバイスの構造はバイポーラ
トランジスタの構造とは異なっている。またS.Luryi他
著Applied Physics Letters誌１９９０年刊Ｖｏｌ．５
７ １７８７ページも参照のこと。
【０００４】
【発明が解決しようとする課題】上述より明らかに、個
別のベース接点をもたないバイポーラトランジスタがあ
れば好都合である。また通常は多数の従来のトランジス
タを要する論理演算を実行できるバイポーラトランジス
タがあればさらに好都合である。本発明はこのようなバ
イポーラトランジスタを開示する。
別のベース接点をもたないバイポーラトランジスタがあ
れば好都合である。また通常は多数の従来のトランジス
タを要する論理演算を実行できるバイポーラトランジス
タがあればさらに好都合である。本発明はこのようなバ
イポーラトランジスタを開示する。
【０００５】
【課題を解決する手段】本発明は特許請求の範囲により
定義され、一般的には新しい半導体デバイスからなる装
置の中に配置される。このデバイスは、従来のバイポー
ラトランジスタと実質的に類似してもよい半導体層構造
を有する。特に層構造は典型的には半導体基板上に配置
され、順に第一、第二及び第三の半導体層を有する。第
１層（１１）は、第１組成を有し、第１導電型（ｎ型）
をもたせるようにドープされる。第２層（１２）は、第
１組成とは異なる第２組成を有し、第２導電型（ｐ型）
をもたせるようにドープされる。第３層（１３１、１３
２）は、第２組成とは異なるが必ずしも第１組成とは異
ならなくてもよい第３組成を有し、第１導電型（ｎ型）
をもたせるようにドープされる。このデバイスはまた、
前記第１層に電気的に接触する第一の接点（１４）と、
前記第３層に電気的に接触するさらなる接点（１５１、
１５２）を有する。前記第一、第二および第３層はそれ
ぞれ、コレクタ、ベースおよびエミッタ層と関連し、前
記第一の接点はコレクタ接点に関連する。
定義され、一般的には新しい半導体デバイスからなる装
置の中に配置される。このデバイスは、従来のバイポー
ラトランジスタと実質的に類似してもよい半導体層構造
を有する。特に層構造は典型的には半導体基板上に配置
され、順に第一、第二及び第三の半導体層を有する。第
１層（１１）は、第１組成を有し、第１導電型（ｎ型）
をもたせるようにドープされる。第２層（１２）は、第
１組成とは異なる第２組成を有し、第２導電型（ｐ型）
をもたせるようにドープされる。第３層（１３１、１３
２）は、第２組成とは異なるが必ずしも第１組成とは異
ならなくてもよい第３組成を有し、第１導電型（ｎ型）
をもたせるようにドープされる。このデバイスはまた、
前記第１層に電気的に接触する第一の接点（１４）と、
前記第３層に電気的に接触するさらなる接点（１５１、
１５２）を有する。前記第一、第二および第３層はそれ
ぞれ、コレクタ、ベースおよびエミッタ層と関連し、前
記第一の接点はコレクタ接点に関連する。
【０００６】重要なのは、エミッタ層は、第１領域（１
３１）と第２領域（１３２）を有し、この第２領域は、
ベース層物質（１２）を通り抜けることなしに、実質的
にいかなる第１導電型の電荷キャリア（電子）が流入す
ることができないように、前記第１領域とは本質的に絶
縁されている。前記さらなる接点は前記第１領域のエミ
ッタ層上に配置される第１領域の接点（１５１）を有
し、さらにエミッタ層の前記第２領域上に配置され前記
第１領域の接点とは直接に接触しない第２領域の接点
（１５２）をさらに有する。さらにまたこのデバイス
は、前記ベース層への接点なしの作動ができるようにな
っている。
３１）と第２領域（１３２）を有し、この第２領域は、
ベース層物質（１２）を通り抜けることなしに、実質的
にいかなる第１導電型の電荷キャリア（電子）が流入す
ることができないように、前記第１領域とは本質的に絶
縁されている。前記さらなる接点は前記第１領域のエミ
ッタ層上に配置される第１領域の接点（１５１）を有
し、さらにエミッタ層の前記第２領域上に配置され前記
第１領域の接点とは直接に接触しない第２領域の接点
（１５２）をさらに有する。さらにまたこのデバイス
は、前記ベース層への接点なしの作動ができるようにな
っている。
【０００７】前記第一と第二のエミッタ領域は、それぞ
れエミッタ１とエミッタ２として関連付けられ、前記第
一と第二のエミッタ接点は、それぞれエミッタ１接点と
エミッタ２接点として関連付けられる。本発明のデバイ
スは２つのエミッタ領域のみに限定されず、３つ（ある
いはそれ以上）のエミッタ領域を含んでいてもよい。典
型的にはコレクタ、ベースおよびエミッタ層はそれぞ
れ、Ｓｉ、ＳｉxＧｅ1-x、およびＳｉであるが、本発明
のデバイスもまた容易に化合物半導体、例えば、ＩｎＰ
と格子が一致するＧａＡｓＳｂ／ＩｎＡｌＡｓヘテロ構
造、に適用される。“ＩｎＡｌＡｓ”のような記述は慣
用的なもので、これはその物質がＩｎ、ＡｌおよびＡｓ
の等量のモルを含んでいることを表しているわけではな
い。本発明のデバイスは容易に製造でき、典型的には既
知の製造技術しか要さない。コレクタとベースのドープ
の程度は従来通りでもよいが、エミッタ層は典型的には
従来のバイポーラトランジスタのものと比べてやや高め
の程度のドープをされる。前記エミッタのドープの程度
は、エミッタ／ベース間のｐ-ｎ接合が実質的に“バッ
クワード・ダイオード”特性を有するように選択され
る。バックワード・ダイオードに関しては、例えば、S.
M.Sze著「半導体デバイスの物理（“Physics ofSemicon
ductor Devices”）」（第２版１９８１年刊 Wiley & S
ons出版）の５３７〜５３９ページを見よ。
れエミッタ１とエミッタ２として関連付けられ、前記第
一と第二のエミッタ接点は、それぞれエミッタ１接点と
エミッタ２接点として関連付けられる。本発明のデバイ
スは２つのエミッタ領域のみに限定されず、３つ（ある
いはそれ以上）のエミッタ領域を含んでいてもよい。典
型的にはコレクタ、ベースおよびエミッタ層はそれぞ
れ、Ｓｉ、ＳｉxＧｅ1-x、およびＳｉであるが、本発明
のデバイスもまた容易に化合物半導体、例えば、ＩｎＰ
と格子が一致するＧａＡｓＳｂ／ＩｎＡｌＡｓヘテロ構
造、に適用される。“ＩｎＡｌＡｓ”のような記述は慣
用的なもので、これはその物質がＩｎ、ＡｌおよびＡｓ
の等量のモルを含んでいることを表しているわけではな
い。本発明のデバイスは容易に製造でき、典型的には既
知の製造技術しか要さない。コレクタとベースのドープ
の程度は従来通りでもよいが、エミッタ層は典型的には
従来のバイポーラトランジスタのものと比べてやや高め
の程度のドープをされる。前記エミッタのドープの程度
は、エミッタ／ベース間のｐ-ｎ接合が実質的に“バッ
クワード・ダイオード”特性を有するように選択され
る。バックワード・ダイオードに関しては、例えば、S.
M.Sze著「半導体デバイスの物理（“Physics ofSemicon
ductor Devices”）」（第２版１９８１年刊 Wiley & S
ons出版）の５３７〜５３９ページを見よ。
【０００８】本発明によるデバイスは集積回路に組み込
むことができ、典型的にはそのようにされ、これは典型
的には回路の単純化を可能とさせるためにされる。
むことができ、典型的にはそのようにされ、これは典型
的には回路の単純化を可能とさせるためにされる。
【０００９】
【発明の実施の形態】図１は、本発明による典型的なデ
バイスの概略図を描いていて、ここで層１１および１２
は、それぞれコレクタ層およびベース層である。数字１
４はコレクタ接点を表し、数字１３１と１３２はそれぞ
れエミッタ１とエミッタ２を表し、数字１５１と１５２
はそれぞれ第一と第二のエミッタ接点を表す。溝（トレ
ンチ）１６はエミッタ１と２を分ける。当業者にはエミ
ッタ１と２の間の電気的な分離は溝とは別の手段でも達
成できることは理解され、例えば、酸化や、エミッタ接
点をマスクとして用いる隔離注入の手段がある。当業者
にはまた層構造は、典型的には基板の上に配置され、コ
レクタ接点は好都合ないずれの方法によってつくられ、
例えば基板の背面に配置、または好ましくはエミッタ層
とベース層を抜けコレクタ層までのびる溝の中に配置さ
れ、これは前記米国特許４，９９９９，６８７号におけ
る図４の深い溝と同様の方法である。
バイスの概略図を描いていて、ここで層１１および１２
は、それぞれコレクタ層およびベース層である。数字１
４はコレクタ接点を表し、数字１３１と１３２はそれぞ
れエミッタ１とエミッタ２を表し、数字１５１と１５２
はそれぞれ第一と第二のエミッタ接点を表す。溝（トレ
ンチ）１６はエミッタ１と２を分ける。当業者にはエミ
ッタ１と２の間の電気的な分離は溝とは別の手段でも達
成できることは理解され、例えば、酸化や、エミッタ接
点をマスクとして用いる隔離注入の手段がある。当業者
にはまた層構造は、典型的には基板の上に配置され、コ
レクタ接点は好都合ないずれの方法によってつくられ、
例えば基板の背面に配置、または好ましくはエミッタ層
とベース層を抜けコレクタ層までのびる溝の中に配置さ
れ、これは前記米国特許４，９９９９，６８７号におけ
る図４の深い溝と同様の方法である。
【００１０】ベース／コレクタ間のｐ-ｎ接合は、バイ
ポーラトランジスタにみられる特性をもつような、従来
のものであってもよい。例えば前記接合は、典型的には
ベースから前記接合に接近する少数キャリアを効果的に
抽出されるようにされ、前記接合は典型的には著しい漏
れなしに相当量（数ボルト）の逆方向バイアスに耐える
ことができる。
ポーラトランジスタにみられる特性をもつような、従来
のものであってもよい。例えば前記接合は、典型的には
ベースから前記接合に接近する少数キャリアを効果的に
抽出されるようにされ、前記接合は典型的には著しい漏
れなしに相当量（数ボルト）の逆方向バイアスに耐える
ことができる。
【００１１】エミッタ／ベース間のｐ-ｎ接合は図２に
実証されているようにバックワード・ダイオードの電流
／電圧特性を好都合なことに保有している。図２でわか
るように、このようなダイオードは、順方向バイアスの
ときにはベースの中への少数キャリアの通常の注入を提
供しながら、逆方向バイアス下では低抵抗の多数キャリ
ア接点を実現することができる（ツェナー・トンネリン
グによるものがある）。
実証されているようにバックワード・ダイオードの電流
／電圧特性を好都合なことに保有している。図２でわか
るように、このようなダイオードは、順方向バイアスの
ときにはベースの中への少数キャリアの通常の注入を提
供しながら、逆方向バイアス下では低抵抗の多数キャリ
ア接点を実現することができる（ツェナー・トンネリン
グによるものがある）。
【００１２】本発明は仮像（pseudo-morphic）的にＳｉ
／Ｓｉ1-xＧｅx／Ｓｉ層構造（０＜ｘ≦０．５）を有す
るデバイスに取り入れられることができるが、III／Ｖ
半導体構造の、ＩｎＰ上のＩｎＡｌＡｓ／ＧａＡｓＳｂ
／ＩｎＡｌＡｓにもまた取り入れられることができる。
当業者にはこのような物質の組合わせにおいては、禁止
帯の幅（バンドギャップ）の非連続性のほとんどは価電
子帯に収まることは知られている。このことは好都合な
性質ではあるが、必要条件ではない。またコレクタ層と
エミッタ層が同じ組成であることも、必要条件ではな
い。
／Ｓｉ1-xＧｅx／Ｓｉ層構造（０＜ｘ≦０．５）を有す
るデバイスに取り入れられることができるが、III／Ｖ
半導体構造の、ＩｎＰ上のＩｎＡｌＡｓ／ＧａＡｓＳｂ
／ＩｎＡｌＡｓにもまた取り入れられることができる。
当業者にはこのような物質の組合わせにおいては、禁止
帯の幅（バンドギャップ）の非連続性のほとんどは価電
子帯に収まることは知られている。このことは好都合な
性質ではあるが、必要条件ではない。またコレクタ層と
エミッタ層が同じ組成であることも、必要条件ではな
い。
【００１３】次に、図１に示すようにデバイスの動作原
理を説明する。もし逆方向電圧Ｖがコレクタ接点（１
４）に印加させられて、両方のエミッタ接点（１５１、
１５２）が等しくバイアスをかけられて（Ｖ1＝Ｖ2＝
０）いるとき、両方のエミッタ／ベース間の接合は小さ
な電流を通し、これは浮動するベースを有するバイポー
ラトランジスタの特性である。Ｖが相当に大きければ
（Ｖ >> ｋＴ、ここでｋはボルツマン定数で、Ｔは絶対
温度である）、コレクタ電流は飽和になる。前記コレク
タ／ベース間の接合において印加電圧のほとんどは降下
するが、前記両方のエミッタ／ベース間の接合は、順方
向の小さな電圧Ｖeoによりバイアスがかかるようにされ
る。
理を説明する。もし逆方向電圧Ｖがコレクタ接点（１
４）に印加させられて、両方のエミッタ接点（１５１、
１５２）が等しくバイアスをかけられて（Ｖ1＝Ｖ2＝
０）いるとき、両方のエミッタ／ベース間の接合は小さ
な電流を通し、これは浮動するベースを有するバイポー
ラトランジスタの特性である。Ｖが相当に大きければ
（Ｖ >> ｋＴ、ここでｋはボルツマン定数で、Ｔは絶対
温度である）、コレクタ電流は飽和になる。前記コレク
タ／ベース間の接合において印加電圧のほとんどは降下
するが、前記両方のエミッタ／ベース間の接合は、順方
向の小さな電圧Ｖeoによりバイアスがかかるようにされ
る。
【００１４】次に前記エミッタ接点が異なる方法でバイ
アスをかけられたとする。例えば、Ｖ1＝０で、Ｖ2＝δ
Ｖが、Ｖeoとバックワード・ダイオードのターン・オン
電圧との和よりも大きいがＶ以下であるとする。結果と
して得られるベース層の横方向の電位差は、エミッタ端
子間の電流を生じさせる。これは、順方向にバイアスを
かけられるエミッタ１（“注入”エミッタ）（１３１）
と逆方向にバイアスをかけられるエミッタ２（“接点”
エミッタ）（１３２）とのエミッタ端子間に対応してい
る。このような状況下では、トランジスタの出力（コレ
クタ電流）は“高”い。即ちトランジスタは“オン”で
ある。もちろん前記トランジスタは両方の入力が逆転し
ても“オン”である。即ちもしＶ1が“高”く、Ｖ2が
“低”いときである。前記トランジスタはまた、両方の
入力が“高”いときには“オフ”である。このデバイス
はこのように機能的にＸＯＲ論理関数に対応する。
アスをかけられたとする。例えば、Ｖ1＝０で、Ｖ2＝δ
Ｖが、Ｖeoとバックワード・ダイオードのターン・オン
電圧との和よりも大きいがＶ以下であるとする。結果と
して得られるベース層の横方向の電位差は、エミッタ端
子間の電流を生じさせる。これは、順方向にバイアスを
かけられるエミッタ１（“注入”エミッタ）（１３１）
と逆方向にバイアスをかけられるエミッタ２（“接点”
エミッタ）（１３２）とのエミッタ端子間に対応してい
る。このような状況下では、トランジスタの出力（コレ
クタ電流）は“高”い。即ちトランジスタは“オン”で
ある。もちろん前記トランジスタは両方の入力が逆転し
ても“オン”である。即ちもしＶ1が“高”く、Ｖ2が
“低”いときである。前記トランジスタはまた、両方の
入力が“高”いときには“オフ”である。このデバイス
はこのように機能的にＸＯＲ論理関数に対応する。
【００１５】図３は前記デバイスのエミッタ１の部分の
バンド図を示し、図４はエミッタ２の部分のバンド図を
示し、ここで Ｖ1＝０ で Ｖ2＝“高”い。電圧Ｖ≧Ｖ2
がコレクタに印加されている。このバンド構造は、この
デバイスのＳｉ／ＧｅＳｉ／Ｓｉの応用に対応してい
る。当業者はこのひずみのある層構造が前記Ｓｉ基板に
関して仮像であれば、禁制帯の幅の非連続性のほとんど
は、価電子帯の非連続性Δによって起こることは知られ
ている。このことは本発明によるデバイスの好ましい特
性である。図４によって明らかなとおり、この準古典的
なトンネリングの可能性は有限のΔの存在により相当に
落ちることはない。
バンド図を示し、図４はエミッタ２の部分のバンド図を
示し、ここで Ｖ1＝０ で Ｖ2＝“高”い。電圧Ｖ≧Ｖ2
がコレクタに印加されている。このバンド構造は、この
デバイスのＳｉ／ＧｅＳｉ／Ｓｉの応用に対応してい
る。当業者はこのひずみのある層構造が前記Ｓｉ基板に
関して仮像であれば、禁制帯の幅の非連続性のほとんど
は、価電子帯の非連続性Δによって起こることは知られ
ている。このことは本発明によるデバイスの好ましい特
性である。図４によって明らかなとおり、この準古典的
なトンネリングの可能性は有限のΔの存在により相当に
落ちることはない。
【００１６】注入接点のエミッタ効率はベースのドープ
量が多くても高い。なぜなら正孔（ホール）の注入は e
xp（−Δ／ｋＴ） の因子により抑えられるからであ
る。このことは薄く、高い導電度のベースを可能とさせ
る。このようなベースは、バックワード・ダイオードの
トンネル導電度をも高めることができる。
量が多くても高い。なぜなら正孔（ホール）の注入は e
xp（−Δ／ｋＴ） の因子により抑えられるからであ
る。このことは薄く、高い導電度のベースを可能とさせ
る。このようなベースは、バックワード・ダイオードの
トンネル導電度をも高めることができる。
【００１７】本発明の好ましい実施形態において、ベー
ス／エミッタ間の接合は次のような特性を有する。 ｉ）バックワード・ダイオードの逆方向の抵抗とベース
の面積抵抗は、比較的低く、好ましくはそれぞれ 10-5
Ω／cm2と1kΩ／（四角形の面）、より小さいことがよ
いこと。 ｉｉ）ベース／エミッタ間の接合は順方向に高い注入効
率を有し、即ちエミッタへの正孔注入は実質的に抑えら
れること。および、 ｉｉｉ）ベースは少数キャリアの高い透過係数を確保す
るのに十分に薄いこと。
ス／エミッタ間の接合は次のような特性を有する。 ｉ）バックワード・ダイオードの逆方向の抵抗とベース
の面積抵抗は、比較的低く、好ましくはそれぞれ 10-5
Ω／cm2と1kΩ／（四角形の面）、より小さいことがよ
いこと。 ｉｉ）ベース／エミッタ間の接合は順方向に高い注入効
率を有し、即ちエミッタへの正孔注入は実質的に抑えら
れること。および、 ｉｉｉ）ベースは少数キャリアの高い透過係数を確保す
るのに十分に薄いこと。
【００１８】好ましくは本発明は次のような構造を有す
るデバイスにおいて利用される。
るデバイスにおいて利用される。
【００１９】
【実施例】従来のＳｉ基板上に順に、１μｍ厚のｎ+（1
018／cm2Ｓｂ）Ｓｉのコレクタ接点層、０．１μｍ厚の
ｎ（1017／cm2Ｓｂ）Ｓｉのコレクタ層、１０ｎｍ厚級
のＧｅxＳｉ1-x（ｘは０から０．２の間を変化する）
層、３０ｎｍ厚のｐ+（2×1019／cm2Ｂ）Ｇｅ0.2Ｓｉ
0.8のベース層、５０ｎｍ厚のｎ+（2×1018／cm2Ｓｂ）
Ｓｉのエミッタ層、および１５０ｎｍ厚のｎ+（2×1019
／cm2Ｓｂ）Ｓｉのエミッタ接点層、のように配置され
る。
018／cm2Ｓｂ）Ｓｉのコレクタ接点層、０．１μｍ厚の
ｎ（1017／cm2Ｓｂ）Ｓｉのコレクタ層、１０ｎｍ厚級
のＧｅxＳｉ1-x（ｘは０から０．２の間を変化する）
層、３０ｎｍ厚のｐ+（2×1019／cm2Ｂ）Ｇｅ0.2Ｓｉ
0.8のベース層、５０ｎｍ厚のｎ+（2×1018／cm2Ｓｂ）
Ｓｉのエミッタ層、および１５０ｎｍ厚のｎ+（2×1019
／cm2Ｓｂ）Ｓｉのエミッタ接点層、のように配置され
る。
【００２０】前記層構造は分子線エピタキシャル成長法
（ＭＢＥ）によりつくられるが、例えば、化学気相成長
法（ＣＶＤ）や、IIIーＶヘテロ構造には有機金属分子線
エピタキシャル成長法（ＭＯＭＢＥ）などの他の成長法
を用いてもよい。層成長が完成した後には、ウェーハは
従来の方法により処理されデバイス構造になる。好まし
くはエミッタのしまは２μｍの幅で１０μｍの長さであ
る。エミッタ１をエミッタ２から分ける溝は０．５μｍ
の幅がよく、エミッタのしまの全長までのび、エミッタ
層とエミッタ接点層を完全に通るようにのびるのがよ
い。従来の金属接点がエミッタ１、エミッタ２およびコ
レクタに用いられる。
（ＭＢＥ）によりつくられるが、例えば、化学気相成長
法（ＣＶＤ）や、IIIーＶヘテロ構造には有機金属分子線
エピタキシャル成長法（ＭＯＭＢＥ）などの他の成長法
を用いてもよい。層成長が完成した後には、ウェーハは
従来の方法により処理されデバイス構造になる。好まし
くはエミッタのしまは２μｍの幅で１０μｍの長さであ
る。エミッタ１をエミッタ２から分ける溝は０．５μｍ
の幅がよく、エミッタのしまの全長までのび、エミッタ
層とエミッタ接点層を完全に通るようにのびるのがよ
い。従来の金属接点がエミッタ１、エミッタ２およびコ
レクタに用いられる。
【００２１】このデバイスはおおむね上で述べたことの
ように動作する。
ように動作する。
【００２２】本発明によるデバイスは、上述した単純な
ＸＯＲ構造に限定されず、その代わりより複雑な構造に
用いられることができる。図５は、３つのエミッタ接点
（５２１、５２２、５２３）が溝（５３１、５３２、５
３３）により分けられた、本発明による好ましいデバイ
スの層構造の概略を示している。図６は、ここにおいて
好ましい実施態様である、溝（６４、６５、６６）がエ
ミッタを他のエミッタと分けているエミッタ接点（６
１、６２、６３）の配置を示している。
ＸＯＲ構造に限定されず、その代わりより複雑な構造に
用いられることができる。図５は、３つのエミッタ接点
（５２１、５２２、５２３）が溝（５３１、５３２、５
３３）により分けられた、本発明による好ましいデバイ
スの層構造の概略を示している。図６は、ここにおいて
好ましい実施態様である、溝（６４、６５、６６）がエ
ミッタを他のエミッタと分けているエミッタ接点（６
１、６２、６３）の配置を示している。
【００２３】図５と図６のデバイスは２3＝８の論理状
態をもち、ＯＲＮＡＮＤゲートとして機能することがで
きる。出力電流は、全ての入力が“高”いかまたは全て
の入力が“低”いときのいずれかのときに、“低”くな
る。残りの６つの状態では出力電流は“高”くなる。こ
のことは、論理記号である３つの入力電圧Ｖjに関する
次のブール関数、
態をもち、ＯＲＮＡＮＤゲートとして機能することがで
きる。出力電流は、全ての入力が“高”いかまたは全て
の入力が“低”いときのいずれかのときに、“低”くな
る。残りの６つの状態では出力電流は“高”くなる。こ
のことは、論理記号である３つの入力電圧Ｖjに関する
次のブール関数、
【数１】 に対応し、ここで、∩、∪およびＡバーの記号はそれぞ
れＡＮＤ、ＯＲおよびＮＯＴ Ａ の論理機能を表し、
出力電流または入力電圧の低値および高値は、それぞれ
ブール代数の０および１とされる。
れＡＮＤ、ＯＲおよびＮＯＴ Ａ の論理機能を表し、
出力電流または入力電圧の低値および高値は、それぞれ
ブール代数の０および１とされる。
【００２４】上の数式は、第三の入力が“低”くされて
いるときには、いずれの２つの入力（第一と第二の入
力）のＯＲ関数を生成し、第三の入力が“高”くされて
いるときにはＮＡＮＤ関数を生成する。
いるときには、いずれの２つの入力（第一と第二の入
力）のＯＲ関数を生成し、第三の入力が“高”くされて
いるときにはＮＡＮＤ関数を生成する。
【００２５】出力電流が、完全な対称（シンメトリ）な
構造においてさえ全ての“オン”状態において同じくは
ならないことは留意すべきである。ほとんどの入力電圧
の差δＶが注入接点を横切るときに降下するとすると、
２つの注入エミッタと１つの接点エミッタをもつ“オ
ン”状態は、１つの注入エミッタと２つの接点エミッタ
をもつ状態と比べ、約２倍高い出力電流を生成する。本
発明の一部のデバイスのこのような特性は、既知の手段
により容易に順応され、例えばコレクタ回路において電
流制限器を直列に加えることによる。
構造においてさえ全ての“オン”状態において同じくは
ならないことは留意すべきである。ほとんどの入力電圧
の差δＶが注入接点を横切るときに降下するとすると、
２つの注入エミッタと１つの接点エミッタをもつ“オ
ン”状態は、１つの注入エミッタと２つの接点エミッタ
をもつ状態と比べ、約２倍高い出力電流を生成する。本
発明の一部のデバイスのこのような特性は、既知の手段
により容易に順応され、例えばコレクタ回路において電
流制限器を直列に加えることによる。
【００２６】上で述べた新しいデバイスは半導体論理回
路の中の論理ゲートとして用いられることが期待でき
る。しかしながらこれらのデバイスはデジタルまたはア
ナログの集積回路の中にも好都合なことに用いることが
でき、ここにおいてベース接点の不在は組立技術の単純
化につながり、トランジスタ素子の配置のより小型化を
可能にさせる。
路の中の論理ゲートとして用いられることが期待でき
る。しかしながらこれらのデバイスはデジタルまたはア
ナログの集積回路の中にも好都合なことに用いることが
でき、ここにおいてベース接点の不在は組立技術の単純
化につながり、トランジスタ素子の配置のより小型化を
可能にさせる。
【図１】本発明によるデバイスの好ましい実施態様の概
略図を示す。
略図を示す。
【図２】好ましいバックワード・ダイオードの電流-電
圧特性のグラフ図を示す。
圧特性のグラフ図を示す。
【図３】エミッタ電圧Ｖ1が“低”く、Ｖ2が“高”い、
図１に示す型の本発明による好ましいデバイスにおいて
“注入”エミッタ（エミッタ１）に固有なもののバンド
図を示す。
図１に示す型の本発明による好ましいデバイスにおいて
“注入”エミッタ（エミッタ１）に固有なもののバンド
図を示す。
【図４】エミッタ電圧Ｖ1が“低”く、Ｖ2が“高”い、
図１に示す型の本発明による好ましいデバイスにおい
て、“接点”エミッタ（エミッタ２）に固有なもののバ
ンド図を示す。
図１に示す型の本発明による好ましいデバイスにおい
て、“接点”エミッタ（エミッタ２）に固有なもののバ
ンド図を示す。
【図５】論理素子として長所を生かし用いることができ
る、３つのエミッタ接点が溝により分けられた、本発明
によるさらなる好ましい実施態様の概略図を示す。
る、３つのエミッタ接点が溝により分けられた、本発明
によるさらなる好ましい実施態様の概略図を示す。
【図６】論理素子として長所を生かし用いることができ
る、溝がエミッタを他のエミッタと分けているエミッタ
接点の配置の、本発明によるさらなる好ましい実施態様
の概略図を示す。
る、溝がエミッタを他のエミッタと分けているエミッタ
接点の配置の、本発明によるさらなる好ましい実施態様
の概略図を示す。
１１ コレクタ層 １２ ベース層 １４ コレクタ接点 １６、６４、６５、６６、５３１、５３２、５３３ 溝 ６１、６２、６３、５２１、５２２、５２３ エミッタ
接点 １３１ エミッタ１（注入エミッタ） １３２ エミッタ２（接点エミッタ） １５１ エミッタ１の接点（注入エミッタの接点） １５２ エミッタ２の接点（接点エミッタの接点） ５１１ エミッタの第三の部分 ５１２ エミッタの第一の部分 ５１３ エミッタの第二の部分
接点 １３１ エミッタ１（注入エミッタ） １３２ エミッタ２（接点エミッタ） １５１ エミッタ１の接点（注入エミッタの接点） １５２ エミッタ２の接点（接点エミッタの接点） ５１１ エミッタの第三の部分 ５１２ エミッタの第一の部分 ５１３ エミッタの第二の部分
───────────────────────────────────────────────────── フロントページの続き (72)発明者 セルジュ ルリイ アメリカ合衆国，08807 ニュージャージ ー， ブリッジウォーター，パーペン ロ ード 907
Claims (8)
- 【請求項１】 ａ）第１導電型の第１組成の半導体物質
の第１層（１１）と、 ｂ）第２組成と第２導電型がそれぞれ前記第１組成と第
１導電型とは異なる、第２導電型の第２組成の半導体物
質の第２層（１２）と、 ｃ）前記第１導電型の、前記第２組成とは異なる第３組
成の半導体物質の第３層（１３１，１３２）と、 ｄ）前記第１層（１１）と前記第３層（１３１）にそれ
ぞれ電気的に接触する第一の接点（１４）と付加接点
（１５１，１５２）とを順に有する半導体層構造からな
る半導体デバイス装置において、 ｅ）前記第３層（１３１，１３２）は、前記第２層（１
２）の第一の部分の上にある第１領域（１３１）と、前
記第２層（１２）の第二の部分の上にある第２領域（１
３２）とを有し、前記第１領域（１３１）が、前記第２
層（１２）の物質を通り抜けることなしに、前記第一と
第２領域の間を前記第１導電型の電荷キャリアが実質的
に通ることができないように、前記第２領域から電気的
に絶縁されており、 ｆ）前記付加接点（１５１，１５２）が前記第１領域上
に配置された第１領域の接点（１５１）と、前記第２領
域上に配置され、前記第１領域とは直接的に接触してい
ない第２領域の接点（１５２）とを有し、 ｇ）前記第２層（１２）が前記第一と第二の部分の間で
連続していることを特徴とする半導体層構造からなる半
導体電子デバイス装置。 - 【請求項２】 ａ）前記層構造がＳｉ基板上に配置さ
れ、その前記第１層がＳｉ層であり、前記第２層がｘ＜
０．５のＧｅxＳｉ1-xを有していること、または ｂ）前記層構造がＩｎＰ基板上に配置され、その第１層
がＩｎＡｌＡｓ層であり、前記第２層がＧａＡｓＳｂを
有していることのいずれか一方であることを特徴とする
請求項１記載の装置。 - 【請求項３】 前記第１導電型がｎ-型であることを特
徴とする請求項１記載の装置。 - 【請求項４】 前記第３層の前記第１領域（１３１）
が、前記第３層を通って前記第２層まで深さがある溝
（１６）により、前記第３層の前記第２領域（１３２）
と絶縁されていることを特徴とする請求項１記載の装
置。 - 【請求項５】 前記第３層の前記第１領域（１３１）
が、前記第３層を通って前記第２層まで占める誘電体物
質により前記第３層の前記第２領域（１３２）と絶縁さ
れていることを特徴とする請求項１記載の装置。 - 【請求項６】 前記誘電体物質がＳｉＯ2であることを
特徴とする請求項５記載の装置。 - 【請求項７】 前記第２層と第３層が、前記２つの層が
実質的にバックワード・ダイオード特性を有するｐ-ｎ
接合を形成するようにドープされていることを特徴とす
る請求項１記載の装置。 - 【請求項８】 前記第３層が、前記第１領域（５１２）
および前記第２領域（５１３）とから絶縁される、少な
くても１つの第三の領域（５１１）を、前記第２層物質
を通り抜けることなしに前記第１導電型の電荷キャリア
が、それぞれ前記第三の領域と前記第一と第２領域との
間を実質的に移動することがないように、有することを
特徴とする請求項１記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US295303 | 1994-08-24 | ||
| US08/295,303 US5461245A (en) | 1994-08-24 | 1994-08-24 | Article comprising a bipolar transistor with floating base |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878432A true JPH0878432A (ja) | 1996-03-22 |
Family
ID=23137122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7232059A Pending JPH0878432A (ja) | 1994-08-24 | 1995-08-18 | 半導体電子デバイス装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5461245A (ja) |
| EP (1) | EP0698925A3 (ja) |
| JP (1) | JPH0878432A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3311848B2 (ja) * | 1993-12-27 | 2002-08-05 | 富士通株式会社 | バイポーラトランジスタ |
| US5677551A (en) * | 1994-11-15 | 1997-10-14 | Fujitsu Limited | Semiconductor optical device and an optical processing system that uses such a semiconductor optical system |
| US5939899A (en) * | 1997-04-23 | 1999-08-17 | Lucent Technologies Inc. | MOSFET substrate current logic |
| US7229891B2 (en) | 2000-03-06 | 2007-06-12 | John Howard Coleman | Fabrication method for silicon-on defect layer in field-effect and bipolar transistor devices |
| US6680496B1 (en) * | 2002-07-08 | 2004-01-20 | Amberwave Systems Corp. | Back-biasing to populate strained layer quantum wells |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61222166A (ja) * | 1985-03-04 | 1986-10-02 | Sharp Corp | トランジスタ |
| GB8708926D0 (en) * | 1987-04-14 | 1987-05-20 | British Telecomm | Bipolar transistor |
| JPH01297860A (ja) * | 1988-05-26 | 1989-11-30 | Matsushita Electric Ind Co Ltd | 光電子集積回路 |
| EP0445475B1 (en) * | 1990-02-20 | 1998-08-26 | Kabushiki Kaisha Toshiba | Heterojunction bipolar transistor |
| US4999687A (en) * | 1990-04-25 | 1991-03-12 | At&T Bell Laboratories | Logic element and article comprising the element |
| JP3013096B2 (ja) * | 1990-08-03 | 2000-02-28 | 富士通株式会社 | 高速半導体装置 |
| JPH05206390A (ja) * | 1992-01-23 | 1993-08-13 | Rohm Co Ltd | Ｉ２ｌゲートを備えた半導体装置 |
-
1994
- 1994-08-24 US US08/295,303 patent/US5461245A/en not_active Expired - Lifetime
-
1995
- 1995-08-15 EP EP95305683A patent/EP0698925A3/en not_active Withdrawn
- 1995-08-18 JP JP7232059A patent/JPH0878432A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5461245A (en) | 1995-10-24 |
| EP0698925A2 (en) | 1996-02-28 |
| EP0698925A3 (en) | 1996-05-01 |
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