JPH01297860A - 光電子集積回路 - Google Patents
光電子集積回路Info
- Publication number
- JPH01297860A JPH01297860A JP63128915A JP12891588A JPH01297860A JP H01297860 A JPH01297860 A JP H01297860A JP 63128915 A JP63128915 A JP 63128915A JP 12891588 A JP12891588 A JP 12891588A JP H01297860 A JPH01297860 A JP H01297860A
- Authority
- JP
- Japan
- Prior art keywords
- bipolar transistor
- heterojunction bipolar
- heterojunction
- light emitting
- layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005693 optoelectronics Effects 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 230000003287 optical effect Effects 0.000 claims description 8
- 230000008878 coupling Effects 0.000 claims description 7
- 238000010168 coupling process Methods 0.000 claims description 7
- 238000005859 coupling reaction Methods 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000006870 function Effects 0.000 abstract description 7
- 230000007704 transition Effects 0.000 abstract description 7
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 abstract description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 3
- 238000002513 implantation Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000004044 response Effects 0.000 description 5
- 238000009825 accumulation Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000005253 cladding Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Led Devices (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、超高速で動作する光電子集積回路の構造およ
び回路構成に関するものである。
び回路構成に関するものである。
従来の技術
ダブルヘテロ接合発光素子とヘテロ接合バイポーラトラ
ンジスタを集積化するための構造としては、例えば特願
昭８０−１５１５７８号公報に示されている第６図の構
造がある。同図の構造では、ｎ型ＩｎＰ基板１上にｎ型
ＩｎＰエミッタ層２、ｐ型ＩｎＧａＡｓＰ第１ベース層
３、ｎ型ＩｎＧａＡｓＰ第１コレクタ層４、ｐ型ＩｎＧ
ａＡｓＰ第２ベース層５、ｎ型ＩｎＰ第２コレクタ層６
、ｎ型ＩｎＧａＡｓＰ活性層７、ｐ型ＩｎＰクラッド層
８が積層されている。このうちエミッタ層２、第１ベー
ス層３、第１コレクタ層４が第１のヘテロ接合バイポー
ラトランジスタ９を構成しており、第１コレクタ層４、
第２ベース層５、第２コレクタ層６が第２のヘテロ接合
バイポーラトランジスタ１０を構成している。さらに第
２コレクタ層６、活性層７、クラッド層８がダブルヘテ
ロ接合発光素子１１を構成している。すなわち本例では
、基板上に積層された７層の層構造を用いてダブルヘテ
ロ接合発光素子１個とヘテロ接合バイポーラトランジス
タ２個を集積化している。
ンジスタを集積化するための構造としては、例えば特願
昭８０−１５１５７８号公報に示されている第６図の構
造がある。同図の構造では、ｎ型ＩｎＰ基板１上にｎ型
ＩｎＰエミッタ層２、ｐ型ＩｎＧａＡｓＰ第１ベース層
３、ｎ型ＩｎＧａＡｓＰ第１コレクタ層４、ｐ型ＩｎＧ
ａＡｓＰ第２ベース層５、ｎ型ＩｎＰ第２コレクタ層６
、ｎ型ＩｎＧａＡｓＰ活性層７、ｐ型ＩｎＰクラッド層
８が積層されている。このうちエミッタ層２、第１ベー
ス層３、第１コレクタ層４が第１のヘテロ接合バイポー
ラトランジスタ９を構成しており、第１コレクタ層４、
第２ベース層５、第２コレクタ層６が第２のヘテロ接合
バイポーラトランジスタ１０を構成している。さらに第
２コレクタ層６、活性層７、クラッド層８がダブルヘテ
ロ接合発光素子１１を構成している。すなわち本例では
、基板上に積層された７層の層構造を用いてダブルヘテ
ロ接合発光素子１個とヘテロ接合バイポーラトランジス
タ２個を集積化している。
また第６図の構造を等価回路で示すと第７図のようにな
る。すなわち、ダブルヘテロ接合発光素子１１と第２の
ヘテロ接合バイポーラトランジスタ１０が直列に接続さ
れており、これらと並列に第１のヘテロ接合バイポーラ
トランジスタ９が接続されている。ここで第６図の第１
、第２、第３の電極１２．１３．１４が等価回路の第１
、第２、第３の端子１５．１６．１７に対応している。
る。すなわち、ダブルヘテロ接合発光素子１１と第２の
ヘテロ接合バイポーラトランジスタ１０が直列に接続さ
れており、これらと並列に第１のヘテロ接合バイポーラ
トランジスタ９が接続されている。ここで第６図の第１
、第２、第３の電極１２．１３．１４が等価回路の第１
、第２、第３の端子１５．１６．１７に対応している。
外部回路としては、第１、第３の端子１５．１７が結線
され、外部抵抗１８を介して電源に接続されており、第
２の端子１６は接地されている。本回路は、第２のヘテ
ロ接合バイポーラトランジスタ１０に光を入力すること
でＯＮし、第１のヘテロ接合バイポーラトランジスタ９
に光を入力することでＯＦＦする記憶セルとして機能す
る。ＯＮ状態になるとダブルヘテロ接合発光素子１１が
発光し、この光が第２のヘテロ接合バイポーラトランジ
スタ１０にも入射されるのでＯＮ状態が維持される。
され、外部抵抗１８を介して電源に接続されており、第
２の端子１６は接地されている。本回路は、第２のヘテ
ロ接合バイポーラトランジスタ１０に光を入力すること
でＯＮし、第１のヘテロ接合バイポーラトランジスタ９
に光を入力することでＯＦＦする記憶セルとして機能す
る。ＯＮ状態になるとダブルヘテロ接合発光素子１１が
発光し、この光が第２のヘテロ接合バイポーラトランジ
スタ１０にも入射されるのでＯＮ状態が維持される。
さらに本発明の特許請求の範囲第４項に関する従来の技
術を示す。ダブルヘテロ接合発光素子の中でダブルヘテ
ロ接合発光ダイオードは半導体レーザに比べて応答速度
が遅いが、これは応答速度が注入キャリアのライフタイ
ムによって制限されるためである。従って、銘木 明：
「超高速発光ダイオード」電子技術、第２６巻、第１
４号、１０４〜１０６ページに示されているように、活
性層に高濃度の不純物をドーピングすることによってキ
ャリアのライフタイムを短縮すれば立上り、立下り時間
約３５０１）ｓの応答が可能になる。
術を示す。ダブルヘテロ接合発光素子の中でダブルヘテ
ロ接合発光ダイオードは半導体レーザに比べて応答速度
が遅いが、これは応答速度が注入キャリアのライフタイ
ムによって制限されるためである。従って、銘木 明：
「超高速発光ダイオード」電子技術、第２６巻、第１
４号、１０４〜１０６ページに示されているように、活
性層に高濃度の不純物をドーピングすることによってキ
ャリアのライフタイムを短縮すれば立上り、立下り時間
約３５０１）ｓの応答が可能になる。
発明が解決しようとする課題
第６図に示した光電子集積回路は積層構造をとっており
、回路構成自体が層構造によって決定されるので他の回
路構成をもったセルを同一基板上に集積化するといった
応用が容易でない。
、回路構成自体が層構造によって決定されるので他の回
路構成をもったセルを同一基板上に集積化するといった
応用が容易でない。
また第７図に示す等価回路で記憶セルを構成すると、Ｏ
Ｎ状態において第２のヘテロ接合バイポーラトランジス
タの動作点は飽和領域にあるため、第１のヘテロ接合バ
イポーラトランジスタに光を入射しても蓄積時間の間は
ＯＦＦ状態に遷移しない。
Ｎ状態において第２のヘテロ接合バイポーラトランジス
タの動作点は飽和領域にあるため、第１のヘテロ接合バ
イポーラトランジスタに光を入射しても蓄積時間の間は
ＯＦＦ状態に遷移しない。
さらにダブルヘテロ接合発光ダイオードの応答速度に関
しては、活性層に高濃度の不純物をドーピングすること
によってキャリアのライフタイムを短縮し、応答速度を
改善するという方法では、立上り、立下り時間を上記の
３５０ｐ ｓよりも大幅に改善することは困難である。
しては、活性層に高濃度の不純物をドーピングすること
によってキャリアのライフタイムを短縮し、応答速度を
改善するという方法では、立上り、立下り時間を上記の
３５０ｐ ｓよりも大幅に改善することは困難である。
課題を解決するための手段
本発明は上記問題点を解決するために、（１）半絶縁性
半導体基板と前記基板上に島状に形成された複数のコレ
クタ層と前記コレクタ層上に部分的に形成されたベース
層と前記ベース層上に形成されたエミッタ層とを含み、
前記コレクタ層および前記エミッタ層のバンドギャップ
が前記ベース層のバンドギャップよりも大きく、前記コ
レクタ層の一部もしくは全部の上に複数の前記べ−ス層
および前記エミッタ層が形成されている構造、 （２）同一コレクタ層上に形成された複数のベース層お
よびエミッタ層のうち、一部をダブルヘテロ接合発光素
子として用い、他の一部をヘテロ接合バイポーラトラン
ジスタとして用いる前項記載の構造、 （３）ダブルヘテロ接合発光素子とヘテロ接合バイポー
ラトランジスタが電気的に直列接続され、前記ダブルヘ
テロ接合発光素子からの発光を前記ヘテロ接合バイポー
ラトランジスタが受光する回路を含み、前記ダブルヘテ
ロ接合発光素子からの発光を前記ヘテロ接合バイポーラ
トランジスタが受光した状態で前記ヘテロ接合バイポー
ラトランジスタの動作点が活性領域にあるように前記ダ
ブルヘテロ接合発光素子と前記ヘテロ接合バイポーラト
ランジスタの光学的結合効率を調整した回路構成、 あるいは （４）ダブルヘテロ接合発光素子と第１のヘテロ接合バ
イポーラトランジスタを電気的に並列接続とし、前記並
列接続と第２のヘテロ接合バイポーラトランジスタを電
気的に直列接続とした回路を含み、前記第１のヘテロ接
合バイポーラトランジスタと前記第２のヘテロ接合バイ
ポーラトランジスタに差動電気信号を入力することで前
記ダブルヘテロ接合発光素子を変調する回路構成で光電
子集積回路を実現するというものである。
半導体基板と前記基板上に島状に形成された複数のコレ
クタ層と前記コレクタ層上に部分的に形成されたベース
層と前記ベース層上に形成されたエミッタ層とを含み、
前記コレクタ層および前記エミッタ層のバンドギャップ
が前記ベース層のバンドギャップよりも大きく、前記コ
レクタ層の一部もしくは全部の上に複数の前記べ−ス層
および前記エミッタ層が形成されている構造、 （２）同一コレクタ層上に形成された複数のベース層お
よびエミッタ層のうち、一部をダブルヘテロ接合発光素
子として用い、他の一部をヘテロ接合バイポーラトラン
ジスタとして用いる前項記載の構造、 （３）ダブルヘテロ接合発光素子とヘテロ接合バイポー
ラトランジスタが電気的に直列接続され、前記ダブルヘ
テロ接合発光素子からの発光を前記ヘテロ接合バイポー
ラトランジスタが受光する回路を含み、前記ダブルヘテ
ロ接合発光素子からの発光を前記ヘテロ接合バイポーラ
トランジスタが受光した状態で前記ヘテロ接合バイポー
ラトランジスタの動作点が活性領域にあるように前記ダ
ブルヘテロ接合発光素子と前記ヘテロ接合バイポーラト
ランジスタの光学的結合効率を調整した回路構成、 あるいは （４）ダブルヘテロ接合発光素子と第１のヘテロ接合バ
イポーラトランジスタを電気的に並列接続とし、前記並
列接続と第２のヘテロ接合バイポーラトランジスタを電
気的に直列接続とした回路を含み、前記第１のヘテロ接
合バイポーラトランジスタと前記第２のヘテロ接合バイ
ポーラトランジスタに差動電気信号を入力することで前
記ダブルヘテロ接合発光素子を変調する回路構成で光電
子集積回路を実現するというものである。
作用
本発明の光電子集積回路はコレクタ層、ベース層、エミ
ッタ層の３層のみを用いて、プレーナ構造でヘテロ接合
バイポーラトランジスタおよびダブルヘテロ接合発光素
子を集積化しようとするものである。従って、例えばヘ
テロ接合バイポーラトランジスタのみで構成されたセル
を同一基板上に容易に集積化できる。また、ヘテロ接合
バイポーラトランジスタとダブルヘテロ接合発光素子の
両者を含むセルに関しては、基板上に島状に形成された
コレクタ層を共通節点として用いることで蒸着金属によ
る配線を省略できるのでセルサイズを小さくすることが
できる。
ッタ層の３層のみを用いて、プレーナ構造でヘテロ接合
バイポーラトランジスタおよびダブルヘテロ接合発光素
子を集積化しようとするものである。従って、例えばヘ
テロ接合バイポーラトランジスタのみで構成されたセル
を同一基板上に容易に集積化できる。また、ヘテロ接合
バイポーラトランジスタとダブルヘテロ接合発光素子の
両者を含むセルに関しては、基板上に島状に形成された
コレクタ層を共通節点として用いることで蒸着金属によ
る配線を省略できるのでセルサイズを小さくすることが
できる。
また本発明の回路構成によって記憶セルを構成すると、
ＯＮ状態においてダブルヘテロ接合発光素子からの発光
を受光するヘテロ接合バイポーラトランジスタの動作点
が活性領域にあるため、蓄積時間によるＯＦＦ状態への
遷移の遅れは生じず、高速でＯＮ、ＯＦＦの遷移をする
ことが可能になる。
ＯＮ状態においてダブルヘテロ接合発光素子からの発光
を受光するヘテロ接合バイポーラトランジスタの動作点
が活性領域にあるため、蓄積時間によるＯＦＦ状態への
遷移の遅れは生じず、高速でＯＮ、ＯＦＦの遷移をする
ことが可能になる。
さらに本発明の回路構成によってダブルヘテロ接合発光
素子を変調すると、注入電流量に応じた速度で発光強度
が変化するので、キャリアのライフタイムに無関係に高
速変調することが可能になる。
素子を変調すると、注入電流量に応じた速度で発光強度
が変化するので、キャリアのライフタイムに無関係に高
速変調することが可能になる。
実施例
第１図は本発明の一実施例の光電子集積回路の断面図で
ある。半絶縁性ＧａＡｓ基板２１上にＳｉ等のイオン注
入によって形成された島状のｎ＋注入コレクタ層２２が
あり、この上にｎ型ＡｌＧａＡｓ真性コレクタ層２３が
積層されている。真性コレクタ層２３は基板２１の全面
にわたって形成されているが、プロトン注入によって半
絶縁性化された分離領域２４によって電気的に分離され
ており、実際には注入コレクタ層２２と対応した島状に
なっている。真性コレクタ層２３の上には複数のｐ型Ｇ
ａＡｓベース層２５およびｎ型ＡｌＧａＡｓエミッタ層
２６が積層されており、そのうちの一部はヘテロ接合バ
イポーラトランジスタ２７として機能し、他の一部はダ
ブルヘテロ接合発光素子２８として機能する。ここで、
ダブルヘテロ接合発光素子２８はベース層２５と真性コ
レクタ層２３の間に順方向電流を注入することでベース
層２５を発光させる。また真性コレクタ層２３のうち、
ヘテロ接合バイポーラトランジスタ２７およびダブルヘ
テロ接合発光素子２８の外部ベース直下領域２９もプロ
トン注入によって半絶縁性化されている。
ある。半絶縁性ＧａＡｓ基板２１上にＳｉ等のイオン注
入によって形成された島状のｎ＋注入コレクタ層２２が
あり、この上にｎ型ＡｌＧａＡｓ真性コレクタ層２３が
積層されている。真性コレクタ層２３は基板２１の全面
にわたって形成されているが、プロトン注入によって半
絶縁性化された分離領域２４によって電気的に分離され
ており、実際には注入コレクタ層２２と対応した島状に
なっている。真性コレクタ層２３の上には複数のｐ型Ｇ
ａＡｓベース層２５およびｎ型ＡｌＧａＡｓエミッタ層
２６が積層されており、そのうちの一部はヘテロ接合バ
イポーラトランジスタ２７として機能し、他の一部はダ
ブルヘテロ接合発光素子２８として機能する。ここで、
ダブルヘテロ接合発光素子２８はベース層２５と真性コ
レクタ層２３の間に順方向電流を注入することでベース
層２５を発光させる。また真性コレクタ層２３のうち、
ヘテロ接合バイポーラトランジスタ２７およびダブルヘ
テロ接合発光素子２８の外部ベース直下領域２９もプロ
トン注入によって半絶縁性化されている。
第１図に示す光電子集積回路は、注入コレクタ層２２を
共通節点とする２つのセルを含んでおり、それぞれ記憶
セル３０および発光セル３１として機能する。これらは
本発明の第２、第３の実施例として示す光電子集積回路
の回路構成を実現するための構造の一例になっている。
共通節点とする２つのセルを含んでおり、それぞれ記憶
セル３０および発光セル３１として機能する。これらは
本発明の第２、第３の実施例として示す光電子集積回路
の回路構成を実現するための構造の一例になっている。
すなわち本実施例の構造は本発明の第２、第３の実施例
として示す光電子集積回路の回路構成をとっているが、
本発明の第２、第３の実施例の回路構成を実現するため
の唯一の構造ではない。
として示す光電子集積回路の回路構成をとっているが、
本発明の第２、第３の実施例の回路構成を実現するため
の唯一の構造ではない。
第２図は本発明の第２の実施例の光電子集積回路の回路
図である。ダブルヘテロ接合発光素子３２とヘテロ接合
バイポーラトランジスタ３３が電気的に直列に接続され
ており、ダブルヘテロ接合発光素子３２からの発光をヘ
テロ接合バイポーラトランジスタ３３が受光するように
なっている。
図である。ダブルヘテロ接合発光素子３２とヘテロ接合
バイポーラトランジスタ３３が電気的に直列に接続され
ており、ダブルヘテロ接合発光素子３２からの発光をヘ
テロ接合バイポーラトランジスタ３３が受光するように
なっている。
本回路はＯＦＦ状態では電源電流３４が流れずダブルヘ
テロ接合発光素子３２は発光しないが、ヘテロ接合バイ
ポーラトランジスタ３３に光あるいはベース電流を入力
すると電源電流３４が流れ、ダブルヘテロ接合発光素子
３２が発光する。ここで入力を止めてもダブルヘテロ接
合発光素子３２からの発光をヘテロ接合バイポーラトラ
ンジスタ３３が受光することで電源電流が流れ、ＯＮ状
態を維持する。本回路は前述の通り例えば第１図の記憶
セル３０のような構造で実現できる。
テロ接合発光素子３２は発光しないが、ヘテロ接合バイ
ポーラトランジスタ３３に光あるいはベース電流を入力
すると電源電流３４が流れ、ダブルヘテロ接合発光素子
３２が発光する。ここで入力を止めてもダブルヘテロ接
合発光素子３２からの発光をヘテロ接合バイポーラトラ
ンジスタ３３が受光することで電源電流が流れ、ＯＮ状
態を維持する。本回路は前述の通り例えば第１図の記憶
セル３０のような構造で実現できる。
本実施例の要点はダブルヘテロ接合発光素子３２からの
発光を前記ヘテロ接合バイポーラトランジスタ３３が受
光した状態で前記ヘテロ接合バイポーラトランジスタ３
３の動作点が活性領域にあるという点にある。これを第
３図の特性図を用いて説明する。第３図の横軸はヘテロ
接合バイポーラトランジスタ３３への入射光パワー、縦
軸は第２図の回路に示す電源電流３４である。まずヘテ
ロ接合バイポーラトランジスタの特性３５を考えると、
入射光パワーに対して電源電流（コレクタ電流）は増加
していくが、負荷抵抗（この場合はダブルヘテロ接合発
光素子の直列抵抗）による電圧降下によって動作点が飽
和領域に入るとコレクタ電流は一定になる。一方ダプル
ヘテロ接合発光素子の特性３６を考えると、発光強度は
電源電流とともに増加するが、電源電流の増加につれて
発光強度は飽和傾向を示す。ここで、ヘテロ接合バイポ
ーラトランジスタへの入射光強度はダブルヘテロ接合発
光素子の発光強度と光学的結合効率の積であるから、光
学的結合効率が大きければ破線のような特性になり、光
学的結合効率が減少していくと実線のような特性になり
、さらに小さくなると一点鎖線のような特性になる。す
なわち光学的結合効率の大小によって、飽和領域におい
てＯＮ状態をとる（図中Ａ点）、活性領域においてＯＮ
状態をとる（図中Ｂ点）、ＯＮ状態はとらないという３
つの場合がありうる。第１図に示す記憶セル３０の構造
を用いて本実施例の回路を構成した場合には、ダブルヘ
テロ接合発光素子とヘテロ接合バイポーラトランジスタ
の距離によって光学的結合効率は可変であり、この距離
を適当に選べば第３図の実線のような特性に°なる。す
なわちＯＮ状態においてヘテロ接合バイポーラトランジ
スタを飽和させないので、ＯＦＦ状態への遷移速度が速
くなる。
発光を前記ヘテロ接合バイポーラトランジスタ３３が受
光した状態で前記ヘテロ接合バイポーラトランジスタ３
３の動作点が活性領域にあるという点にある。これを第
３図の特性図を用いて説明する。第３図の横軸はヘテロ
接合バイポーラトランジスタ３３への入射光パワー、縦
軸は第２図の回路に示す電源電流３４である。まずヘテ
ロ接合バイポーラトランジスタの特性３５を考えると、
入射光パワーに対して電源電流（コレクタ電流）は増加
していくが、負荷抵抗（この場合はダブルヘテロ接合発
光素子の直列抵抗）による電圧降下によって動作点が飽
和領域に入るとコレクタ電流は一定になる。一方ダプル
ヘテロ接合発光素子の特性３６を考えると、発光強度は
電源電流とともに増加するが、電源電流の増加につれて
発光強度は飽和傾向を示す。ここで、ヘテロ接合バイポ
ーラトランジスタへの入射光強度はダブルヘテロ接合発
光素子の発光強度と光学的結合効率の積であるから、光
学的結合効率が大きければ破線のような特性になり、光
学的結合効率が減少していくと実線のような特性になり
、さらに小さくなると一点鎖線のような特性になる。す
なわち光学的結合効率の大小によって、飽和領域におい
てＯＮ状態をとる（図中Ａ点）、活性領域においてＯＮ
状態をとる（図中Ｂ点）、ＯＮ状態はとらないという３
つの場合がありうる。第１図に示す記憶セル３０の構造
を用いて本実施例の回路を構成した場合には、ダブルヘ
テロ接合発光素子とヘテロ接合バイポーラトランジスタ
の距離によって光学的結合効率は可変であり、この距離
を適当に選べば第３図の実線のような特性に°なる。す
なわちＯＮ状態においてヘテロ接合バイポーラトランジ
スタを飽和させないので、ＯＦＦ状態への遷移速度が速
くなる。
第４図は本発明の第８の実施例の光電子集積回路の回路
図である。ダブルヘテロ接合発光素子３７と第１のヘテ
ロ接合バイポーラトランジスタ３８を電気的に並列接続
とし、前記並列接続と第２のヘテロ接合バイポーラトラ
ンジスタ３９を電気的に直列接続とした回路構成となっ
ている。本回路は前述の通り例えば第１図の発光セル３
１のような構造で実現できる。第４図の回路ではダブル
ヘテロ接合発光素子３７のカソード、第１のヘテロ接合
バイポーラトランジスタ３８のエミッタおよび第２のヘ
テロ接合バイポーラトランジスタ３９のコレクタが接続
されているが、第１図の発光セル３１てはこれがコレク
タ層による共通節点に対応している。すなわち第１のヘ
テロ接合バイポーラトランジスタはコレクタ層をエミッ
タとして用いエミッタ層をコレクタとして用いるいわゆ
る逆トランジスタとなっているが、第１図のヘテロ接合
バイポーラトランジスタは上下対称であるから特に問題
はない。
図である。ダブルヘテロ接合発光素子３７と第１のヘテ
ロ接合バイポーラトランジスタ３８を電気的に並列接続
とし、前記並列接続と第２のヘテロ接合バイポーラトラ
ンジスタ３９を電気的に直列接続とした回路構成となっ
ている。本回路は前述の通り例えば第１図の発光セル３
１のような構造で実現できる。第４図の回路ではダブル
ヘテロ接合発光素子３７のカソード、第１のヘテロ接合
バイポーラトランジスタ３８のエミッタおよび第２のヘ
テロ接合バイポーラトランジスタ３９のコレクタが接続
されているが、第１図の発光セル３１てはこれがコレク
タ層による共通節点に対応している。すなわち第１のヘ
テロ接合バイポーラトランジスタはコレクタ層をエミッ
タとして用いエミッタ層をコレクタとして用いるいわゆ
る逆トランジスタとなっているが、第１図のヘテロ接合
バイポーラトランジスタは上下対称であるから特に問題
はない。
本回路では第１のヘテロ接合バイポーラトランジスタ３
８と第２のヘテロ接合バイポーラトランジスタ３９に差
動電気信号を入力することでダブルヘテロ接合発光素子
３７の発光強度を変調する。
８と第２のヘテロ接合バイポーラトランジスタ３９に差
動電気信号を入力することでダブルヘテロ接合発光素子
３７の発光強度を変調する。
このときの発光強度の時間変化を第５図の特性図に示す
。まず第２のヘテロ接合バイポーラトランジスタのベー
ス電位をＨｌ 第１のヘテロ接合バイポーラトランジ
スタのベース電位をＬにするとダブルヘテロ接合発光素
子は発光をはじめるが、発光強度が定常状態になるまで
の時定数はキャリアのライフタイムによって決まる。し
かし発光強度が強まる速度は注入電流量に比例するので
、第２のヘテロ接合バイポーラトランジスタのコレクタ
電流を大きくすれば速くなる。例えば、コレクタ電流を
５０ｍＡとすれば１０ピコ秒で２．５μＷの出力が得れ
れる。次にこの状態で第１のヘテロ接合バイポーラトラ
ンジスタのベース電位をＨ１第２のヘテロ接合バイポー
ラトランジスタのベース電位をＬにするとダブルヘテロ
接合発光素子は発光を停止するが、この場合も発光が停
止するまでの速度は第１のヘテロ接合バイポーラトラン
ジスタに流すコレクタ電流で決まる。コレクタ電流が０
であればキャリアのライフタイムを時定数として発光は
減衰していくが、５０ｍＡとすれば１Ｏピッ秒で発光は
完全に停止する。
。まず第２のヘテロ接合バイポーラトランジスタのベー
ス電位をＨｌ 第１のヘテロ接合バイポーラトランジ
スタのベース電位をＬにするとダブルヘテロ接合発光素
子は発光をはじめるが、発光強度が定常状態になるまで
の時定数はキャリアのライフタイムによって決まる。し
かし発光強度が強まる速度は注入電流量に比例するので
、第２のヘテロ接合バイポーラトランジスタのコレクタ
電流を大きくすれば速くなる。例えば、コレクタ電流を
５０ｍＡとすれば１０ピコ秒で２．５μＷの出力が得れ
れる。次にこの状態で第１のヘテロ接合バイポーラトラ
ンジスタのベース電位をＨ１第２のヘテロ接合バイポー
ラトランジスタのベース電位をＬにするとダブルヘテロ
接合発光素子は発光を停止するが、この場合も発光が停
止するまでの速度は第１のヘテロ接合バイポーラトラン
ジスタに流すコレクタ電流で決まる。コレクタ電流が０
であればキャリアのライフタイムを時定数として発光は
減衰していくが、５０ｍＡとすれば１Ｏピッ秒で発光は
完全に停止する。
なお、以上の実施例の説明においては、本発明の光電子
集積回路を構成する材料がＡｌＧａＡｓ／ Ｇ ａ Ａ
ｓ系であるとしたが、ＩｎＧａＡｓＰ／ＩｎＰ系、Ｉ
ｎＧａＡｌＡｓ／ＩｎＰ系等の他の半導体材料を用いて
もよいことは言うまでもない。
集積回路を構成する材料がＡｌＧａＡｓ／ Ｇ ａ Ａ
ｓ系であるとしたが、ＩｎＧａＡｓＰ／ＩｎＰ系、Ｉ
ｎＧａＡｌＡｓ／ＩｎＰ系等の他の半導体材料を用いて
もよいことは言うまでもない。
発明の効果
以上述べてきたことから明らかなように、本発明の光電
子集積回路はコレクタ層、ベース層、エミッタ層の３層
のみを用いて、プレーナ構造でヘテロ接合バイポーラト
ランジスタおよびダブルヘテロ接合発光素子を集積化し
ているので、例えばヘテロ接合バイポーラトランジスタ
のみで構成されたセルを同一基板上に容易に集積化でき
る。また、ヘテロ接合バイポーラトランジスタとダブル
ヘテロ接合発光素子の両者を含むセルに関しては、基板
上に島状に形成されたコレクタ層を共通節点として用い
ることで蒸着金属による配線を省略できるのでセルサイ
ズを小さくすることができる。
子集積回路はコレクタ層、ベース層、エミッタ層の３層
のみを用いて、プレーナ構造でヘテロ接合バイポーラト
ランジスタおよびダブルヘテロ接合発光素子を集積化し
ているので、例えばヘテロ接合バイポーラトランジスタ
のみで構成されたセルを同一基板上に容易に集積化でき
る。また、ヘテロ接合バイポーラトランジスタとダブル
ヘテロ接合発光素子の両者を含むセルに関しては、基板
上に島状に形成されたコレクタ層を共通節点として用い
ることで蒸着金属による配線を省略できるのでセルサイ
ズを小さくすることができる。
また本発明の回路構成によって記憶セルを構成すると、
ＯＮ状態においてダブルヘテロ接合発光素子からの発光
を受光するヘテロ接合バイポーラトランジスタの動作点
が活性領域にあるため、蓄積時間によるＯＦＦ状態への
遷移の遅れは生じず、高速でＯＮｌ ｏＦＦの遷移をす
ることが可能になる。
ＯＮ状態においてダブルヘテロ接合発光素子からの発光
を受光するヘテロ接合バイポーラトランジスタの動作点
が活性領域にあるため、蓄積時間によるＯＦＦ状態への
遷移の遅れは生じず、高速でＯＮｌ ｏＦＦの遷移をす
ることが可能になる。
さらに本発明の回路構成によってダブルヘテロ接合発光
素子を変調すると、注入電流量に応じた速度で発光強度
が変化するので、キャリアのライフタイムに無関係に高
速変調することが可能になる。
素子を変調すると、注入電流量に応じた速度で発光強度
が変化するので、キャリアのライフタイムに無関係に高
速変調することが可能になる。
第１図は本発明の一実施例の光電子集積回路の断面図、
第２図は本発明の第２の実施例の光電子集積回路の回路
図、第３図はその特性図、第４図は本発明の第３の実施
例の光電子集積回路の回路図、第５図はその特性図、第
６図は従来の光電子集積回路の断面図、第７図はその等
価回路図である。 ２１・・・基板、２２・・・注入コレクタ層、２３・・
・真性コレクタ層、２５・＠Φベース層、２６・・φエ
ミッタ層、２７Ｉ・・ヘテロ接合バイポーラトランジス
タ、２８・・・ダブルヘテロ接合発光素子。 代理人の氏名 弁理士 中尾敏雄 はか１名ニ ９Ｏ
− Ｑ（ 一句１＞ −、ｏ ＬＯ寸〜〜−曽 区 ４Ｄｚぺ 騨゛≦
第２図は本発明の第２の実施例の光電子集積回路の回路
図、第３図はその特性図、第４図は本発明の第３の実施
例の光電子集積回路の回路図、第５図はその特性図、第
６図は従来の光電子集積回路の断面図、第７図はその等
価回路図である。 ２１・・・基板、２２・・・注入コレクタ層、２３・・
・真性コレクタ層、２５・＠Φベース層、２６・・φエ
ミッタ層、２７Ｉ・・ヘテロ接合バイポーラトランジス
タ、２８・・・ダブルヘテロ接合発光素子。 代理人の氏名 弁理士 中尾敏雄 はか１名ニ ９Ｏ
− Ｑ（ 一句１＞ −、ｏ ＬＯ寸〜〜−曽 区 ４Ｄｚぺ 騨゛≦
Claims (4)
- （１）半絶縁性半導体基板と前記基板上に島状に形成さ
れた複数のコレクタ層と前記コレクタ層上に部分的に形
成されたベース層と前記ベース層上に形成されたエミッ
タ層とを含み、前記コレクタ層および前記エミッタ層の
バンドギャップが前記ベース層のバンドギャップよりも
大きく、前記コレクタ層の一部もしくは全部の上に複数
の前記ベース層および前記エミッタ層が形成されている
ことを特徴とする光電子集積回路。 - （２）同一コレクタ層上に形成された複数のベース層お
よびエミッタ層のうち、一部をダブルヘテロ接合発光素
子として用い、他の一部をヘテロ接合バイポーラトラン
ジスタとして用いることを特徴とする特許請求の範囲第
１項記載の光電子集積回路。 - （３）ダブルヘテロ接合発光素子とヘテロ接合バイポー
ラトランジスタが電気的に直列接続され、前記ダブルヘ
テロ接合発光素子からの発光を前記ヘテロ接合バイポー
ラトランジスタが受光する回路を含み、前記ダブルヘテ
ロ接合発光素子からの発光を前記ヘテロ接合バイポーラ
トランジスタが受光した状態で前記ヘテロ接合バイポー
ラトランジスタの動作点が活性領域にあるように前記ダ
ブルヘテロ接合発光素子と前記ヘテロ接合バイポーラト
ランジスタの光学的結合効率を調整したことを特徴とす
る光電子集積回路。 - （４）ダブルヘテロ接合発光素子と第１のヘテロ接合バ
イポーラトランジスタを電気的に並列接続とし、前記並
列接続と第２のヘテロ接合バイポーラトランジスタを電
気的に直列接続とした回路を含み、前記第１のヘテロ接
合バイポーラトランジスタと前記第２のヘテロ接合バイ
ポーラトランジスタに差動電気信号を入力することで前
記ダブルヘテロ接合発光素子を変調することを特徴とす
る光電子集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63128915A JPH01297860A (ja) | 1988-05-26 | 1988-05-26 | 光電子集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63128915A JPH01297860A (ja) | 1988-05-26 | 1988-05-26 | 光電子集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01297860A true JPH01297860A (ja) | 1989-11-30 |
Family
ID=14996517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63128915A Pending JPH01297860A (ja) | 1988-05-26 | 1988-05-26 | 光電子集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01297860A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5461245A (en) * | 1994-08-24 | 1995-10-24 | At&T Corp. | Article comprising a bipolar transistor with floating base |
| GB2488583A (en) * | 2011-03-03 | 2012-09-05 | Nds Ltd | Preventing unauthorized access to data stored in non-volatile memories |
-
1988
- 1988-05-26 JP JP63128915A patent/JPH01297860A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5461245A (en) * | 1994-08-24 | 1995-10-24 | At&T Corp. | Article comprising a bipolar transistor with floating base |
| GB2488583A (en) * | 2011-03-03 | 2012-09-05 | Nds Ltd | Preventing unauthorized access to data stored in non-volatile memories |
| US8760954B2 (en) | 2011-03-03 | 2014-06-24 | Cisco Technology Inc. | Protection of stored data using optical emitting elements |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940005454B1 (ko) | 화합물반도체장치 | |
| US5677552A (en) | Optical control circuit for an optical pnpn thyristor | |
| US4819048A (en) | Optoelectronic bistable apparatus | |
| US4710936A (en) | Optoelectronic semiconductor device | |
| US5414282A (en) | Semiconductor optoelectronic switch and method for driving the same | |
| US4520277A (en) | High gain thyristor switching circuit | |
| EP0260439B1 (en) | Semiconductor light emission system | |
| US4182965A (en) | Semiconductor device having two intersecting sub-diodes and transistor-like properties | |
| JPH01297860A (ja) | 光電子集積回路 | |
| US4555785A (en) | Optical repeater integrated lasers | |
| US5216538A (en) | Electric-signal amplifying device using light transmission | |
| JPH05267715A (ja) | 半導体発光装置 | |
| JPH09223791A (ja) | 半導体装置 | |
| US5021694A (en) | Circuit for driving a gated p-n-p-n device | |
| JPS62503139A (ja) | 半導体デバイス | |
| EP0164604B1 (en) | Integrated light emitting/receiving amplifier element | |
| JP2815165B2 (ja) | 二方向注入型半導体レーザ装置 | |
| Imamura et al. | A new functional optical-electrical switch using a multi-emitter heterojunction phototransistor | |
| EP0126879B1 (en) | Integrated circuit arrangement | |
| JPH0462182B2 (ja) | ||
| JPS61179617A (ja) | 光論理素子 | |
| JPH04336474A (ja) | 半導体光機能素子 | |
| JP2625890B2 (ja) | 光否定回路 | |
| JPS6059772A (ja) | 半導体発光装置 | |
| JPH067630B2 (ja) | 三端子半導体レ−ザ装置 |