JPH077164A - ショットキーダイオード回路および製造方法 - Google Patents
ショットキーダイオード回路および製造方法Info
- Publication number
- JPH077164A JPH077164A JP6005396A JP539694A JPH077164A JP H077164 A JPH077164 A JP H077164A JP 6005396 A JP6005396 A JP 6005396A JP 539694 A JP539694 A JP 539694A JP H077164 A JPH077164 A JP H077164A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- guard ring
- insulator
- conductive contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 71
- 230000004888 barrier function Effects 0.000 claims abstract description 31
- 239000012212 insulator Substances 0.000 claims description 73
- 238000004519 manufacturing process Methods 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 22
- 230000015556 catabolic process Effects 0.000 abstract description 9
- 239000000758 substrate Substances 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 229920005591 polysilicon Polymers 0.000 description 14
- 230000003071 parasitic effect Effects 0.000 description 9
- 239000005380 borophosphosilicate glass Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/139—Schottky barrier
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/146—Sheet resistance, dopant parameters
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 降伏電圧が高く漏洩特性が改善されたショッ
トキーダイオードを提供する。 【構成】 半導体層２４上にショットキーダイオード回
路２０が形成される。半導体層２４の表面上の導電コン
タクト３６により導電コンタクト３６と半導体層２４と
の接合面にショットキーバリア４０が形成される。半導
体層２４内のガードリング２６はショットキーバリア４
０に隣接しかつ半導体層２４の一部により導電コンタク
ト３６から離されている。ガードリング２６と導電コン
タクト３６との間には直接的な電気的経路は無い。
トキーダイオードを提供する。 【構成】 半導体層２４上にショットキーダイオード回
路２０が形成される。半導体層２４の表面上の導電コン
タクト３６により導電コンタクト３６と半導体層２４と
の接合面にショットキーバリア４０が形成される。半導
体層２４内のガードリング２６はショットキーバリア４
０に隣接しかつ半導体層２４の一部により導電コンタク
ト３６から離されている。ガードリング２６と導電コン
タクト３６との間には直接的な電気的経路は無い。
Description
【０００１】
【産業上の利用分野】本発明は一般的に電子半導体デバ
イスおよび製造方法に関する。特に本発明はショットキ
ーバリアダイオードに関する。
イスおよび製造方法に関する。特に本発明はショットキ
ーバリアダイオードに関する。
【０００２】
【従来の技術】ショットキーダイオードにはいくつかの
有用な特徴および特性がある。集積回路（ＩＣ）技術に
組み込むとショットキーダイオードにより利用可能なダ
イオードの範囲が増大する。代表的に、ショットキーダ
イオードはドープされた半導体層に接続された金属層に
より構成される。ショットキーバリアは金属と半導体の
接合面に形成される。ショットキーバリアのエッジにお
ける曲率半径効果により、逆バイアスを加えると急速に
フィールドが確立される。これにより降伏電圧が低下し
漏洩特性が劣化する。
有用な特徴および特性がある。集積回路（ＩＣ）技術に
組み込むとショットキーダイオードにより利用可能なダ
イオードの範囲が増大する。代表的に、ショットキーダ
イオードはドープされた半導体層に接続された金属層に
より構成される。ショットキーバリアは金属と半導体の
接合面に形成される。ショットキーバリアのエッジにお
ける曲率半径効果により、逆バイアスを加えると急速に
フィールドが確立される。これにより降伏電圧が低下し
漏洩特性が劣化する。
【０００３】従来降伏電圧はショットキーバリアの周り
に拡散されたＰ−形ガードリングを配置し、Ｐガードリ
ングをショットキーのアノード（金属板）に短絡させる
ことにより改善されてきた。これによりフィールドが緩
和され高い逆電圧破壊が生じる。
に拡散されたＰ−形ガードリングを配置し、Ｐガードリ
ングをショットキーのアノード（金属板）に短絡させる
ことにより改善されてきた。これによりフィールドが緩
和され高い逆電圧破壊が生じる。
【０００４】
【発明が解決しようとする課題】ガードリングにより望
ましくない寄生デバイスも導入され、それにより高い順
方向電流がショットキーダイオードを通る場合に電流漏
洩が生じることが判っている。これにより回路の正確な
動作が著しい衝撃を受けることがある。
ましくない寄生デバイスも導入され、それにより高い順
方向電流がショットキーダイオードを通る場合に電流漏
洩が生じることが判っている。これにより回路の正確な
動作が著しい衝撃を受けることがある。
【０００５】
【課題を解決するための手段】一般的に、本発明の一形
状において、寄生効果を低減したガードリングを有する
ショットキーダイオードが提供される。ショットキーダ
イオード回路は半導体層上に形成される。半導体層の表
面上の導電コンタクトにより導電コンタクトと半導体層
との接合面にショットキーバリアが形成される。半導体
層内のガードリングはショットキーバリアに隣接しかつ
半導体層の一部により導電コンタクトから離されてい
る。ガードリングと導電コンタクトとの間には直接的な
電気的経路はない。
状において、寄生効果を低減したガードリングを有する
ショットキーダイオードが提供される。ショットキーダ
イオード回路は半導体層上に形成される。半導体層の表
面上の導電コンタクトにより導電コンタクトと半導体層
との接合面にショットキーバリアが形成される。半導体
層内のガードリングはショットキーバリアに隣接しかつ
半導体層の一部により導電コンタクトから離されてい
る。ガードリングと導電コンタクトとの間には直接的な
電気的経路はない。
【０００６】本発明の利点はガードリングが半導体層の
一部により導電コンタクト（アノード）から離されてい
ることである。この分離によりガードリングと半導体層
との間に形成される望ましくない寄生デバイスの影響が
低減される。これにより降伏電圧が高く漏洩特性が改善
されたショットキーダイオードが生成される。
一部により導電コンタクト（アノード）から離されてい
ることである。この分離によりガードリングと半導体層
との間に形成される望ましくない寄生デバイスの影響が
低減される。これにより降伏電圧が高く漏洩特性が改善
されたショットキーダイオードが生成される。
【０００７】
【実施例】図１〜図５は本発明の第１の実施例およびそ
の形成方法を示す断面図である。図１〜図５において、
降伏電圧を改善するＰガードリング２６を有するショッ
トキーダイオードが形成される。図１に示す回路２０は
第１の実施例の完成構造である。回路２０はＰ半導体基
板２２、半導体層２４（Ｎエピタシャル層）、Ｐガード
リング２６、Ｎ+ ドープト領域、フィールド絶縁体３
０、絶縁体層３２、パターン化された絶縁体３４、導電
コンタクト３６、および導電コンタクト３８を含んでい
る。
の形成方法を示す断面図である。図１〜図５において、
降伏電圧を改善するＰガードリング２６を有するショッ
トキーダイオードが形成される。図１に示す回路２０は
第１の実施例の完成構造である。回路２０はＰ半導体基
板２２、半導体層２４（Ｎエピタシャル層）、Ｐガード
リング２６、Ｎ+ ドープト領域、フィールド絶縁体３
０、絶縁体層３２、パターン化された絶縁体３４、導電
コンタクト３６、および導電コンタクト３８を含んでい
る。
【０００８】Ｎエピタキシャル層２４と導電コンタクト
３６の間にショットキーバリア４０が形成される。Ｎエ
ピタキシャル層２４内にＰガードリング２６が形成され
る。Ｐガードリング２６はショットキーバリア４０から
距離４２だけ離されている。距離４２はショットキーバ
リア４０の性能を最適化するように最適化される。Ｐガ
ードリング２６により導電コンタクト３６のコーナー４
１における電界が低減されそれによりショットキーバリ
ア４０のエッジにおける曲率半径効果が低減される。そ
れによりショットキーバリア４０の降伏電圧が高くなり
漏洩特性が改善される。
３６の間にショットキーバリア４０が形成される。Ｎエ
ピタキシャル層２４内にＰガードリング２６が形成され
る。Ｐガードリング２６はショットキーバリア４０から
距離４２だけ離されている。距離４２はショットキーバ
リア４０の性能を最適化するように最適化される。Ｐガ
ードリング２６により導電コンタクト３６のコーナー４
１における電界が低減されそれによりショットキーバリ
ア４０のエッジにおける曲率半径効果が低減される。そ
れによりショットキーバリア４０の降伏電圧が高くなり
漏洩特性が改善される。
【０００９】本実施例の一つの利点はＰガードリング２
６が導電コンタクト３６から距離４２だけ離されている
ことである。この分離によりＰガードリング２６とＮエ
ピタキシャル層２４とＰ基板２２との間に形成される望
ましくない寄生縦形ＰＮＰデバイスの影響が低減され
る。本実施例のもう一つの利点はＰガードリング２６が
Ｎエピタキシャル層２４を通るもの以外導電コンタクト
３６との電気的接続を持たないことである。これによ
り、寄生ＰＮＰの影響をさらに低減するフローティング
Ｐガードリング２６が生成される。
６が導電コンタクト３６から距離４２だけ離されている
ことである。この分離によりＰガードリング２６とＮエ
ピタキシャル層２４とＰ基板２２との間に形成される望
ましくない寄生縦形ＰＮＰデバイスの影響が低減され
る。本実施例のもう一つの利点はＰガードリング２６が
Ｎエピタキシャル層２４を通るもの以外導電コンタクト
３６との電気的接続を持たないことである。これによ
り、寄生ＰＮＰの影響をさらに低減するフローティング
Ｐガードリング２６が生成される。
【００１０】製造方法の実施例を考慮すれば本発明の特
徴や特性がさらに明白になる。製造方法には図１〜図５
に断面図で示す次のステップが含まれている。
徴や特性がさらに明白になる。製造方法には図１〜図５
に断面図で示す次のステップが含まれている。
【００１１】図２〜図５を参照して、図１の実施例の形
成方法について詳細に説明を行う。図２にＰ基板２２上
にＮエピタキシャル層２４として形成される部分的に製
造された回路の断面を示す。Ｎエピタキシャル層２４は
周知の技術によりＰ基板２２上に成長させる。次に、フ
ィールド酸化膜等のフィールド絶縁体３０がＮエピタキ
シャル層２４の表面内に形成される。フィールド絶縁体
３０を形成した後で、Ｎエピタキシャル層２４の表面上
に絶縁体層３２が形成される。絶縁体層３２はいくつか
の周知の技術のいずれかにより形成することができる。
例えば、絶縁体層３２はシリコン酸化物を成長させたも
のとすることができる。次に、ホトレジスト４４を堆積
させパターン化させてＰガードリング２６を形成するた
めに絶縁体層３２の表面が露出される。ボロン等のドー
パント（例えば、４０ＫｅＶにおいて１Ｅ１３イオン／
ｃｍ2 ）が露出された絶縁体層３２を介してＮエピタキ
シャル層２４へ注入され、図３に示すＰガードリング２
６が形成される。次にホトレジスト４４が除去される。
成方法について詳細に説明を行う。図２にＰ基板２２上
にＮエピタキシャル層２４として形成される部分的に製
造された回路の断面を示す。Ｎエピタキシャル層２４は
周知の技術によりＰ基板２２上に成長させる。次に、フ
ィールド酸化膜等のフィールド絶縁体３０がＮエピタキ
シャル層２４の表面内に形成される。フィールド絶縁体
３０を形成した後で、Ｎエピタキシャル層２４の表面上
に絶縁体層３２が形成される。絶縁体層３２はいくつか
の周知の技術のいずれかにより形成することができる。
例えば、絶縁体層３２はシリコン酸化物を成長させたも
のとすることができる。次に、ホトレジスト４４を堆積
させパターン化させてＰガードリング２６を形成するた
めに絶縁体層３２の表面が露出される。ボロン等のドー
パント（例えば、４０ＫｅＶにおいて１Ｅ１３イオン／
ｃｍ2 ）が露出された絶縁体層３２を介してＮエピタキ
シャル層２４へ注入され、図３に示すＰガードリング２
６が形成される。次にホトレジスト４４が除去される。
【００１２】次に、図３に示すように、ホトレジスト４
６が堆積されパターン化されてＮ+ドープト領域２８を
形成するために絶縁体層３２の表面が露出される。次に
アンチモニ（例えば、１２０ＫｅＶにおいて１Ｅ１５イ
オン／ｃｍ2 ）もしくはヒ素（例えば、１３５ＫｅＶに
おいて１Ｅ１５イオン／ｃｍ2 ）等のドーパントが露出
された絶縁体層３２を介して注入されてＮ+ ドープト領
域２８が形成される。Ｎ+ ドープト領域２８を形成した
後で、ホトレジスト４６が剥離されて図４に示す構造が
残される。
６が堆積されパターン化されてＮ+ドープト領域２８を
形成するために絶縁体層３２の表面が露出される。次に
アンチモニ（例えば、１２０ＫｅＶにおいて１Ｅ１５イ
オン／ｃｍ2 ）もしくはヒ素（例えば、１３５ＫｅＶに
おいて１Ｅ１５イオン／ｃｍ2 ）等のドーパントが露出
された絶縁体層３２を介して注入されてＮ+ ドープト領
域２８が形成される。Ｎ+ ドープト領域２８を形成した
後で、ホトレジスト４６が剥離されて図４に示す構造が
残される。
【００１３】次にフィールド絶縁体３０および絶縁体層
３２上にＢＰＳＧ（ｂｏｒｏｐｈｏｓｏｓｉｌｉｃａｔ
ｅ ｇｌａｓｓ）からなるパターン化された絶縁体３４
が形成される。ＢＰＳＧはＣＶＤ（ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により堆積され
る。ＢＰＳＧはリフローされて尖ったエッジが平滑化さ
れる。次に図５に示すように、ＢＰＳＧをパターン化し
異方性エッチングを行って角のある側面４８、５０を有
するパターン化された絶縁体３４が得られる。図５に示
すように、パターン化された絶縁体３４の下層とならな
い絶縁体層３２部分もエッチングにより除去される。
３２上にＢＰＳＧ（ｂｏｒｏｐｈｏｓｏｓｉｌｉｃａｔ
ｅ ｇｌａｓｓ）からなるパターン化された絶縁体３４
が形成される。ＢＰＳＧはＣＶＤ（ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により堆積され
る。ＢＰＳＧはリフローされて尖ったエッジが平滑化さ
れる。次に図５に示すように、ＢＰＳＧをパターン化し
異方性エッチングを行って角のある側面４８、５０を有
するパターン化された絶縁体３４が得られる。図５に示
すように、パターン化された絶縁体３４の下層とならな
い絶縁体層３２部分もエッチングにより除去される。
【００１４】パターン化された絶縁体３４およびＮエピ
タキシャル層２４上に金属層が堆積される。次に、図１
に示すように、金属層をパターン化しエッチングするこ
とにより導電コンタクト３６、３８が得られる。導電コ
ンタクト３６はショットキーダイオードのアノードを形
成し、導電コンタクト３８はショットキーダイオードの
カソードを形成する。
タキシャル層２４上に金属層が堆積される。次に、図１
に示すように、金属層をパターン化しエッチングするこ
とにより導電コンタクト３６、３８が得られる。導電コ
ンタクト３６はショットキーダイオードのアノードを形
成し、導電コンタクト３８はショットキーダイオードの
カソードを形成する。
【００１５】図６は図１に示す回路の回路図である。ア
ノード６０は導電コンタクト３６と同等である。カソー
ド６２は導電コンタクト３８と同等である。エミッタ６
４はＰガードリング２６と同等である。ベース６６はＮ
エピタキシャル層２４と同等である。コレクタ６８はＰ
基板２２と同等である。アノード６０とエミッタ６４間
のオープン回路７０はフローティングＰガードリング２
６を表わす。ダイオード７２はショットキーバリア４０
を表わす。
ノード６０は導電コンタクト３６と同等である。カソー
ド６２は導電コンタクト３８と同等である。エミッタ６
４はＰガードリング２６と同等である。ベース６６はＮ
エピタキシャル層２４と同等である。コレクタ６８はＰ
基板２２と同等である。アノード６０とエミッタ６４間
のオープン回路７０はフローティングＰガードリング２
６を表わす。ダイオード７２はショットキーバリア４０
を表わす。
【００１６】図１はＰガードリング２６を有するショッ
トキーダイオードを示している。Ｐガードリング２６は
直接もしくは抵抗を介して導電コンタクト３６に接続さ
れてはいない。導電コンタクト３６とＰガードリング２
６との唯一の電気的経路はＮエピタキシャル層２４を介
したものである。このフローティングＰガードリング２
６は図６の回路図ではオープン回路７０として示されて
いる。
トキーダイオードを示している。Ｐガードリング２６は
直接もしくは抵抗を介して導電コンタクト３６に接続さ
れてはいない。導電コンタクト３６とＰガードリング２
６との唯一の電気的経路はＮエピタキシャル層２４を介
したものである。このフローティングＰガードリング２
６は図６の回路図ではオープン回路７０として示されて
いる。
【００１７】フローティングＰガードリング２４によ
り、Ｐガードリング（エミッター）２６、Ｎエピタキシ
ャル層（ベース）２４、およびＰ基板（コレクタ）２２
により生成される寄生ＰＮＰトランジスタの影響を最少
限に抑えながら降伏電圧が高くなるという利点が得られ
る。逆バイアス動作中にディプレッション領域はＮエピ
タキシャル層２４の表面のショットキーバリア４０から
広がる。ディプレッション領域はガードリングの無いシ
ョットキーダイオードの降伏電圧よりも低い印加電圧で
フローティングＰガードリング２６へ広がる。さらに高
い逆バイアスを印加すると、フローティングＰガードリ
ング２６はＮエピタキシャル層２４内へディプリートし
ショットキーバリア４０のエッジ４１は周辺の高い電界
効果から遮へいされる。
り、Ｐガードリング（エミッター）２６、Ｎエピタキシ
ャル層（ベース）２４、およびＰ基板（コレクタ）２２
により生成される寄生ＰＮＰトランジスタの影響を最少
限に抑えながら降伏電圧が高くなるという利点が得られ
る。逆バイアス動作中にディプレッション領域はＮエピ
タキシャル層２４の表面のショットキーバリア４０から
広がる。ディプレッション領域はガードリングの無いシ
ョットキーダイオードの降伏電圧よりも低い印加電圧で
フローティングＰガードリング２６へ広がる。さらに高
い逆バイアスを印加すると、フローティングＰガードリ
ング２６はＮエピタキシャル層２４内へディプリートし
ショットキーバリア４０のエッジ４１は周辺の高い電界
効果から遮へいされる。
【００１８】距離４２の効力はショットキーバリアディ
プレッション領域が広がる電圧を制御してショットキー
バリア４０周りの遮へいを最適化することである。順バ
イアス状況の元ではフローティングＰガードリング２６
により少数キャリアは注入されないため、フローティン
グＰガードリング２６がダイオードの順バイアス動作に
著しい悪影響を及ぼすことはない。
プレッション領域が広がる電圧を制御してショットキー
バリア４０周りの遮へいを最適化することである。順バ
イアス状況の元ではフローティングＰガードリング２６
により少数キャリアは注入されないため、フローティン
グＰガードリング２６がダイオードの順バイアス動作に
著しい悪影響を及ぼすことはない。
【００１９】前記実施例により順バイアス中にＮエピタ
キシャル層２４への少数キャリアの注入を防止しながら
高圧ショットキーダイオードを実現することができる。
この少数キャリア注入によりＰガードリング（エミッ
タ）２６、Ｎエピタキシャル層（ベース）２４、および
Ｐ基板（コレクタ）２２により生成される寄生ＰＮＰト
ランジスタ内に望ましくない利得が生成されることがあ
る。この方法によれば、少数キャリア注入を含むように
作用するディープＮ+ およびＮ+ 埋込層を使用してショ
ットキーデバイスの分離を行う必要がなくなる。
キシャル層２４への少数キャリアの注入を防止しながら
高圧ショットキーダイオードを実現することができる。
この少数キャリア注入によりＰガードリング（エミッ
タ）２６、Ｎエピタキシャル層（ベース）２４、および
Ｐ基板（コレクタ）２２により生成される寄生ＰＮＰト
ランジスタ内に望ましくない利得が生成されることがあ
る。この方法によれば、少数キャリア注入を含むように
作用するディープＮ+ およびＮ+ 埋込層を使用してショ
ットキーデバイスの分離を行う必要がなくなる。
【００２０】図７は本発明の第２の実施例を示す斜視図
である。図８〜図１１は図７に示す第２の実施例を形成
する方法を示す断面図である。可能な場合には同じ番号
は同じ部品を表わす。図７に抵抗ポリシリコン層８４に
接続されたＰガードリング８２を有するショットキーダ
イオードを示す。図７に示す回路８０はＰ基板２２、Ｎ
エピタキシャル層２４、Ｐガードリング８２、Ｎ+ ドー
プト領域２８、フィールド絶縁体３０、絶縁体層３２、
抵抗ポリシリコン層８４、パターン化された絶縁体８
６、導電コンタクト８８、導電コンタクト９０、導電コ
ンタクト９２、導電コンタクト９４、および導電延長部
９３を含んでいる。
である。図８〜図１１は図７に示す第２の実施例を形成
する方法を示す断面図である。可能な場合には同じ番号
は同じ部品を表わす。図７に抵抗ポリシリコン層８４に
接続されたＰガードリング８２を有するショットキーダ
イオードを示す。図７に示す回路８０はＰ基板２２、Ｎ
エピタキシャル層２４、Ｐガードリング８２、Ｎ+ ドー
プト領域２８、フィールド絶縁体３０、絶縁体層３２、
抵抗ポリシリコン層８４、パターン化された絶縁体８
６、導電コンタクト８８、導電コンタクト９０、導電コ
ンタクト９２、導電コンタクト９４、および導電延長部
９３を含んでいる。
【００２１】図８〜図１１を参照して、図７の第２の実
施例を形成する方法を詳細に説明する。図８に部分的に
製造された回路の断面を示し、Ｐ基板２２、Ｎエピタキ
シャル層２４、および絶縁体層３２は第１の実施例につ
いて前記した方法に従って形成される。フィールド絶縁
体３０および絶縁体層３２の表面上に抵抗ポリシリコン
層８４が堆積される。図８にはポリシリコン抵抗を形成
するためにパターン化しエッチングを行った後のポリシ
リコン層８４が示されている。ポリシリコン層８４はＰ
ガードリング８２の整合を行うために絶縁体層３２の一
部に重畳されている。
施例を形成する方法を詳細に説明する。図８に部分的に
製造された回路の断面を示し、Ｐ基板２２、Ｎエピタキ
シャル層２４、および絶縁体層３２は第１の実施例につ
いて前記した方法に従って形成される。フィールド絶縁
体３０および絶縁体層３２の表面上に抵抗ポリシリコン
層８４が堆積される。図８にはポリシリコン抵抗を形成
するためにパターン化しエッチングを行った後のポリシ
リコン層８４が示されている。ポリシリコン層８４はＰ
ガードリング８２の整合を行うために絶縁体層３２の一
部に重畳されている。
【００２２】次にホトレジスト９６が堆積されパターン
化されてＰガードリング８２を形成するための絶縁体層
３２の表面が露出される。図９に示すように、ポリシリ
コン層８４の一部も露出されてＰガードリング８２はポ
リシリコン層８４と自己整合される。次にボロン等のド
ーパント（例えば、４０ＫｅＶにおいて１Ｅ１３イオン
／ｃｍ2 ）が露出された絶縁体層を介して注入されてＰ
ガードリング８２が形成される。Ｐガードリング８２の
形成後、第１の実施例について前記した方法により図１
０に示すＮ+ ドープト領域２８が形成される。
化されてＰガードリング８２を形成するための絶縁体層
３２の表面が露出される。図９に示すように、ポリシリ
コン層８４の一部も露出されてＰガードリング８２はポ
リシリコン層８４と自己整合される。次にボロン等のド
ーパント（例えば、４０ＫｅＶにおいて１Ｅ１３イオン
／ｃｍ2 ）が露出された絶縁体層を介して注入されてＰ
ガードリング８２が形成される。Ｐガードリング８２の
形成後、第１の実施例について前記した方法により図１
０に示すＮ+ ドープト領域２８が形成される。
【００２３】次に、第１の実施例について前記した方法
によりＢＰＳＧ層が形成される。図１１に示すように、
ＢＰＳＧ層をパターン化し異方性エッチングを行って角
のある側面１００、１０２、およびコンタクト領域１０
４、１０６、１０８を有するパターン化された絶縁体８
６が得られる。次に金属層を堆積し、パターン化し、エ
ッチングを行って図７に示す導電コンタクト８８、９
０、９２、９４および導電延長部９３が得られる。
によりＢＰＳＧ層が形成される。図１１に示すように、
ＢＰＳＧ層をパターン化し異方性エッチングを行って角
のある側面１００、１０２、およびコンタクト領域１０
４、１０６、１０８を有するパターン化された絶縁体８
６が得られる。次に金属層を堆積し、パターン化し、エ
ッチングを行って図７に示す導電コンタクト８８、９
０、９２、９４および導電延長部９３が得られる。
【００２４】ポリシリコン層８４の一部によりダイオー
ドのＰガードリング８２とアノード（導電コンタクト８
８）の間に抵抗が形成される。導電コンタクト９２およ
び導電延長部９３により抵抗ポリシリコン層８４が導電
コンタクト８８に接続される。導電コンタクト９４によ
りＰガードリング８２が抵抗ポリシリコン層８４に接続
される。導電層９０はショットキーダイオードのカソー
ドである。ポリシリコン層８４の一部が絶縁体層３２の
一部に重畳されてＰガードリング８２はポリシリコン層
８４に自己整合される。
ドのＰガードリング８２とアノード（導電コンタクト８
８）の間に抵抗が形成される。導電コンタクト９２およ
び導電延長部９３により抵抗ポリシリコン層８４が導電
コンタクト８８に接続される。導電コンタクト９４によ
りＰガードリング８２が抵抗ポリシリコン層８４に接続
される。導電層９０はショットキーダイオードのカソー
ドである。ポリシリコン層８４の一部が絶縁体層３２の
一部に重畳されてＰガードリング８２はポリシリコン層
８４に自己整合される。
【００２５】図１２に図７の回路の回路図を示す。図１
２に示すバイポーラトランジスタ１２０は寄生縦形ＰＮ
Ｐトランジスタであり、ここでエミッタ１２２はＰガー
ドリング８２と同等であり、ベース１２４はＮエピタキ
シャル層２４と同等であり、コレクタ１２６はＰ基板２
２と同等である。アノード１２８は導電層８８と同等で
ある。カソード１３０は導電層９０と同等である。抵抗
１３２は導電コンタクト９２、９４間のポリシリコン層
８４部分と同等である。ダイオード１３４はショットキ
ーバリア４０と同等である。
２に示すバイポーラトランジスタ１２０は寄生縦形ＰＮ
Ｐトランジスタであり、ここでエミッタ１２２はＰガー
ドリング８２と同等であり、ベース１２４はＮエピタキ
シャル層２４と同等であり、コレクタ１２６はＰ基板２
２と同等である。アノード１２８は導電層８８と同等で
ある。カソード１３０は導電層９０と同等である。抵抗
１３２は導電コンタクト９２、９４間のポリシリコン層
８４部分と同等である。ダイオード１３４はショットキ
ーバリア４０と同等である。
【００２６】抵抗１３２に電流が流れない場合には、構
造はＰガードリング８２が存在しないかのように挙動す
る。抵抗１３２に電流が流れ始めると、抵抗１３２の両
端間に電圧が生じ、寄生ＰＮＰ１２０のベース１２４か
らエミッタ１２２への電圧が降下してＰＮＰ１２０をオ
フとする。これにより縦方向電流が最少限に抑えられ
る。この状況では抵抗器１３２はＰＮＰ１２０の負帰還
として作用して、その利得を制限する。
造はＰガードリング８２が存在しないかのように挙動す
る。抵抗１３２に電流が流れ始めると、抵抗１３２の両
端間に電圧が生じ、寄生ＰＮＰ１２０のベース１２４か
らエミッタ１２２への電圧が降下してＰＮＰ１２０をオ
フとする。これにより縦方向電流が最少限に抑えられ
る。この状況では抵抗器１３２はＰＮＰ１２０の負帰還
として作用して、その利得を制限する。
【００２７】抵抗１３２の抵抗値が大きい程、電流は低
くなる。これはアノード１２８（導電コンタクト８８）
とエミッタ１２２（Ｐガードリング８２）間の無限大抵
抗値、すなわち電気的フローティング、を制限する場合
に利用することができ、それについては前記第１の実施
例に示した。
くなる。これはアノード１２８（導電コンタクト８８）
とエミッタ１２２（Ｐガードリング８２）間の無限大抵
抗値、すなわち電気的フローティング、を制限する場合
に利用することができ、それについては前記第１の実施
例に示した。
【００２８】実施例について本発明を説明してきたが、
本説明は制約的意味合いを有するものではない。当業者
ならば本明細書を読めば他の実施例だけでなく図示した
実施例のさまざまな修正や組合せを容易に考えられるこ
とと思われる。このような修正や実施例は全て特許請求
の範囲に入るものとする。
本説明は制約的意味合いを有するものではない。当業者
ならば本明細書を読めば他の実施例だけでなく図示した
実施例のさまざまな修正や組合せを容易に考えられるこ
とと思われる。このような修正や実施例は全て特許請求
の範囲に入るものとする。
【００２９】以上の説明に関して更に以下の項を開示す
る。 （１）．半導体層上のショットキーダイオード回路であ
って、該回路は半導体層の表面上に設けられ半導体層と
の接合面にショットキーバリアを形成する第１の導電コ
ンタクトと、ショットキーバリアに隣接しかつ半導体層
の一部により第１の導電コンタクトから離されて半導体
層内に設けられ第１の導電コンタクトに対する唯一の電
気的経路が半導体層を通るものであるガードリングを備
えているショットキーダイオード回路。
る。 （１）．半導体層上のショットキーダイオード回路であ
って、該回路は半導体層の表面上に設けられ半導体層と
の接合面にショットキーバリアを形成する第１の導電コ
ンタクトと、ショットキーバリアに隣接しかつ半導体層
の一部により第１の導電コンタクトから離されて半導体
層内に設けられ第１の導電コンタクトに対する唯一の電
気的経路が半導体層を通るものであるガードリングを備
えているショットキーダイオード回路。
【００３０】（２）．第１項記載の回路であって、さら
に半導体層内にフィールド絶縁体を有し、ガードリング
はフィールド絶縁体の第１のエッジに整合されているシ
ョットキーダイオード回路。
に半導体層内にフィールド絶縁体を有し、ガードリング
はフィールド絶縁体の第１のエッジに整合されているシ
ョットキーダイオード回路。
【００３１】（３）．第２項記載の回路であって、さら
に半導体層内にフィールド絶縁体の第２のエッジと整合
されたドープト領域を有するショットキーダイオード回
路。
に半導体層内にフィールド絶縁体の第２のエッジと整合
されたドープト領域を有するショットキーダイオード回
路。
【００３２】（４）．第３項記載の回路であって、さら
にドープト領域に接続された第２の導電コンタクトを有
するショットキーダイオード回路。
にドープト領域に接続された第２の導電コンタクトを有
するショットキーダイオード回路。
【００３３】（５）．第４項記載の回路であって、さら
に半導体層の表面上にフィールド絶縁体に隣接して絶縁
体層を有するショットキーダイオード回路。
に半導体層の表面上にフィールド絶縁体に隣接して絶縁
体層を有するショットキーダイオード回路。
【００３４】（６）．第５項記載の回路であて、さらに
絶縁体層およびフィールド絶縁体を第１および第２の導
電コンタクトから分離するパターン化された絶縁体を有
するショットキーダイオード回路。
絶縁体層およびフィールド絶縁体を第１および第２の導
電コンタクトから分離するパターン化された絶縁体を有
するショットキーダイオード回路。
【００３５】（７）．第１項記載の回路であって、半導
体層がエピタキシャル層であるショットキーダイオード
回路。
体層がエピタキシャル層であるショットキーダイオード
回路。
【００３６】（８）．第１項記載の回路であって、さら
に半導体基板を有し、半導体層は半導体基板の表面上に
あるショットキーダイオード回路。
に半導体基板を有し、半導体層は半導体基板の表面上に
あるショットキーダイオード回路。
【００３７】（９）．第１項記載の回路であって、半導
体基板がＰ形であるショットキーダイオード回路。
体基板がＰ形であるショットキーダイオード回路。
【００３８】（１０）．第１項記載の回路であって、半
導体層がＮ形であるショットキーダイオード回路。
導体層がＮ形であるショットキーダイオード回路。
【００３９】（１１）．第１項記載の回路であって、ガ
ードリングがＰ形であるショットキーダイオード回路。
ードリングがＰ形であるショットキーダイオード回路。
【００４０】（１２）．第３項記載の回路であって、ド
ープト領域がＮ+ 形であるショットキーダイオード回
路。
ープト領域がＮ+ 形であるショットキーダイオード回
路。
【００４１】（１３）．半導体層上のショットキーダイ
オード回路であって、該回路は、半導体層の表面上に設
けられ半導体層との接合面にショットキーバリアを形成
する第１の導電コンタクトと、ショットキーバリアに隣
接しかつ半導体層の一部により第１の導電コンタクトか
ら離されて半導体層内に設けられるガードリングと、ガ
ードリングがその第１のエッジと整合される半導体層内
のフィールド絶縁体と、フィールド絶縁体に隣接する半
導体層の表面上の絶縁体層と、フィールド絶縁体の一部
および絶縁体層の一部上の抵抗層と、絶縁体層と抵抗層
とフィールド絶縁体上に配置され抵抗層への第１および
第２の開口部とガードリングへの第３の開口部を有する
パターン化された絶縁体と、ガードリングを抵抗層に接
続するパターン化された絶縁体上の第２の導電コンタク
トと、抵抗層を第１の導電コンタクトに接続するパター
ン化された絶縁体上の第３の導電コンタクト、を備えた
ショットキーダイオード回路。
オード回路であって、該回路は、半導体層の表面上に設
けられ半導体層との接合面にショットキーバリアを形成
する第１の導電コンタクトと、ショットキーバリアに隣
接しかつ半導体層の一部により第１の導電コンタクトか
ら離されて半導体層内に設けられるガードリングと、ガ
ードリングがその第１のエッジと整合される半導体層内
のフィールド絶縁体と、フィールド絶縁体に隣接する半
導体層の表面上の絶縁体層と、フィールド絶縁体の一部
および絶縁体層の一部上の抵抗層と、絶縁体層と抵抗層
とフィールド絶縁体上に配置され抵抗層への第１および
第２の開口部とガードリングへの第３の開口部を有する
パターン化された絶縁体と、ガードリングを抵抗層に接
続するパターン化された絶縁体上の第２の導電コンタク
トと、抵抗層を第１の導電コンタクトに接続するパター
ン化された絶縁体上の第３の導電コンタクト、を備えた
ショットキーダイオード回路。
【００４２】（１４）．第１３項記載の回路であって、
さらにフィールド絶縁体の第２のエッジに整合された半
導体層内のドープト領域を有するショットキーダイオー
ド回路。
さらにフィールド絶縁体の第２のエッジに整合された半
導体層内のドープト領域を有するショットキーダイオー
ド回路。
【００４３】（１５）．第１４項記載の回路であって、
さらにドープト領域に接続された第４の導電コンタクト
を有するショットキーダイオード回路。
さらにドープト領域に接続された第４の導電コンタクト
を有するショットキーダイオード回路。
【００４４】（１６）．第１３項記載の回路であって、
さらに半導体基板を有し、半導体層は半導体基板の表面
上にあるショットキーダイオード回路。
さらに半導体基板を有し、半導体層は半導体基板の表面
上にあるショットキーダイオード回路。
【００４５】（１７）．半導体層上にショットキーダイ
オードを製造する方法であって、該方法は、半導体層上
にフィールド絶縁体を形成し、半導体層上にフィールド
絶縁体に隣接して絶縁体層を形成し、半導体層内にガー
ドリングを形成し、絶縁体層およびフィールド絶縁体上
にパターン化された絶縁体を形成し、半導体層の表面お
よびパターン化された絶縁体の第１の部分上に第１の導
電コンタクトを形成して第１の導電コンタクトと半導体
層との接合面にショットキーバリアを形成し、ガードリ
ングはショットキーバリアに隣接しかつ半導体層の一部
により第１の導電コンタクトから離される、ことからな
るショットキーダイオード製造方法。
オードを製造する方法であって、該方法は、半導体層上
にフィールド絶縁体を形成し、半導体層上にフィールド
絶縁体に隣接して絶縁体層を形成し、半導体層内にガー
ドリングを形成し、絶縁体層およびフィールド絶縁体上
にパターン化された絶縁体を形成し、半導体層の表面お
よびパターン化された絶縁体の第１の部分上に第１の導
電コンタクトを形成して第１の導電コンタクトと半導体
層との接合面にショットキーバリアを形成し、ガードリ
ングはショットキーバリアに隣接しかつ半導体層の一部
により第１の導電コンタクトから離される、ことからな
るショットキーダイオード製造方法。
【００４６】（１８）．第１７項記載の方法であって、
さらにフィールド絶縁体の第１のエッジと整合して半導
体層内にドープト領域を形成することからなり、ドープ
ト領域はパターン化された絶縁体の前に形成されるショ
ットキーダイオード製造方法。
さらにフィールド絶縁体の第１のエッジと整合して半導
体層内にドープト領域を形成することからなり、ドープ
ト領域はパターン化された絶縁体の前に形成されるショ
ットキーダイオード製造方法。
【００４７】（１９）．第１８項記載の方法であって、
さらにドープト領域の一部およびパターン化された絶縁
体の第２の部分上に第２の導電コンタクトを形成するこ
とからなるショットキーダイオード製造方法。
さらにドープト領域の一部およびパターン化された絶縁
体の第２の部分上に第２の導電コンタクトを形成するこ
とからなるショットキーダイオード製造方法。
【００４８】（２０）．第１７項記載の方法であって、
ガードリングはフィールド絶縁体の第２のエッジと整合
されているショットキーダイオード製造方法。
ガードリングはフィールド絶縁体の第２のエッジと整合
されているショットキーダイオード製造方法。
【００４９】（２１）．第１７項記載の方法であって、
さらにフィールド絶縁体の一部および絶縁体層の一部上
に抵抗層を形成することからなり、抵抗層はガードリン
グの前に形成されるショットキーダイオード製造方法。
さらにフィールド絶縁体の一部および絶縁体層の一部上
に抵抗層を形成することからなり、抵抗層はガードリン
グの前に形成されるショットキーダイオード製造方法。
【００５０】（２２）．第２１項記載の方法であって、
ガードリングは抵抗層のエッジと整合されているショッ
トキーダイオード製造方法。
ガードリングは抵抗層のエッジと整合されているショッ
トキーダイオード製造方法。
【００５１】（２３）．第２１項記載の方法であって、
さらに、パターン化された絶縁体上に抵抗層の第１の部
分と電気的に接触して第３の導電コンタクトを形成し、
第３の導電コンタクトを第１の導電コンタクトに接続す
る導電延長部を形成し、絶縁体上に抵抗層の第２の部分
およびガードリングと電気的に接触して第４の導電コン
タクトを形成する、ことからなるショットキーダイオー
ド製造方法。
さらに、パターン化された絶縁体上に抵抗層の第１の部
分と電気的に接触して第３の導電コンタクトを形成し、
第３の導電コンタクトを第１の導電コンタクトに接続す
る導電延長部を形成し、絶縁体上に抵抗層の第２の部分
およびガードリングと電気的に接触して第４の導電コン
タクトを形成する、ことからなるショットキーダイオー
ド製造方法。
【００５２】（２４）．第１７項記載の方法であって、
さらに半導体基板上に半導体層を形成することからなる
ショットキーダイオード製造方法。
さらに半導体基板上に半導体層を形成することからなる
ショットキーダイオード製造方法。
【００５３】（２５）．第１７項記載の方法であって、
半導体層がエピタキシャル層であるショットキーダイオ
ード製造方法。
半導体層がエピタキシャル層であるショットキーダイオ
ード製造方法。
【００５４】（２６）．半導体層上にショットキーダイ
オード回路が形成される。半導体層の表面上の導電コン
タクトにより半導体層との接合面にショットキーバリア
が形成される。半導体層内のガードリングはショットキ
ーバリアに隣接しかつ半導体層の一部により導電コンタ
クトから離されている。ガードリングと導電コンタクト
との間には直接的な電気的経路は無い。
オード回路が形成される。半導体層の表面上の導電コン
タクトにより半導体層との接合面にショットキーバリア
が形成される。半導体層内のガードリングはショットキ
ーバリアに隣接しかつ半導体層の一部により導電コンタ
クトから離されている。ガードリングと導電コンタクト
との間には直接的な電気的経路は無い。
【図１】本発明の処理ステップに従ったさまざまな製造
状態における本発明の第１の実施例を示す断面図。
状態における本発明の第１の実施例を示す断面図。
【図２】本発明の処理ステップに従ったさまざまな製造
状態における本発明の第１の実施例を示す断面図。
状態における本発明の第１の実施例を示す断面図。
【図３】本発明の処理ステップに従ったさまざまな製造
状態における本発明の第１の実施例を示す断面図。
状態における本発明の第１の実施例を示す断面図。
【図４】本発明の処理ステップに従ったさまざまな製造
状態における本発明の第１の実施例を示す断面図。
状態における本発明の第１の実施例を示す断面図。
【図５】本発明の処理ステップに従ったさまざまな製造
状態における本発明の第１の実施例を示す断面図。
状態における本発明の第１の実施例を示す断面図。
【図６】図１の構造の回路図。
【図７】本発明の第２の実施例の斜視図。
【図８】本発明の処理ステップに従った図７の第２の実
施例のさまざまな製造状態における断面図。
施例のさまざまな製造状態における断面図。
【図９】本発明の処理ステップに従った図７の第２の実
施例のさまざまな製造状態における断面図。
施例のさまざまな製造状態における断面図。
【図１０】本発明の処理ステップに従った図７の第２の
実施例のさまざまな製造状態における断面図。
実施例のさまざまな製造状態における断面図。
【図１１】本発明の処理ステップに従った図７の第２の
実施例のさまざまな製造状態における断面図。
実施例のさまざまな製造状態における断面図。
【図１２】図７の構造の回路図。
２０ ショットキーダイオード回路 ２４ 半導体層 ２６ ガードリング ３６ 導電コンタクト ４０ ショットキーバリア
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドリュー マーシャル アメリカ合衆国テキサス州ダラス，ウィン ディー ノール ドライブ 9501 (72)発明者 エリック ジー．ソーネン アメリカ合衆国テキサス州ダラス，オーデ リア 12516，アパートメント ナンバー 219
Claims (2)
- 【請求項１】 半導体層上のショットキーダイオード回
路であって、該回路は半導体管の表面に設けられ半導体
層との接合面にショットキーバリアを形成する第１の導
電コンタクトと、ショットキーバリアを隣接しかつ半導
体層の一部により第１の導電コンタクトから離されて半
導体層内に設けられ第１の導電コンタクトに対する唯一
の電気的経路が半導体層を通るものであるガードリン
グ、を備えているショットキーダイオード回路。 - 【請求項２】 半導体層上にショットキーダイオードを
製造する方法であって、該方法は半導体層内にフィール
ド絶縁体を形成し、半導体層上にフィールド絶縁体を隣
接して、絶縁体層を形成し、半導体層内にガードリング
を形成し、絶縁体層およびフィールド絶縁体上にパター
ン化された絶縁体を形成し、絶縁体層の表面およびパタ
ーン化された絶縁体の一部の上に第１の導電コンタクト
を形成して第１の導電コンタクトと半導体層との接合面
にショットキーバリアを形成し、ガードリングはショッ
トキーバリアに隣接しかつ半導体層の一部により第１の
導電コンタクトから離されている、ことからなるショッ
トキーダイオード製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US006911 | 1993-01-21 | ||
| US08/006,911 US5418185A (en) | 1993-01-21 | 1993-01-21 | Method of making schottky diode with guard ring |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077164A true JPH077164A (ja) | 1995-01-10 |
Family
ID=21723226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6005396A Pending JPH077164A (ja) | 1993-01-21 | 1994-01-21 | ショットキーダイオード回路および製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5418185A (ja) |
| JP (1) | JPH077164A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5754580A (en) * | 1996-10-10 | 1998-05-19 | Daihen Corporation | Carbon dioxide gas laser oscillation apparatus |
| US10699894B2 (en) | 2008-08-29 | 2020-06-30 | SCREEN Holdings Co., Ltd. | Substrate cleaning method and substrate cleaning apparatus |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5696025A (en) * | 1996-02-02 | 1997-12-09 | Micron Technology, Inc. | Method of forming guard ringed schottky diode |
| DE19616605C2 (de) * | 1996-04-25 | 1998-03-26 | Siemens Ag | Schottkydiodenanordnung und Verfahren zur Herstellung |
| US5859465A (en) * | 1996-10-15 | 1999-01-12 | International Rectifier Corporation | High voltage power schottky with aluminum barrier metal spaced from first diffused ring |
| US6121122A (en) | 1999-05-17 | 2000-09-19 | International Business Machines Corporation | Method of contacting a silicide-based schottky diode |
| US6690037B1 (en) * | 2000-08-31 | 2004-02-10 | Agere Systems Inc. | Field plated Schottky diode |
| US6907028B2 (en) * | 2002-02-14 | 2005-06-14 | Nokia Corporation | Clock-based time slicing |
| US7129558B2 (en) * | 2002-11-06 | 2006-10-31 | International Rectifier Corporation | Chip-scale schottky device |
| US7019377B2 (en) * | 2002-12-17 | 2006-03-28 | Micrel, Inc. | Integrated circuit including high voltage devices and low voltage devices |
| DE10330838B4 (de) | 2003-07-08 | 2005-08-25 | Infineon Technologies Ag | Elektronisches Bauelement mit Schutzring |
| US6998694B2 (en) * | 2003-08-05 | 2006-02-14 | Shye-Lin Wu | High switching speed two mask Schottky diode with high field breakdown |
| US8901699B2 (en) | 2005-05-11 | 2014-12-02 | Cree, Inc. | Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection |
| US7875950B2 (en) * | 2007-03-08 | 2011-01-25 | Semiconductor Components Industries, Llc | Schottky diode structure with multi-portioned guard ring and method of manufacture |
| US8168466B2 (en) * | 2007-06-01 | 2012-05-01 | Semiconductor Components Industries, Llc | Schottky diode and method therefor |
| GB2451124A (en) * | 2007-07-20 | 2009-01-21 | X Fab Uk Ltd | Schottky diode with overlaid polysilicon guard ring |
| US8338906B2 (en) * | 2008-01-30 | 2012-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Schottky device |
| US9000550B2 (en) | 2008-09-08 | 2015-04-07 | Semiconductor Components Industries, Llc | Semiconductor component and method of manufacture |
| US7960781B2 (en) * | 2008-09-08 | 2011-06-14 | Semiconductor Components Industries, Llc | Semiconductor device having vertical charge-compensated structure and sub-surface connecting layer and method |
| US7902075B2 (en) * | 2008-09-08 | 2011-03-08 | Semiconductor Components Industries, L.L.C. | Semiconductor trench structure having a sealing plug and method |
| JP2010118548A (ja) | 2008-11-13 | 2010-05-27 | Mitsubishi Electric Corp | 半導体装置 |
| KR101097984B1 (ko) * | 2010-03-26 | 2011-12-23 | 매그나칩 반도체 유한회사 | 샤키 다이오드 및 그 제조방법 |
| JP5434961B2 (ja) * | 2010-08-04 | 2014-03-05 | 株式会社デンソー | 横型ダイオードを有する半導体装置 |
| US9214457B2 (en) | 2011-09-20 | 2015-12-15 | Alpha & Omega Semiconductor Incorporated | Method of integrating high voltage devices |
| US8368167B1 (en) * | 2011-09-30 | 2013-02-05 | Chengdu Monolithic Power Systems, Inc. | Schottky diode with extended forward current capability |
| CN110690267B (zh) * | 2018-07-06 | 2023-03-24 | 立锜科技股份有限公司 | 高压元件及其制造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833876A (ja) * | 1981-08-25 | 1983-02-28 | Toshiba Corp | 半導体装置 |
| JPS59135779A (ja) * | 1983-01-24 | 1984-08-04 | Mitsubishi Electric Corp | 赤外線検出器 |
| JPS59232467A (ja) * | 1983-06-16 | 1984-12-27 | Toshiba Corp | ガ−ドリング付きシヨツトキ−バリヤ−ダイオ−ド |
| JPS6020585A (ja) * | 1983-07-14 | 1985-02-01 | Sanyo Electric Co Ltd | シヨツトキ−バリア・ダイオ−ド |
| JPS60201666A (ja) * | 1984-03-27 | 1985-10-12 | Nec Corp | 半導体装置 |
| JPS61228669A (ja) * | 1985-04-01 | 1986-10-11 | Rohm Co Ltd | シヨツトキバリアダイオ−ド |
| CA1285334C (en) * | 1987-01-13 | 1991-06-25 | Rick C. Jerome | Schottky barrier diode with highly doped surface region |
| US4874714A (en) * | 1988-06-02 | 1989-10-17 | Texas Instruments Incorporated | Method of making laterally oriented Schottky diode |
| JPH065842A (ja) * | 1992-06-16 | 1994-01-14 | Fujitsu Ltd | 半導体装置 |
-
1993
- 1993-01-21 US US08/006,911 patent/US5418185A/en not_active Expired - Lifetime
-
1994
- 1994-01-21 JP JP6005396A patent/JPH077164A/ja active Pending
-
1995
- 1995-05-02 US US08/432,732 patent/US5539237A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5754580A (en) * | 1996-10-10 | 1998-05-19 | Daihen Corporation | Carbon dioxide gas laser oscillation apparatus |
| US10699894B2 (en) | 2008-08-29 | 2020-06-30 | SCREEN Holdings Co., Ltd. | Substrate cleaning method and substrate cleaning apparatus |
| US10854443B2 (en) | 2008-08-29 | 2020-12-01 | SCREEN Holdings Co., Ltd. | Substrate cleaning method and substrate cleaning apparatus |
| US11610772B2 (en) | 2008-08-29 | 2023-03-21 | SCREEN Holdings Co., Ltd. | Substrate cleaning method and substrate cleaning apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| US5539237A (en) | 1996-07-23 |
| US5418185A (en) | 1995-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH077164A (ja) | ショットキーダイオード回路および製造方法 | |
| US11574903B2 (en) | Positive strike SCR, negative strike SCR, and a bidirectional ESD structure that utilizes the positive strike SCR and the negative strike SCR | |
| KR100683100B1 (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
| US5289019A (en) | Insulated gate bipolar transistor | |
| US5320972A (en) | Method of forming a bipolar transistor | |
| EP0057024A1 (en) | Semiconductor device having a safety device | |
| US6794237B2 (en) | Lateral heterojunction bipolar transistor | |
| JP2002110978A (ja) | 電力用半導体素子 | |
| KR100683099B1 (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
| JPH0420265B2 (ja) | ||
| US20090166795A1 (en) | Schottky diode of semiconductor device and method for manufacturing the same | |
| US5274267A (en) | Bipolar transistor with low extrinsic base resistance and low noise | |
| US7816763B2 (en) | BJT and method for fabricating the same | |
| US6911715B2 (en) | Bipolar transistors and methods of manufacturing the same | |
| CA1202430A (en) | Semiconductor device | |
| US6445058B1 (en) | Bipolar junction transistor incorporating integral field plate | |
| US6815732B1 (en) | High-voltage silicon controlled rectifier structure | |
| US5717227A (en) | Bipolar junction transistors having insulated gate electrodes | |
| US4127864A (en) | Semiconductor device | |
| US7811894B2 (en) | Bipolar junction transistor and manufacturing method thereof | |
| US6017785A (en) | Method for improving latch-up immunity and interwell isolation in a semiconductor device | |
| US20040120085A1 (en) | Semiconductor device with surge protection circuit | |
| JPH03190139A (ja) | 半導体集積回路装置 | |
| JP3004026B2 (ja) | 半導体装置の製造方法 | |
| US6437421B1 (en) | Self-aligned dual-base semiconductor process and structure incorporating multiple bipolar device types |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040706 |