KR20050095787A - 반도체 디바이스 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 예를 들면, n++, n-, p+, n++ 영역(1, 2, 3, 4)의 스택을 갖는, 소위 펀치스루 다이오드(punchthrough diode)(10)에 관한 것이다. 알려진 다이오드에서, 이들 반도체 영역(1, 2, 3, 4)은 위에서와 같은 순서로 기판(11)상에 위치된다. 다이오드에는 접속 도체(5, 6)가 제공된다. 그러한 다이오드는 급경사진 I-V 특성을 갖지 않으며, 따라서 TVSD(Transient Voltage Suppression Device)로서 덜 적합하다. 특히, 5V 이하의 전압에서, 펀치스루 다이오드는 TVSD로서 매력적인 대안을 형성한다. 본 발명에 따른 펀치스루 다이오드(10)에서, 제 2 반도체 영역(2)과 접하는 제 1 반도체 영역(1)의 일부분은, 제 1 접속 도체(5)에 전기적으로 접속되는 제 2 도전 타입, 예를 들면, p+의 또다른 반도체 영역(7)에 의해 서로 분리되는 다수의 부영역(1A)을 포함한다. 그러한 다이오드는 매우 급경사진 I-V 특성을 가지며, TVSD로서 매우 적합하고, 5V 이하의 동작 전압에서 매우 잘 기능한다. 바람직하게, 또다른 영역(7)은 그것의 다른 부분들보다 넓은 부분(7A)을 포함한다. 영역(1, 2, 3, 4)은 기판(11)상에 위치된 스택내에서 2개의 상이한 순서로 제공될 수 있는데, 그러한 순서들 각각은 소정의 이점을 갖는다.
Description
본 발명은 기판 및 반도체 몸체를 갖는 반도체 디바이스에 관한 것으로서, 반도체 디바이스는 제 1 도핑 농도를 갖는, 제 1 도전 타입의 제 1 반도체 영역과, 제 1 도핑 농도보다 낮은 제 2 도핑 농도를 갖는 제 2 반도체 영역과, 제 1 도핑 농도와 제 2 도핑 농도 사이의 제 3 도핑 농도를 가지며, 제 1 도전 타입과 반대인 제 2 도전 타입의 제 3 반도체 영역과, 제 3 도핑 농도보다 높은 제 4 도핑 농도를 갖는, 제 1 도전 타입의 제 4 반도체 영역을 연속하여 포함하되, 제 1 및 제 4 반도체 영역에는 전기 접속 도체가 제공되고, 전기 접속 도체 중 하나는 기판의 측면상에 위치되며, 다른 하나는 반도체 몸체의 표면상에 위치되고 디바이스의 동작 동안 그것을 가로질러 전기 전압이 인가되며, 제 2 및 제 3 반도체 영역의 두께 및 도핑 농도는 이들 영역이 동작 동안 완전히 고갈되도록 선택된다. 펀치스루 다이오드(punchthrough diode)라고도 지칭되는 그러한 디바이스는, 특히 대략 5V 이하의 동작 전압에서, 그의 급경사진 펀치스루 특성 및 낮은 캐패시턴스에 기인한 피크 전압의 억제자로서, 제너 다이오드에 대한 매력적인 대안이다.
또한, 본 발명은 그러한 디바이스를 제조하는 방법에 관한 것이다.
그러한 다이오드는 1983년 9월 20일에 발행된 미국 특허 명세서 USP 4,405,932로부터 알려져 있다. 상기 문헌에서는 그 위에 각각 n- 영역, p 영역 및 n+ 영역인 제 2, 제 3 및 제 4 반도체 영역의 스택이 위치되는 제 1 반도체 영역을 포함하는, n+ 기판을 구비한 다이오드에 대한 설명이 제공된다. 기판 및 n+ 영역에는 접속 도체가 제공된다. n- 영역은 에피택셜층을 포함하고, p- 영역은 함몰 영역으로서 형성되며, 상기 p- 영역에서는 n+ 영역이 함몰 영역으로서 형성된다.
실험에 따르면, 알려진 디바이스의 단점은 다이오드의 I-V(전류-전압) 특성은 바람직한 변화를 나타내지 않음을 보여주는데, 즉 전이는 직선 및 급경사가 아니며, 특히 소위 펀치스루 전압이 2V 이상이 되도록 다이오드가 설계되는 경우에 그러하다. 또한, 다이오드의 동작이 안정적이지 않다.
발명의 개요
따라서, 본 발명의 목적은 시작 단락에서 언급한 타입의 디바이스를 제공하는 것으로서, 상기 단점이 (적어도 부분적으로) 완화되고, 또한 펀치스루 전압이 2V 이상인 경우, 매우 직선이고 급경사진 I-V 특성을 가지며, 매우 안정적인 디바이스를 제공하는 것이다.
이러한 목적을 달성하기 위해, 본 발명에 따르면, 시작 단락에서 언급한 타입의 디바이스는, 제 2 반도체 영역과 접하는 제 1 반도체 영역의 일부분이, 제 1 접속 도체에 전기적으로 접속되는 제 2 도전 타입의 또다른 반도체 영역에 의해 서로 분리되는 다수의 부영역을 포함하는 것을 특징으로 한다. 그러한 디바이스는 2V 이상의 설계 전압에서 매우 급경사진 I-V 특성을 또한 갖는 것으로 발견되었다. 본 발명은 특히 다음과 같은 인식에 근거한다. 펀치스루 다이오드는 개방된 베이스를 갖는, 즉 베이스 접속이 없는 바이폴라 트랜지스터로서 간주될 수 있다. 디바이스에 순방향 전압이 인가된다면, (약도핑된) p- 영역 및 n++ 영역 사이의 접합, 또는 약도핑된 p- 영역 대신에 약도핑된 n- 영역의 경우에, p+ 및 n- 영역 사이의 접합은 약간 순방향 극화(forward-poled)된다. 이것은 n++ 영역이 트랜지스터의 에미터로서 기능하고, p+ 영역은 베이스로서 기능하며, p- 영역은 베이스의 일부분으로서 기능하고, n++ 기판은 콜렉터를 형성함을 의미한다. 트랜지스터의 콜렉터-에미터 브레이크다운 전압(BVCEO)이 임의의 전류 세기에서 펀치스루 전압보다 낮은 경우, 다이오드는 음(negative)의 저항 동작을 나타낼 것이다. 이것은 바람직하지 않은 발진과 같은 불안정성을 초래할 수 있다. BVCEO와 접합 브레이크다운 전압(BVCBO) 사이의 관계는, BVCEO = BVCBO/β1/n이며, 여기서 β는 베이스 전류(ib) 및 콜렉터 전류(ic)의 몫과 동일한 전류 이득이고, n은 3과 4 사이 범위의 값을 갖는다. 베이스 전류는 약도핑 영역, 즉 p- 영역 또는 n- 영역에서의 홀과 전자의 재결합에 의해 결정된다. 알려진 다이오드에서, 전류 이득은 매우 높을 수 있는데, 그것은 특히 베이스 영역이 실질적으로 또는 부분적으로 고갈된다는 사실 및 상기 영역들에서의 재결합은 (벌크) 실리콘에서의 전하 캐리어의 긴 재결합 수명으로 인해 매우 낮다는 사실에 기인하는 것이다. 또한, 동작 동안에 베이스 영역이 고갈되기 때문에, 홀의 측방향 확산 성능이 제한된다. 그 결과, BVCEO가 낮다. 한편, 본 발명에 따른 디바이스에서, 설명된 예에서 p 도전 타입인 또다른 반도체 영역은 충격 이온화(impact ionization)에 의해 생성된 홀에 대한 탈출 경로를 제공한다. 이 영역은 제 1 반도체 영역을 통해 분포되므로, 이러한 탈출 경로는 어느 곳에서나 제공되며, 홀은 적어도 측방향에서, 탈출 경로에 도달하기 위해 멀리 브리징할 필요가 없고, 베이스로부터 에미터로 쉽게 흐를 수 있다. 홀이 쉽게 드레인으로 될 수 있으므로, 베이스 전류는 증가되고, 따라서 이득은 감소된다. 그러므로, 콜렉터-에미터 브레이크다운의 발생이 배제되며, 따라서 음의 저항 동작에 의해 초래된 불안정성(발진)의 발생 또한 배제된다. 한편, 부분들로 분할된 제 1의 n 타입 반도체 영역은 디바이스를 통한 전기 전류, 즉 전자 전류의 주요 구성에 대해 우수한 콘택트를 여전히 제공한다. 그 결과, I-V 특성이 매우 급경사지며, 그것은 매우 바람직한 것이다.
또다른 반도체 영역의, 예를 들면, p+인 부분들은 (p 타입) 베이스 영역까지 연장될 수 있다. 그러나, 이것이 필요한 것은 아니다. 이들 부분과 베이스 영역 사이를, 이미 0V에서 고갈되지 않도록 충분히 높게 도핑되는 약도핑 n- 층에 의해 분리하는 것의 이점은, 본 발명에 따른 펀치스루 다이오드의 캐패시턴스가 최소화될 수 있다는 것이다.
제 1의 특히 바람직한 실시예에서, 기판은 제 1 반도체 영역과 접하는 제 1 도전 타입의 반도체 기판을 포함하고, 반도체 몸체는 기판보다 높은 도핑 농도를 갖는 제 1 도전 타입의 다른 반도체 영역을 포함하며, 다른 반도체 영역은 기판에 접속되고, 제 1 전기 도체에 의해, 또다른 반도체 영역에 접속된다. 이러한 변형에서, p 타입의 베이스 영역은 반도체 몸체의 표면에 근접하여 위치된다. 이것은 매우 잘 정의된 이온 주입에 의해 이 영역이 쉽게 형성될 수 있다는 점에서 이점을 갖는다. 그 결과, 베이스 영역의 도핑 농도에 직접 의존하는 펀치스루 전압이 쉽고 정확하게 결정될 수 있다. 이러한 변형의 중요한 추가적인 이점은, 상이한 전압 조절기/ESD(Electro Static Discharge) 보호 디바이스가 동일한 반도체 몸체에 통합된다는 것이다. 이러한 변형에 포함되는 또다른 반도체 영역은 분리된 접속 영역에 의해 콜렉터 영역의 전압 레벨로 될 수 있다. 그러나, 바람직하게 이러한 변형에서와 같이, 또다른 반도체 영역은 도체(금속)를 통해 기판과 단락 회로화된다.
다른 변형에서, 기판은 제 1 도전 타입의 반도체 기판 및 제 4 반도체 영역을 포함하며, 또다른 반도체 영역은 제 1 도체와 직접 접하게 된다. 펀치스루 다이오드의 에미터 영역이 반도체 몸체의 표면과 접하는 이러한 변형은, 반도체 층 구조가 단일의 (에피택셜) 성장 프로세스에서 형성될 수 있기 때문에, 디바이스의 제조가 비교적 간단하다고 하는 이점을 갖는다. 또한, 제조는 BiCMOS(Bipolar Complementary Metal Oxide Semiconductor) 기술로 제조된 것과 같은 현재의 바이폴라 트랜지스터의 제조와 매우 잘 호환된다. 이러한 변형의 추가적인 이점은, 접속 도체로부터 베이스 영역을 분리하는 n+ 영역이 매우 얇게 되도록 쉽게 제조될 수 있다는 것이다. 따라서, 홀 전류가 실리콘과 같은 반도체 재료와 도전 도체의 금속 사이의 인터페이스에서 쉽게 재결합될 수 있다. 그 결과, 전류 이득이 조금 더 감소된다.
상기 2개의 변형에서, 바람직하게, 제 1 반도체 영역의 부영역과 접하는 또다른 반도체 영역의 일부분은 또다른 반도체 영역의 다른 부분들보다 큰 폭을 갖는다. 그로 인해, 본 발명에 따른 디바이스의, 소위 클램핑 특성이 역방향으로 쉽게 제어될 수 있다. 그러한 경우, 전자 전류가 베이스 영역을 통해 실질적으로 균일하게 흐르는데, 그 이유는, 그것이 균일한 전위를 갖기 때문이다. 그 결과, 전자 전류는 비교적 넓은, 약도핑 n- 영역을 통해 통과해야 하기 때문에, p+ 영역의 넓은 부분 아래에 작은 전압 강하가 발생될 것이다. 소정의 전류 세기에서, 이러한 전압 강하는, 그것이 p+/n 접합을 순방향 극화되도록 하며, 관련된 홀 전류가 진성 npn 트랜지스터를 구동할 것이다. 그 결과, 클램핑 전압의 갑작스런 감소가 발생된다. 또다른 반도체 영역의 넓은(보다 넓은) 부분이 어느 곳에서나/어디에라도 위치될 수 있지만, 바람직하게 디바이스의 에지에 위치된다. 이것은 통상적으로 에지에서 나타나는 제조 프로세스에서의 임의의 정렬 오차의 영향이 비교적 작다고 하는 이점을 갖는다. 보다 넓은 부분의 적절한 폭은 5 - 20㎛ 사이 범위이며, 또다른 반도체 영역의 다른 부분들은 바람직하게 1 내지 5㎛ 범위의 폭을 갖는다. 바람직하게, 후자의 폭은 제 1 반도체 영역의 부영역의 폭에 대해서도 또한 이용된다. 전술한 바와 같이, 바람직하게, 제 1 도전 타입은 n 도전 타입이다. 이것은 홀에 비교하여, 보다 큰 이동도의 전자에 의해 최대의 이점이 달성될 수 있다고 하는 이점을 갖는다.
기판을 갖는 반도체 몸체가 형성되며, 반도체 몸체에, 제 1 도핑 농도를 갖는, 제 1 도전 타입의 제 1 반도체 영역과, 제 1 도핑 농도보다 낮은 제 2 도핑 농도를 갖는 제 2 반도체 영역과, 제 1 도핑 농도와 제 2 도핑 농도 사이의 제 3 도핑 농도를 가지며, 제 1 도전 타입과 반대인 제 2 도전 타입의 제 3 반도체 영역과, 제 3 도핑 농도보다 높은 제 4 도핑 농도를 갖는, 제 1 도전 타입의 제 4 반도체 영역을 그러한 순서대로 포함하되, 제 1 및 제 4 반도체 영역에는, 디바이스의 동작 동안 전기 전압이 가로질러 인가되는 전기 접속 도체가 제공되고, 제 2 반도체 영역의 두께 및 도핑 농도는, 동작 동안, 제 2 반도체 영역이 완전히 고갈되도록 선택되는 반도체 디바이스를 제조하는 방법은, 본 발명에 따라, 제 2 반도체 영역과 접하는 제 1 반도체 영역의 일부분이 제 1 접속 도체에 접속되는 제 2 도전 타입의 또다른 반도체 영역에 의해 서로 분리되는 다수의 부영역으로 분할되는 것을 특징으로 한다. 이러한 방법으로, 본 발명에 따른 디바이스가 얻어진다.
적절한 변형에서, 제 1 도전 타입의 반도체 기판이 기판으로서 선택되며, 그로 인해, 제 1 반도체 영역이 형성된다. 반도체 몸체에서, 제 1 도전 타입의 다른 반도체 영역이, 기판보다 높은 도핑 농도를 가지면서 형성되고, 다른 반도체 영역이 기판에 접속되며, 제 1 전기 도체에 의해, 또다른 반도체 영역에 접속된다. 따라서, 전술한 이점을 갖는 본 발명에 따른 디바이스가 얻어진다.
다른 변형에서, 기판상에 약도핑 에피택셜 반도체층이 도포되며, 반도체층에는 적어도 기판으로 가급적 멀리 도달하는 이온 주입에 의해 제 2 도전 타입이 제공되고, 제 1 반도체 영역의 부영역 및 다른 반도체 영역은 적어도 기판으로 가급적 멀리 도달하는 또다른 이온 주입에 의해 형성되며, 그 후, 에피택시에 의해 제 2, 제 3 및 제 4 반도체 영역이 형성되고, 다른 반도체 영역 위에 위치된 제 2, 제 3 및 제 4 반도체 영역의 일부분이 제거되며, 전기 도체가 제공된다.
이러한 방법은 비교적 간단하며, 실리콘 기법에서의 통상적인 프로세스와 호환된다.
또다른 변형에서, 제 1 도전 타입의 반도체 기판이 기판으로서 선택되고, 그 결과, 제 4 반도체 영역이 형성되며, 제 1 도체와 직접 접하는 또다른 반도체 영역이 형성된다.
바람직하게, 제 3, 제 2 및 제 1 반도체 영역이, 에피택시에 의해 기판상에 연속적으로 제공된 후, 이온 주입에 의해 또다른 반도체 영역이 제 1 반도체 영역에 형성되고, 그 후, 전기 도체가 제공된다. 이러한 방법은 비교적 적은 단계를 포함하며, 따라서 매력적이다.
모든 변형에서, 바람직하게 제 1 반도체 영역의 부영역과 접하는 또다른 반도체 영역의 부분들 중 하나에, 다른 부분들보다 큰 폭이 제공된다. 그로 인해, 본 발명에 따른 디바이스의 속성이 역방향으로 제어될 수 있다.
본 발명의 이들 및 다른 양상은 이하에 기술된 실시예(들)를 참조함으로써 명백해지며, 그것을 참조하여 설명될 것이다.
도 1은 본 발명에 따른 반도체 디바이스의 제 1 예의, 두께 방향에 대해 직각으로 본 개략 단면도이다.
도 2는 도 1에 도시된 디바이스의 라인 Ⅱ-Ⅱ으로부터 취해진 개략 단면도이다.
도 3은 도 1의 디바이스의 도핑 농도의 변화의, 라인 Ⅲ-Ⅲ으로부터 취해진 개략 단면도이다.
도 4 내지 10은 본 발명에 따른 방법에 의한 연속적인 제조 단계들에 있어서, 도 1의 디바이스의, 두께 방향에 대해 직각으로 본 개략 단면도이다.
도 11은 본 발명에 따른 반도체 디바이스의 제 2 예의, 두께 방향에 대해 직각으로 본 개략 단면도이다.
도 12는 또다른 반도체 영역의 가장 넓은 부분의 폭의 상이한 값들에 대해, 도 11의 디바이스의 전압(B)의 함수로서의 전류 밀도(J)를 도시한다.
도면들은 실제 축적으로 도시되지 않았으며, 특히 두께 방향의 치수는 명료성을 위해 과장된다. 대응하는 영역들은 가능한 경우 동일한 참조 번호로 표시되며, 동일한 도전 타입을 갖는 영역들은 일반적으로 동일한 음영 패턴에 의해 일반적으로 표시된다.
도 1은 본 발명에 따른 반도체 디바이스의, 두께 방향에 대해 직각으로 본 개략 단면도이다. 상기 디바이스, 소위 펀치스루 다이오드는 n+ 실리콘 반도체 기판(11)을 갖는 반도체 몸체(12)와, 각각 n++ 영역(1), n- 영역(2), p+ 영역(3), n++ 영역(4)인 일련의 반도체 영역(1, 2, 3, 4)을 포함한다. 다이오드에는 2개의 접속 도체(5, 6)가 제공된다. 다이오드의 동작 동안 전기 전압이 그것의 양단에 인가되고, 제 2 및 제 3 반도체 영역(2, 3)의 두께 및 도핑 농도는 그들이 동작 동안에 고갈되도록 선택된다.
본 발명에 따르면, 제 1 반도체 영역(1)은, 서로 분리되며 p 타입의 또다른 반도체 영역(7)에 의해 둘러싸이는 다수의 부영역(1A)을 포함한다. 상기 또다른 반도체 영역(7)은, 다른 n++ 반도체 영역(8)을 통해서 및 기판(11)을 통해서 제 1 반도체 영역(1)에 또한 접속되는 제 1 접속 도체(5)에 접속된다. 도 2는 또다른 반도체 영역(7)에 의해 둘러싸이는 제 1 반도체 영역(1)의 부영역(1A)을 도시한다. 도 2에서는 7개의 부영역(1A)이 도시되지만, 간략성을 위해, 도 1에서는 단지 3개만이 도시된다. 그러한 디바이스는 특히 급경사진 I-V 특성을 가지며, 또한 설계 전압이 2V 이상인 경우, 그 결과로서 디바이스가 이용될 수 있고, 전압 피크를 억제하기 위한 제너 다이오드에 대한 대안으로서, 매우 매력적이다. 본 발명은 이하의 인식에 근거한다.
펀치스루 다이오드(10)는 개방된 베이스(3)를 갖는, 즉 베이스 접속이 없는 바이폴라 트랜지스터로서 간주될 수 있다. 순방향 전압이 디바이스에 인가된다면, p+ 영역(9)과 n- 영역(2) 사이의 접합은 약간 순방향 극화된다. 이것은 n++ 영역(4)이 트랜지스터의 에미터로서 작용하고, p+ 영역이 베이스로서 작용하며, n- 영역(2) 및 n++ 영역(1)이 콜렉터를 형성함을 의미한다. 트랜지스터의 콜렉터-에미터 브레이크다운 전압(BVCEO)이 임의의 전압 세기에서의 펀치스루 전압보다 낮다면, 다이오드(10)는 음의 저항 동작을 나타낼 것이다. 이것은 바람직하지 않은 발진과 같은 불안정성을 초래할 수 있다. BVCEO와 접합 브레이크다운 전압(BVCBO) 사이의 관계는, BVCEO = BVCBO/β1/n이며, 여기서 β는 베이스 전류(ib) 및 콜렉터 전류(ic)의 몫과 동일한 전류 이득이고, n은 3과 4 사이 범위의 값을 갖는다. 베이스 전류는 약도핑 영역(2), 즉 n- 영역(2)에서의 홀과 전자의 재결합에 의해 결정된다. 알려진 다이오드(10)에서, 전류 이득은 매우 높을 수 있는데, 그것은 상기 영역에서의 재결합은 (벌크) 실리콘에서의 전하 캐리어의 긴 재결합 수명으로 인해 매우 낮기 때문이다. 또한, 동작 동안에 베이스 영역(3)이 고갈되기 때문에, 홀의 측방향 확산 성능이 제한된다. 따라서, BVCEO가 낮다. 한편, 본 발명에 따른 디바이스(10)에서, 전술한 예에서 p 도전 타입인 또다른 반도체 영역(7)은 충격 이온화에 의해 생성된 홀에 대해 탈출 경로를 제공한다. 이 영역(7)은 제 1 반도체 영역(1)을 통해 분포되므로, 이러한 탈출 경로는 어느 곳에서나 제공되며, 적어도 측방향에서, 홀은 이러한 탈출 경로에 도달하기 위해 멀리 브리징할 필요가 없고, 베이스(1)로부터 에미터(4)로 쉽게 흐를 수 있다. 홀이 쉽게 드레인으로 될 수 있으므로, 콜렉터-에미터 브레이크다운의 발생이 배제되며, 따라서 음의 저항 동작에 의해 초래된 불안정성(발진)의 발생 또한 배제된다. 한편, 부분들(1A)로 분할된 제 1의 n 타입 반도체 영역(1)은 디바이스(10)를 통한 전기 전류, 즉 전자 전류의 주요 구성에 대해 우수한 콘택트를 여전히 제공한다. 그 결과, I-V 특성이 매우 급경사지며, 그것은 매우 바람직한 것이다.
제 1 , 제 2, 제 3 및 제 4 반도체 영역(1, 2, 3, 4)에 대해 적절한 것으로 알려진 도핑 농도는 적어도 각각, 1017 내지 1020 at/cm3, 1014 내지 1017 at/cm3, 1016 내지 1018 at/cm3 및 1017 내지 1020 at/cm3이다. 이러한 예에서, 상기 도핑 농도는 각각 5 x 1018, 1015, 1017 및 1018 at/cm3이다. 본 발명에 따른 디바이스(10)에서의 이러한 도핑 농도 변화는 도 3에 개략적으로 도시된다. 상기 영역(1, 2, 3, 4)의 두께는 이 경우에 각각 10nm, 1㎛, 200nm 및 300㎛이다. 보다 일반적으로, 제 4 영역(4)은 제 3 영역(3)의 적어도 10배의 도핑 레벨을 포함하고, 제 2 영역(2)은 제 3 영역(3)의 도핑 레벨의 1/10보다 작은 도핑 레벨을 포함한다. 만약, 이러한 예와는 달리, 제 2 영역(2)이 p- 영역이라면, 그것은 제 2 및 제 3 영역(2, 3)에 적용되어, 도핑 농도 및 두께의 곱들의 합은 대략 2 x 1012 at/cm2이다.
이러한 예에서, 반도체 몸체(12)는, 대략적으로 사각형이고 200 x 200μm2의 치수를 가지며 2㎛의 높이를 갖는 메사형 부분(12A)을 포함하고, 적어도 제 4, 제 3 및 제 2 반도체 영역(4, 3, 2)을 포함하며, 이 경우, 또한 제 1 영역(1)의 일부분 및 그 측벽은 절연층(111)으로 덮이고, 이 절연층에는, 300nm의 두께를 갖는 실리콘 이산화물인 경우, 접속 도체(5, 6)를 수용하는 애퍼처가 제공된다. p+ 영역(3)과 n- 영역(2) 사이의 접합의 위치에서, 메사(12A)의 에지에 p+ 영역(9)이 위치되며, p+ 영역은 소위 보호 링(guard ring)으로서 기능하고, 메사(12A)의 에지 근처에서의 조숙한 펀치스루를 방지한다. 2개의 접속 도체(5, 6)는 10nm의 AlSo, 100nm의 TiW(N) 및 0.5㎛의 Al을 포함한다. 반도체 디바이스(12)의 측방향 치수는 그것의 메사형 부분(12A)보다 대략 10㎛가 크다. 또한, 이러한 예에서, 또다른 반도체 영역(7)은 메사(12A)의 외측면에, 이 경우 20㎛의 폭을 갖는 보다 넓은 부분(7A)을 포함하고, 부영역들(1A) 사이에 위치되는 또다른 반도체 영역(7)의 다른 부분들은, 제 1 반도체 영역(1)의 부영역(1A)과 같이, 2㎛의 폭을 갖는다.
도 4 내지 10은 본 발명에 따른 방법에 의한 제조의 연속적인 단계들에 있어서, 도 1의 디바이스의 두께 방향에 대해 직각으로 본 개략 단면도이다. n 타입 Si 기판(11)(도 4 참조)이 시작 재료로서 이용된다. 약도핑 실리콘의 에피택셜층(14)이, 이 경우 700℃의 온도에서 비선택적 기상 에피택시(non-selective gas-phase epitaxy)에 의해, 기판(11)상에 배치된다. 다음(도 5 참조), p 타입 이온 주입이 수행되어, 전체 에피택셜층(14)이 p+ 타입으로 되고, 또다른 반도체 영역(7)이 형성되도록 한다. 후속하여, 반도체 몸체(12)에, 도면에 도시되지 않은, 마스크가 제공되고, 또다른 반도에 영역(7)과 기판(11) 사이의 적어도 접합까지 적어도 가급적 멀리 도달하는 n+ 이온 주입에 의해, 제 1 반도체 영역(1)의 부영역(1A) 및 다른 반도체 영역(8)이 형성된다.
다음(도 6 참조), 제 2, 제 3 및 제 4 반도체 영역(2, 3, 4)이 형성될 층들(2, 3, 4)의 스택이 에피택시에 의해 제공된다. 다음(도 7 참조), 제 4 반도체 영역(4) 및 제 3 반도체 영역(3)의 (많은) 부분을 포함하는 메사(71)가 형성되는 에칭 프로세스 동안 에칭 마스크로서 기능하는 마스크(70)가 제공된다. 후속하여(도 8 참조), p+ 이온 주입이 수행됨으로써, 보호 링(9)이 형성된다. 다음, 통상적인 방법으로, 소위 스페이서(80)가 메사(71)의 측벽에 대하여 형성된다.
반도체 몸체(12)의 에칭 동작이 계속되어(도 9 참조), 그것의 메사형 부분(12A)이 형성되고, 상기 동작은 또다른 반도체 영역(7)으로 도달한다. 다음, 도면에 도시되지 않은 마스크를 이용하여, 이온 주입에 의해 다른 n+ 반도체 영역(8)을 형성한다. 후속하여(도 10 참조), 스페이서(80)의 제거 이후에, 반도체 몸체(12, 12A)가, 도면에 도시된 바와 같은 애퍼처가 제공되는 절연층(111)으로 덮이고, 상기 애퍼처의 위치에서, 접속 도체(5, 6)가 증착 및 패터닝된 도체층으로부터 형성된다. 이러한 단계에서, 본 발명에 따른 디바이스(10)는 최종 어셈블리를 위한 준비가 된다. 본 발명에 따른 다수의 반도체 디바이스(10)가 단일의 반도체 몸체(12)에 동시에 형성된다면, 개별적인 디바이스(10)는 소잉(sawing)과 같은 분리 프로세스를 적용함으로써 얻을 수 있다.
도 11은 본 발명에 따른 반도체 디바이스의 제 2 예의, 두께 방향에 대해 직각으로 본 개략 단면도이다. 이러한 예의 디바이스(10)와 제 1 예의 디바이스 사이의 가장 본질적인 차이는, 제 1, 제 2, 제 3 및 제 4 반도체 영역(1, 2, 3, 4)이 기판(11)에 대하여 역순으로 위치된다는 것이다. 또한, 제 4 반도체 영역(4)은, 이 경우, 기판(11) 자체에 의해 형성되지만, 그것이 본질적인 것은 아니다. 제 1 반도체 영역(1)의 부영역(1A) 및 또다른 반도체 영역(7)은, 이 경우, 반도체 몸체(12)의 최상부에 위치되는 제 1 접속 도체(5)와 직접 접하고 있다. 이러한 예의 디바이스(10)는, 이 경우, 이온 주입에 의해 반도체 몸체(12)의 서비스에 근접하여 위치되는 또다른 반도체 영역(7)을 정확하게 형성 및 정의할 수 있는 가능성과 같은 다양한 이점을 갖는다. 또한, 모든 반도체 영역(1, 2, 3, 4)은 단일의 에피택셜 성장 프로세스에서 제공될 수 있기 때문에, 디바이스(10)의 제조는 비교적 간단하다. 물론, 이러한 예의 디바이스(10)에는 제 1 예에서와 같은 보호 링이 제공될 수 있다. 제조는 그것에 쉽게 적응될 수 있다.
도 12는 또다른 반도체 영역(7)의 가장 넓은 부분(7A)의 폭의 상이한 값들에 대해, 도 11의 디바이스의 전압(B)의 함수로서의 전류 밀도(J)를 도시한다. 곡선(120, 121, 122, 123)은 1, 5, 10 및 20㎛의 상기 부분(7A)의 폭에 각각 대응한다. 이들 결과는, 대략 5㎛를 초과하는 폭에서 특히 유용한 I-V 특성이 발견됨을 명확하게 보여준다.
당업자라면, 본 발명은 전술한 예시적인 실시예에 한정되지 않으며, 본 발명의 영역내에서, 여러 가지 변형 및 수정이 가능함을 알 것이다. 예에서 언급한 것이 아닌, 예를 들어, 다른 두께, 다른 (반도체) 재료 또는 다른 혼합물을 적용할 수 있다. 또한, 이용된 모든 도전 타입은 반대의 타입으로 동시에 대체될 수 있다. 본 발명과 관련되지 않은 다양한 프로세스 단계들이 상이한 방법으로 또한 수행될 수 있는데, 예를 들면, 플라즈마 증착에 의해 얻어진 산화물층이 기체 상태로부터의 증착에 의해서도 형성될 수 있다.
본 발명에 따른 디바이스 및 방법의 응용은 개별적인 디바이스에 한정되지 않음을 마지막으로 알아야 한다. 다른 (반도체) 구성 요소가 반도체 몸체에 통합될 수 있다.
Claims (15)
- 기판(11) 및 반도체 몸체(12)를 갖는 반도체 디바이스에 있어서,제 1 도핑 농도를 갖는, 제 1 도전 타입의 제 1 반도체 영역(1)과, 상기 제 1 도핑 농도보다 낮은 제 2 도핑 농도를 갖는 제 2 반도체 영역(2)과, 상기 제 1 도핑 농도와 상기 제 2 도핑 농도 사이의 제 3 도핑 농도를 가지며, 상기 제 1 도전 타입과 반대인 제 2 도전 타입의 제 3 반도체 영역(3)과, 상기 제 3 도핑 농도보다 높은 제 4 도핑 농도를 갖는, 상기 제 1 도전 타입의 제 4 반도체 영역(4)을 연속하여 포함하되, 상기 제 1 및 상기 제 4 반도체 영역(1, 4)에는 전기 접속 도체(5, 6)가 제공되고, 상기 전기 접속 도체(5, 6) 중 하나는 상기 기판(11)의 측면상에 위치되며, 다른 하나(6, 5)는 상기 반도체 몸체(12)의 표면에 위치되고 상기 디바이스의 동작 동안 그것을 가로질러 전기 전압이 인가되며, 상기 제 2 및 상기 제 3 반도체 영역(2, 3)의 두께 및 도핑 농도는 이들 영역이 동작 동안 완전히 고갈되도록 선택되며,상기 제 2 반도체 영역(2)과 접하는 상기 제 1 반도체 영역(1)의 일부분은 상기 제 1 접속 도체(5)에 전기적으로 접속되는 상기 제 2 도전 타입의 또다른 반도체 영역(7)에 의해 서로 분리되는 다수의 부영역(1A)을 포함하는 것을 특징으로 하는반도체 디바이스.
- 제 1 항에 있어서,상기 기판(11)은 상기 제 1 도전 타입의 반도체 기판을 포함하고, 상기 제 1 반도체 영역(1)과 접하며, 상기 반도체 몸체(12)는 상기 기판(11)보다 높은 도핑 농도를 갖는 상기 제 1 도전 타입의 다른 반도체 영역(8)을 포함하고, 상기 다른 반도체 영역(8)은 기판에 접속되며, 상기 제 1 전기 도체(5)에 의해, 상기 또다른 반도체 영역(7)에 접속되는 것을 특징으로 하는 반도체 디바이스.
- 제 1 항에 있어서,상기 기판(11)은 상기 제 1 도전 타입의 반도체 기판 및 상기 제 4 반도체 영역(4)을 포함하고, 상기 또다른 반도체 영역(7)은 상기 제 1 도체(5)와 직접 접하는 것을 특징으로 하는 반도체 디바이스.
- 제 1 항, 제 2 항 또는 제 3 항에 있어서,상기 제 1 반도체 영역(1)의 상기 부영역(1A) 중 하나와 접하는 상기 또다른 반도체 영역(7)의 일부분(7A)은 상기 또다른 반도체 영역(7)의 다른 부분들보다 큰 폭을 갖는 것을 특징으로 하는 반도체 디바이스.
- 제 4 항에 있어서,상기 보다 넓은 부분(7A)은 상기 또다른 부영역(7)의 외측에 위치되는 것을 특징으로 하는 반도체 디바이스.
- 제 4 항 또는 제 5 항에 있어서,상기 보다 넓은 부분(7A)은 5와 20㎛ 사이 범위의 폭을 가지며, 상기 또다른 반도체 영역(7)의 다른 부분들은 1 내지 5㎛ 범위의 폭을 갖는 것을 특징으로 하는 반도체 디바이스.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 제 1 반도체 영역(1)의 상기 부영역(1A)은 1과 5㎛ 사이 범위의 폭을 갖는 것을 특징으로 하는 반도체 디바이스.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,상기 제 1 도전 타입은 n 타입인 것을 특징으로 하는 반도체 디바이스.
- 반도체 디바이스(1)를 제조하는 방법에 있어서,기판(11)을 갖는 반도체 몸체(12)가 형성되며, 상기 반도체 몸체(12)에, 제 1 도핑 농도를 갖는, 제 1 도전 타입의 제 1 반도체 영역(1)과, 상기 제 1 도핑 농도보다 낮은 제 2 도핑 농도를 갖는 제 2 반도체 영역(2)과, 상기 제 1 도핑 농도와 상기 제 2 도핑 농도 사이의 제 3 도핑 농도를 가지며, 상기 제 1 도전 타입과 반대인 제 2 도전 타입의 제 3 반도체 영역(3)과, 상기 제 3 도핑 농도보다 높은 제 4 도핑 농도를 갖는, 상기 제 1 도전 타입의 제 4 반도체 영역(4)을 그러한 순서대로 포함하되, 상기 제 1 및 상기 제 4 반도체 영역(1, 4)에는, 상기 디바이스의 동작 동안 전기 전압이 가로질러 인가되는 전기 접속 도체(5, 6)가 제공되고, 상기 제 2 반도체 영역(2)의 두께 및 도핑 농도는, 동작 동안, 상기 제 2 반도체 영역(2)이 완전히 고갈되도록 선택되며,상기 제 2 반도체 영역(2)과 접하는 상기 제 1 반도체 영역(1)의 일부분은 상기 제 1 접속 도체(5)에 접속되는 상기 제 2 도전 타입의 또다른 반도체 영역(7)에 의해 서로 분리되는 다수의 부영역(1A)으로 분할되는 것을 특징으로 하는반도체 디바이스 제조 방법.
- 제 9 항에 있어서,상기 제 1 도전 타입의 반도체 기판이 상기 기판(11)으로서 선택되고, 상기 제 1 반도체 영역(1)이 그 위에서 접하도록 형성되며, 상기 반도체 몸체(12)에서 상기 제 1 도전 타입의 다른 반도체 영역(8)이 상기 기판(11)보다 높은 도핑 농도를 가지면서 형성되고, 상기 다른 반도에 영역(8)은 상기 기판(11)에 접속되며, 상기 제 1 전기 도체(5)에 의해, 상기 또다른 반도체 영역(7)에 접속되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제 10 항에 있어서,상기 기판(11)상에 약도핑 에피택셜 반도체층(14)이 도포되며, 상기 반도체층에는 적어도 상기 기판(11)으로 가급적 멀리 도달하는 이온 주입에 의해 상기 제 2 도전 타입이 제공되고, 그 결과로서 상기 또다른 반도체 영역(7)이 형성되며, 상기 제 1 반도체 영역(1)의 부영역(1A) 및 상기 다른 반도체 영역(8)은 적어도 기판(11)까지 도달하는 또다른 이온 주입에 의해 형성되고, 그 후, 에피택시에 의해 상기 제 2, 제 3 및 제 4 반도체 영역(2, 3, 4)이 형성되며, 상기 다른 반도체 영역(8) 위에 위치된 상기 반도체 몸체(12)의 일부분이 제거되고, 상기 전기 도체(5, 6)가 제공되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제 9 항에 있어서,상기 제 1 도전 타입의 반도체 기판이 상기 기판(11)으로서 선택되고, 그 결과, 상기 제 4 반도체 영역(4)이 형성되며, 상기 제 1 도체(5)와 직접 접하는 상기 또다른 반도체 영역(7)이 형성되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제 12 항에 있어서,상기 제 3, 제 2 및 제 1 반도체 영역(3, 2, 1)이 에피택시에 의해 상기 기판(11)상에 연속적으로 제공된 후, 이온 주입에 의해 상기 또다른 반도체 영역(7)이 상기 제 1 반도체 영역(1)에 형성되며, 그 후, 상기 전기 도체(5, 6)가 제공되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제 9 항 내지 제 13 항 중 어느 한 항에 있어서,상기 제 1 반도체 영역(1)의 상기 부영역(1A) 중 하나와 접하는 상기 또다른 반도체 영역(7)의 일부분(7A)에는, 상기 또다른 반도체 영역(7)의 다른 부분들보다 큰 폭이 제공되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제 9 항 내지 제 14 항 중 어느 한 항에 있어서,n 타입이 상기 제 1 도전 타입으로서 선택되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
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