JP2002541682A - パンチスルーダイオード及び同ダイオードを製造する方法 - Google Patents
パンチスルーダイオード及び同ダイオードを製造する方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8618—Diodes with bulk potential barrier, e.g. Camel diodes, Planar Doped Barrier diodes, Graded bandgap diodes
Abstract
(57)【要約】
本発明は、各々が第１、第２及び第１導電型の第１（１）、第２（２）及び第３（３）半導体領域を順に有する、メサ（１２）を備えるような所謂パンチスルーダイオードに関するもので、該パンチスルーダイオードには２つの接続導体（５、６）が設けられている。該ダイオードの動作の間においては、第２半導体領域（２）が完全に空乏化されるように電圧が印加される。既知のパンチスルーダイオードの欠点は、低電圧において電流が大き過ぎることにあった。本発明によるパンチスルーダイオードにおいては、投影的に見てメサ（１２）の縁部上に境界を持つ第２半導体領域（２）の部分（２Ａ、２Ｂ）に、該第２半導体領域（２）の残部（２Ａ）よりも大きな第２導電型のドーピング原子の流束が供給される。既知のダイオードの低電圧における上記大電流は、第２半導体領域（２）がメサ（１２）の縁部において該第２半導体領域（２）の残部よりも前に空乏化されるという事実に起因することが分かった。ドーピング原子の流束を局部的に増加することにより、上記縁部における空乏化が、第２半導体領域の残部と較べて遅らされる。好ましくは、この結果は、第２半導体領域（２）の厚さを局部的に増加させることにより得られるようにする。このようにして、本発明によるダイオードにおいては、低電圧における大幅な電流の低減が得られる。
Description
【０００１】
本発明は、基板を含むと共にメサが設けられた半導体本体を有する半導体装置
に係り、該半導体本体が、第１導電型の第１半導体領域と、該第１導電型とは反
対の第２導電型の第２半導体領域と、上記第１導電型の第３半導体領域とを順に
有し、上記第１及び第３半導体領域には動作の間に電圧が印加される電気接続導
体が設けられ、上記第２半導体領域の厚さ及びドーピング濃度が、該第２半導体
領域が動作中に完全に空乏化されるように選定されているような半導体装置に関
する。“パンチスルー”ダイオードとも呼ばれる斯様な装置は、例えば、電力ダ
イオード若しくは所謂過渡電圧抑制器として、又は所謂キャメルダイオードとし
て使用される。斯様なダイオードが電力又はキャメルダイオードとして使用され
る場合、そのバリヤは、斯かるダイオードの（非常に）高い電流密度での使用に
鑑み、可能な限り低いことが好ましい。また、本発明は斯様な装置を製造する方
法にも関する。
に係り、該半導体本体が、第１導電型の第１半導体領域と、該第１導電型とは反
対の第２導電型の第２半導体領域と、上記第１導電型の第３半導体領域とを順に
有し、上記第１及び第３半導体領域には動作の間に電圧が印加される電気接続導
体が設けられ、上記第２半導体領域の厚さ及びドーピング濃度が、該第２半導体
領域が動作中に完全に空乏化されるように選定されているような半導体装置に関
する。“パンチスルー”ダイオードとも呼ばれる斯様な装置は、例えば、電力ダ
イオード若しくは所謂過渡電圧抑制器として、又は所謂キャメルダイオードとし
て使用される。斯様なダイオードが電力又はキャメルダイオードとして使用され
る場合、そのバリヤは、斯かるダイオードの（非常に）高い電流密度での使用に
鑑み、可能な限り低いことが好ましい。また、本発明は斯様な装置を製造する方
法にも関する。
【０００２】
上記のようなダイオードは、１９９５年にＥＯＳ／ＥＳＤシンポジウム１９９
５の論文集1.4.1〜1.4.7の第２７〜３３頁に公開されたBin Yu他による“低電圧
ＩＣのＥＯＳ／ＥＳＤ保護のためのパンチスルー過渡電圧抑制器”なる論文から
既知である。この刊行物の図４は、ｎｐｎ層構造を持つメサを備えるようなパン
チスルーダイオードを示している。上記２つのｎ型層には、当該ダイオードの動
作の間に電圧が印加される接続導体が設けられている。このダイオードにおいて
は、２つのｐｎ接合のうちの一方は順方向である一方、他方のｐｎ接合は逆方向
である。また、上記ｐ型領域の厚さ及びドーピング濃度は、該領域が動作の間に
空乏化されるように、選定されている。
５の論文集1.4.1〜1.4.7の第２７〜３３頁に公開されたBin Yu他による“低電圧
ＩＣのＥＯＳ／ＥＳＤ保護のためのパンチスルー過渡電圧抑制器”なる論文から
既知である。この刊行物の図４は、ｎｐｎ層構造を持つメサを備えるようなパン
チスルーダイオードを示している。上記２つのｎ型層には、当該ダイオードの動
作の間に電圧が印加される接続導体が設けられている。このダイオードにおいて
は、２つのｐｎ接合のうちの一方は順方向である一方、他方のｐｎ接合は逆方向
である。また、上記ｐ型領域の厚さ及びドーピング濃度は、該領域が動作の間に
空乏化されるように、選定されている。
【０００３】 上記既知の装置の欠点は、動作電圧より低い電圧で既に高電流を流しており、
これが望ましくない点にある。しかしながら、動作電圧における電流は、しばし
ば、所望のものよりも低い。
これが望ましくない点にある。しかしながら、動作電圧における電流は、しばし
ば、所望のものよりも低い。
【０００４】
従って、本発明の１つの目的は、上記欠点を有さないと共に、結果として（最
大）動作電圧より低い電圧において低電流しか流さず、且つ、動作電圧と等しい
電圧において好ましくは可能な限り大きな電流を流すような装置を提供すること
にある。これら要件を満たすダイオードは、更に、製造が容易でなければならな
い。
大）動作電圧より低い電圧において低電流しか流さず、且つ、動作電圧と等しい
電圧において好ましくは可能な限り大きな電流を流すような装置を提供すること
にある。これら要件を満たすダイオードは、更に、製造が容易でなければならな
い。
【０００５】 これを達成するため、冒頭の段落で述べたような型式のダイオードは、前記第
２半導体領域のうちの投影的に見て前記メサの縁部に隣接する部分に、該第２半
導体領域の残部におけるものより大きな第２導電型のドーピング原子の流束（fl
ux）が供給されることを特徴とする。どのような場合においても、斯様なダイオ
ードは、動作電圧よりも低い電圧において比較的小さな電流しか流さないことが
分かった。本発明は、先ず第１に、既知のダイオードが動作電圧よりも低い電圧
において流す比較的大きな電流が、このダイオードにおいては同時に全ての場所
で発生すべきパンチスルー状態が動作電圧よりも低い電圧において局部的に既に
発生してしまうという事実に帰すことができるという認識に基づいている。更に
、解析によれば、該パンチスルー状態は、先ず、上記メサの縁部の近傍で発生す
ることが分かった。更に、本発明は、第２半導体領域のドーピング原子の流束を
増加させることにより、該ダイオードの縁部におけるパンチスルーを後で起こさ
せるようにすることができるとの認識にも基づいている。これの理由は、第２半
導体領域におけるドーピング原子の流束の増加が、該領域のドーピング濃度又は
厚さの何れかを増加させることを意味するということである。これら２つの対策
の各一方の結果として、第２半導体領域により形成される一方のｐｎ接合の空乏
層は、一層高い電圧レベルに到達するまで、該第２半導体領域により形成される
他方のｐｎ接合に到達しない。上記ドーピング濃度の増加は第２半導体領域にお
ける電界の一層急激な低下に繋がり、これは一層高い電圧でしか完全な空乏化は
達成されないことを意味する。同様の効果が、第２半導体領域の厚さを増加する
ことによっても達成される。
２半導体領域のうちの投影的に見て前記メサの縁部に隣接する部分に、該第２半
導体領域の残部におけるものより大きな第２導電型のドーピング原子の流束（fl
ux）が供給されることを特徴とする。どのような場合においても、斯様なダイオ
ードは、動作電圧よりも低い電圧において比較的小さな電流しか流さないことが
分かった。本発明は、先ず第１に、既知のダイオードが動作電圧よりも低い電圧
において流す比較的大きな電流が、このダイオードにおいては同時に全ての場所
で発生すべきパンチスルー状態が動作電圧よりも低い電圧において局部的に既に
発生してしまうという事実に帰すことができるという認識に基づいている。更に
、解析によれば、該パンチスルー状態は、先ず、上記メサの縁部の近傍で発生す
ることが分かった。更に、本発明は、第２半導体領域のドーピング原子の流束を
増加させることにより、該ダイオードの縁部におけるパンチスルーを後で起こさ
せるようにすることができるとの認識にも基づいている。これの理由は、第２半
導体領域におけるドーピング原子の流束の増加が、該領域のドーピング濃度又は
厚さの何れかを増加させることを意味するということである。これら２つの対策
の各一方の結果として、第２半導体領域により形成される一方のｐｎ接合の空乏
層は、一層高い電圧レベルに到達するまで、該第２半導体領域により形成される
他方のｐｎ接合に到達しない。上記ドーピング濃度の増加は第２半導体領域にお
ける電界の一層急激な低下に繋がり、これは一層高い電圧でしか完全な空乏化は
達成されないことを意味する。同様の効果が、第２半導体領域の厚さを増加する
ことによっても達成される。
【０００６】 両対策を同時にとることは勿論可能であるが、それらのうちの一方のみが必要
である。例えば、厚さを充分に増加される一方、同時にドーピング濃度を減少さ
せる場合でさえ、パンチスルーの状態を依然として後の時間に遅らせることがで
きる。しかしながら、この減少は、大きな厚さによる正の効果を完全に駄目にす
る程、強過ぎてはいけない。同様な状況は、ドーピング濃度を増加させると決め
た場合に、厚さに関しても発生する。好ましくは、本発明による装置においては
、第２半導体領域の厚さが、上記メサの縁部の近傍で、局部的に増加される。こ
れは、最良の結果をもたらすのみならず、結果として容易に製造が可能なダイオ
ードが得られる。
である。例えば、厚さを充分に増加される一方、同時にドーピング濃度を減少さ
せる場合でさえ、パンチスルーの状態を依然として後の時間に遅らせることがで
きる。しかしながら、この減少は、大きな厚さによる正の効果を完全に駄目にす
る程、強過ぎてはいけない。同様な状況は、ドーピング濃度を増加させると決め
た場合に、厚さに関しても発生する。好ましくは、本発明による装置においては
、第２半導体領域の厚さが、上記メサの縁部の近傍で、局部的に増加される。こ
れは、最良の結果をもたらすのみならず、結果として容易に製造が可能なダイオ
ードが得られる。
【０００７】 これは、所望の効果を第１半導体領域への第２導電型のドーピング原子のイオ
ン注入を上記メサ（形成されるべき）の縁部の近傍で実施することにより簡単な
方法で得ることができる、という事実に帰すことができる。結果として、好まし
くは非常に薄い（後に文中で明らかとなるように）第２及び第３半導体領域の特
性が影響を受けるかもしれないという危険性が最小となる。この理由は、上記イ
オン注入が第２及び第３半導体領域の形成前に容易に実施することができるとい
うことである。これら領域は、好ましくは、例えばエピタキシにより形成するこ
とができる。
ン注入を上記メサ（形成されるべき）の縁部の近傍で実施することにより簡単な
方法で得ることができる、という事実に帰すことができる。結果として、好まし
くは非常に薄い（後に文中で明らかとなるように）第２及び第３半導体領域の特
性が影響を受けるかもしれないという危険性が最小となる。この理由は、上記イ
オン注入が第２及び第３半導体領域の形成前に容易に実施することができるとい
うことである。これら領域は、好ましくは、例えばエピタキシにより形成するこ
とができる。
【０００８】 更なる解析は、特に当該装置がキャメルダイオードとして使用される場合、最
良の結果は、該装置における上記ドーピング濃度が非対称構造を呈する場合に得
られることを示している。第３半導体領域のドーピング濃度は、第１半導体領域
におけるドーピング濃度よりも大幅に高い必要がある。同様のことが、第２半導
体領域におけるドーピング濃度にも当てはまる。これらの対策は、優れた自己整
合特性を持つダイオードに繋がる。低いバリアのお陰により、斯様な装置は、非
常に高い電流密度を伝導するために使用するのに非常に適している。第１、第２
及び第３半導体領域に対する適切なドーピング濃度は、好ましくは、各々、１０ １４ ないし１０１５at/cm3の範囲、１０１７ないし１０１９at/cm3の範囲及び１
０１９ないし１０２０at/cm3の範囲であり、例えば、各々、１０１５at/cm3、５
ｘ１０１７at/cm3及び１０１９at/cm3である。
良の結果は、該装置における上記ドーピング濃度が非対称構造を呈する場合に得
られることを示している。第３半導体領域のドーピング濃度は、第１半導体領域
におけるドーピング濃度よりも大幅に高い必要がある。同様のことが、第２半導
体領域におけるドーピング濃度にも当てはまる。これらの対策は、優れた自己整
合特性を持つダイオードに繋がる。低いバリアのお陰により、斯様な装置は、非
常に高い電流密度を伝導するために使用するのに非常に適している。第１、第２
及び第３半導体領域に対する適切なドーピング濃度は、好ましくは、各々、１０ １４ ないし１０１５at/cm3の範囲、１０１７ないし１０１９at/cm3の範囲及び１
０１９ないし１０２０at/cm3の範囲であり、例えば、各々、１０１５at/cm3、５
ｘ１０１７at/cm3及び１０１９at/cm3である。
【０００９】 また、半導体装置を製造する方法であって、基板を含む半導体本体が形成され
ると共に、該半導体本体にはメサが設けられ、前記半導体本体内には第１導電型
の第１半導体領域と、該第１導電型とは反対の第２導電型の第２半導体領域と、
前記第１導電型の第３半導体領域との積層が形成され、前記第１及び第３半導体
領域には当該装置の動作中に電圧が印加される接続導体が設けられ、前記第２半
導体領域の厚さ及びドーピング濃度が、動作中に、該第２半導体領域が完全に空
乏化されるように選択されるような半導体装置の製造方法は、前記第２半導体領
域のうちの投影的に見て前記メサの縁部に隣接する部分に、該第２半導体領域の
残部におけるものより大きな第２導電型のドーピング原子の流束が供給されるこ
とを特徴とする。好ましくは、上記メサの縁部に隣接する第２半導体領域の上記
部分の厚さが増加されるものとする。
ると共に、該半導体本体にはメサが設けられ、前記半導体本体内には第１導電型
の第１半導体領域と、該第１導電型とは反対の第２導電型の第２半導体領域と、
前記第１導電型の第３半導体領域との積層が形成され、前記第１及び第３半導体
領域には当該装置の動作中に電圧が印加される接続導体が設けられ、前記第２半
導体領域の厚さ及びドーピング濃度が、動作中に、該第２半導体領域が完全に空
乏化されるように選択されるような半導体装置の製造方法は、前記第２半導体領
域のうちの投影的に見て前記メサの縁部に隣接する部分に、該第２半導体領域の
残部におけるものより大きな第２導電型のドーピング原子の流束が供給されるこ
とを特徴とする。好ましくは、上記メサの縁部に隣接する第２半導体領域の上記
部分の厚さが増加されるものとする。
【００１０】 本発明による方法の好ましい実施例においては、前記メサの縁部に隣接する前
記第２半導体領域における前記部分が、その場所において、前記第１半導体領域
における該第２半導体領域に隣接する部分にイオン注入処理により第２導電型を
設けることによって、厚さを増加される。好ましくは、第２半導体領域（の残部
）及び第３半導体領域は、エピタキシにより設けられる。同様のことが第１半導
体領域にも当てはまるが、該第１半導体領域は、好ましくは数十ナノメートルの
厚さを持つ第２及び第３半導体領域よりも、例えば数マイクロメートル（大幅に
）厚くすることができる。第２半導体領域の厚さの（局部的）増加は、上述した
ように、薄い厚さにより一層弱い第２及び第３半導体領域が未だ形成されていな
い間に、実施することができる。
記第２半導体領域における前記部分が、その場所において、前記第１半導体領域
における該第２半導体領域に隣接する部分にイオン注入処理により第２導電型を
設けることによって、厚さを増加される。好ましくは、第２半導体領域（の残部
）及び第３半導体領域は、エピタキシにより設けられる。同様のことが第１半導
体領域にも当てはまるが、該第１半導体領域は、好ましくは数十ナノメートルの
厚さを持つ第２及び第３半導体領域よりも、例えば数マイクロメートル（大幅に
）厚くすることができる。第２半導体領域の厚さの（局部的）増加は、上述した
ように、薄い厚さにより一層弱い第２及び第３半導体領域が未だ形成されていな
い間に、実施することができる。
【００１１】 本発明の、これらの及び他の特徴は、以下に述べる実施例から明らかとなり且
つ斯かる実施例を参照して解説されるであろう。
つ斯かる実施例を参照して解説されるであろう。
【００１２】 尚、各図は寸法通りには描かれてはおらず、特に、厚さ方向の寸法は明瞭化の
ために大幅に誇張されている。また、対応する各領域は可能な限り同一の符号に
より示されており、同一の導電型の領域は概ね同一のハッチングを有している。
ために大幅に誇張されている。また、対応する各領域は可能な限り同一の符号に
より示されており、同一の導電型の領域は概ね同一のハッチングを有している。
【００１３】
図１は、本発明による半導体装置の、厚さ方向に直角な概念的断面図である。
所謂パンチスルーダイオードである該装置は、（ここではｎ型の）基板１１を持
つ半導体本体１０を有し、該基板上には第１導電型（ここでは、ｎ型）の第１半
導体領域１、該第１導電型とは反対の第２導電型（即ち、ここではｐ型）の第２
半導体領域２及び第２導電型（即ち、ここではｐ型）の第３半導体領域３の積層
が形成される。半導体本体１０の表面にはメサ１２が設けられ、該メサは上記第
１半導体領域の一部と、上記第２及び第３半導体領域の全体とを（１、２、３）
有している。第１半導体領域１には基板１１を介して接続導体５が設けられる一
方、接続導体６が第３半導体領域３上に設けられる。このようにして、動作中に
おいては電圧が当該ダイオードに印加される。上記第２半導体領域の厚さ及びド
ーピング濃度は、動作中に該第２半導体領域が完全に空乏化されるように、選定
され、このことから当該ダイオードはその名前（パンチスルー）をとっている。
所謂パンチスルーダイオードである該装置は、（ここではｎ型の）基板１１を持
つ半導体本体１０を有し、該基板上には第１導電型（ここでは、ｎ型）の第１半
導体領域１、該第１導電型とは反対の第２導電型（即ち、ここではｐ型）の第２
半導体領域２及び第２導電型（即ち、ここではｐ型）の第３半導体領域３の積層
が形成される。半導体本体１０の表面にはメサ１２が設けられ、該メサは上記第
１半導体領域の一部と、上記第２及び第３半導体領域の全体とを（１、２、３）
有している。第１半導体領域１には基板１１を介して接続導体５が設けられる一
方、接続導体６が第３半導体領域３上に設けられる。このようにして、動作中に
おいては電圧が当該ダイオードに印加される。上記第２半導体領域の厚さ及びド
ーピング濃度は、動作中に該第２半導体領域が完全に空乏化されるように、選定
され、このことから当該ダイオードはその名前（パンチスルー）をとっている。
【００１４】 本発明によれば、当該装置において、第２半導体領域２Ａ、２Ｂには、メサ１
２の縁部の近傍に、第２半導体領域２の中央部２Ａよりも大きな第２導電型（こ
こでは、ｐ型）のドーピング原子の流束（flux）が供給される。該構成のダイオ
ードは、動作電圧よりも低い電圧において既知のダイオードよりも大幅に小さな
電流しか伝導しないことが分かった。本発明は、動作電圧よりも低い電圧におい
て既知のダイオードにより伝導される比較的大きな電流は、このダイオードにお
いては、同時に全ての場所で発生しなければならないパンチスルー状態が動作電
圧よりも低い電圧において既に局部的に発生してしまうという事実に起因すると
いう認識に基づくものである。更なる研究は、斯かるパンチスルー状態がメサ１
２の縁部で先ず発生することを教示している。本発明は、更に、メサ１２の縁部
の近傍で第２半導体領域２のドーピング原子の流束を増加させることにより、こ
の場所におけるパンチスルーの発生が遅らされるという事実にも基づいている。
これの理由は、第２半導体領域２におけるドーピング原子の流束の増加は、該領
域２のドーピング濃度の増加か又は厚さの増加のいずれかを意味するということ
である。上記２つの対策の各々の結果として、第２半導体領域２に隣接する一方
のｐｎ接合の空乏層は、高電圧レベルに到達するまで、該第２半導体領域２に隣
接する他方のｐｎ接合まで届くことはない。上記ドーピング濃度の増加は、第２
半導体領域２における電界の一層急激な低下に繋がり、これは、より高い電圧の
みにより完全な空乏が得られることを意味している。同様の効果が、第２半導体
領域２の厚さを増加させることにより達成される。
２の縁部の近傍に、第２半導体領域２の中央部２Ａよりも大きな第２導電型（こ
こでは、ｐ型）のドーピング原子の流束（flux）が供給される。該構成のダイオ
ードは、動作電圧よりも低い電圧において既知のダイオードよりも大幅に小さな
電流しか伝導しないことが分かった。本発明は、動作電圧よりも低い電圧におい
て既知のダイオードにより伝導される比較的大きな電流は、このダイオードにお
いては、同時に全ての場所で発生しなければならないパンチスルー状態が動作電
圧よりも低い電圧において既に局部的に発生してしまうという事実に起因すると
いう認識に基づくものである。更なる研究は、斯かるパンチスルー状態がメサ１
２の縁部で先ず発生することを教示している。本発明は、更に、メサ１２の縁部
の近傍で第２半導体領域２のドーピング原子の流束を増加させることにより、こ
の場所におけるパンチスルーの発生が遅らされるという事実にも基づいている。
これの理由は、第２半導体領域２におけるドーピング原子の流束の増加は、該領
域２のドーピング濃度の増加か又は厚さの増加のいずれかを意味するということ
である。上記２つの対策の各々の結果として、第２半導体領域２に隣接する一方
のｐｎ接合の空乏層は、高電圧レベルに到達するまで、該第２半導体領域２に隣
接する他方のｐｎ接合まで届くことはない。上記ドーピング濃度の増加は、第２
半導体領域２における電界の一層急激な低下に繋がり、これは、より高い電圧の
みにより完全な空乏が得られることを意味している。同様の効果が、第２半導体
領域２の厚さを増加させることにより達成される。
【００１５】 本例においては、メサ１２に縁部に隣接する第２半導体領域２の部分２Ａ、２
Ｂの厚さが増加される。これにより、優れた結果が達成され、以下に説明するよ
うに、当該装置の製造は非常に簡単になる。
Ｂの厚さが増加される。これにより、優れた結果が達成され、以下に説明するよ
うに、当該装置の製造は非常に簡単になる。
【００１６】 本例では、第１、第２及び第３半導体領域１、２及び３のドーピング濃度の構
造が非対称となるように選定される。第２半導体領域２のドーピング濃度と第３
半導体領域３のドーピング濃度との両方は、第１半導体領域１のものよりも大幅
に高くされる。研究によれば、もっと対称的な構造は、略自己整合特性を有さな
い装置となり（即ち、印加される電圧の極性に無関係に当該装置を介して大電流
がながれ）、これは好ましくないことが分かった。第１、第２及び第３半導体領
域１、２及び３にとり好適であることが分かったドーピング濃度は、１０１４〜
１０１５at/cm3、１０１７〜１０１９at/cm3及び１０１９〜１０２０at/cm3の範
囲で各々変化する。本例では、上記ドーピング濃度は、各々、１ｘ１０１５、１
.８ｘ１０１８及び１ｘ１０１９at/cm3である。この場合、前記領域の厚さは、
各々、９μｍ、４０ｎｍ及び２００ｎｍである。メサ１２の縁部の近傍では第２
半導体領域の厚さは約１μｍに増加され、これは第２半導体領域２の部分２Ｂの
存在に帰することができる。該部分は第１半導体領域１内に没入すると共に、注
入処理後では約０.４の厚さを有し、後続の拡散の後では約１μｍの厚さを有す
る。
造が非対称となるように選定される。第２半導体領域２のドーピング濃度と第３
半導体領域３のドーピング濃度との両方は、第１半導体領域１のものよりも大幅
に高くされる。研究によれば、もっと対称的な構造は、略自己整合特性を有さな
い装置となり（即ち、印加される電圧の極性に無関係に当該装置を介して大電流
がながれ）、これは好ましくないことが分かった。第１、第２及び第３半導体領
域１、２及び３にとり好適であることが分かったドーピング濃度は、１０１４〜
１０１５at/cm3、１０１７〜１０１９at/cm3及び１０１９〜１０２０at/cm3の範
囲で各々変化する。本例では、上記ドーピング濃度は、各々、１ｘ１０１５、１
.８ｘ１０１８及び１ｘ１０１９at/cm3である。この場合、前記領域の厚さは、
各々、９μｍ、４０ｎｍ及び２００ｎｍである。メサ１２の縁部の近傍では第２
半導体領域の厚さは約１μｍに増加され、これは第２半導体領域２の部分２Ｂの
存在に帰することができる。該部分は第１半導体領域１内に没入すると共に、注
入処理後では約０.４の厚さを有し、後続の拡散の後では約１μｍの厚さを有す
る。
【００１７】 基板１１は、６００μｍの厚さを有すると共に、０.００７mΩcm以下の固有抵
抗を有する。本例では、メサ１２は方形であって、１１,９００μm2なる表面面
積と２.４μｍの高さとを有する。該メサは４００ｎｍ厚の絶縁層７により被覆
され、該絶縁層は本例では二酸化シリコンを含む。両接続導体５及び６は、１０
ｎｍのAlSi、１００ｎｍのTiW(N)及び０.５μｍのAlを有する。半導体本体１０
の寸法は、メサ１２のものより約１００μｍ大きい。
抗を有する。本例では、メサ１２は方形であって、１１,９００μm2なる表面面
積と２.４μｍの高さとを有する。該メサは４００ｎｍ厚の絶縁層７により被覆
され、該絶縁層は本例では二酸化シリコンを含む。両接続導体５及び６は、１０
ｎｍのAlSi、１００ｎｍのTiW(N)及び０.５μｍのAlを有する。半導体本体１０
の寸法は、メサ１２のものより約１００μｍ大きい。
【００１８】 図２は、本発明による装置の電流-電圧特性（曲線５０）を示している。比較
のため、曲線５１は従来の装置の電流-電圧特性を示している。本発明による装
置（図１）とは異なり、該従来の装置はメサ１２の縁部の近傍に第２半導体領域
２の増厚された部分２Ｂを有していない。本発明による装置（曲線５０）は、パ
ンチスルーが約１.５Ｖで発生し、１.５Ｖより低い電圧では当該ダイオードを介
して比較的小さな漏れ電流しか流れないことを示している。一方、従来のダイオ
ード（曲線５１）は、パンチスルー電圧より低い電圧においても許容できない程
大きな漏れ電流を示している。これは、本発明の重要さを明確に示している。
のため、曲線５１は従来の装置の電流-電圧特性を示している。本発明による装
置（図１）とは異なり、該従来の装置はメサ１２の縁部の近傍に第２半導体領域
２の増厚された部分２Ｂを有していない。本発明による装置（曲線５０）は、パ
ンチスルーが約１.５Ｖで発生し、１.５Ｖより低い電圧では当該ダイオードを介
して比較的小さな漏れ電流しか流れないことを示している。一方、従来のダイオ
ード（曲線５１）は、パンチスルー電圧より低い電圧においても許容できない程
大きな漏れ電流を示している。これは、本発明の重要さを明確に示している。
【００１９】 図３ないし図５は、本発明による方法を用いた製造の順次のフェーズにおける
、図１に示した装置の厚さ方向に直角な概念的断面図である。ｎ型のＳｉ基板１
１から開始される（図３参照）。該基板１１上には、ｎ型のシリコンのエピタキ
シャル層１を付着することにより（この場合は、１０５０℃なる温度における非
選択的気相エピタキシにより）、第１半導体領域１が形成される。次いで、マス
ク（図示せず）が設けられ、第２半導体領域２の部分２Ｂがｐ型シリコンから形
成され（この場合はイオン注入処理により）、該部分２Ｂは上記第１半導体領域
１内に没入している。本例では、ホウ素イオンが４０keVなる注入エネルギ及び
４ｘ１０１４at/cm2なる流束で注入される。次いで、半導体本体１０は、Ｎ２の
雰囲気内で１０５０℃の温度で焼き戻される。
、図１に示した装置の厚さ方向に直角な概念的断面図である。ｎ型のＳｉ基板１
１から開始される（図３参照）。該基板１１上には、ｎ型のシリコンのエピタキ
シャル層１を付着することにより（この場合は、１０５０℃なる温度における非
選択的気相エピタキシにより）、第１半導体領域１が形成される。次いで、マス
ク（図示せず）が設けられ、第２半導体領域２の部分２Ｂがｐ型シリコンから形
成され（この場合はイオン注入処理により）、該部分２Ｂは上記第１半導体領域
１内に没入している。本例では、ホウ素イオンが４０keVなる注入エネルギ及び
４ｘ１０１４at/cm2なる流束で注入される。次いで、半導体本体１０は、Ｎ２の
雰囲気内で１０５０℃の温度で焼き戻される。
【００２０】 次いで、図３に示す半導体本体１０上に、（図４参照）第２半導体領域２の残
りの部分２Ａが、Ｓｉのｐ型エピタキシャル層２Ａを付着することにより形成さ
れる。しかしながら、この場合、エピタキシャル成長は７００℃なる低温度で行
われる。同様にして、第３半導体領域３が、Ｓｉのｎ型エピタキシャル層３の形
で設けられる。次いで、例えば二酸化シリコン等のマスク層４０が設けられ、パ
ターン化される（図５参照）。次ぎに、メサ１２がエッチングにより形成される
が、ここではプラズマエッチング技術が利用される。最後に、該メサ１２は不活
性化層７（この場合は、二酸化シリコン）により被覆されるが、該層はPECVD（
プラズマ強化化学蒸着）により４００ｎｍの厚さに付着される。フォトリソグラ
フィ及びエッチングにより、メサ１２の頂部において不活性化層７に接触開口が
形成され、前述したように２面の金属化５、６の後に、本発明による装置は最終
組立の準備が整う。
りの部分２Ａが、Ｓｉのｐ型エピタキシャル層２Ａを付着することにより形成さ
れる。しかしながら、この場合、エピタキシャル成長は７００℃なる低温度で行
われる。同様にして、第３半導体領域３が、Ｓｉのｎ型エピタキシャル層３の形
で設けられる。次いで、例えば二酸化シリコン等のマスク層４０が設けられ、パ
ターン化される（図５参照）。次ぎに、メサ１２がエッチングにより形成される
が、ここではプラズマエッチング技術が利用される。最後に、該メサ１２は不活
性化層７（この場合は、二酸化シリコン）により被覆されるが、該層はPECVD（
プラズマ強化化学蒸着）により４００ｎｍの厚さに付着される。フォトリソグラ
フィ及びエッチングにより、メサ１２の頂部において不活性化層７に接触開口が
形成され、前述したように２面の金属化５、６の後に、本発明による装置は最終
組立の準備が整う。
【００２１】 尚、本発明は、ここで説明した例に限定されるものではない。何故なら、当業
者にとっては、本発明の範囲内において多くの修正例及び変形例が可能であるか
らである。例えば、上記例で述べたもの以外の、他の厚さ、他の（半導体）材料
又は他の組成を使用することもできる。また、全ての導電型を反対の導電型に同
時に置換することも可能である。特に、上記第２半導体領域のうちの上記メサの
縁部における局部的な増厚は、他の例として、該第２半導体領域の一方の側（上
側又は下側）の代わりに２つの側に存在するようにしてもよい。例えば前者の場
合、上記メサの全側面に、例えば注入処理により又は拡散により、第２導電型の
ドーピング原子を供給することもできる。
者にとっては、本発明の範囲内において多くの修正例及び変形例が可能であるか
らである。例えば、上記例で述べたもの以外の、他の厚さ、他の（半導体）材料
又は他の組成を使用することもできる。また、全ての導電型を反対の導電型に同
時に置換することも可能である。特に、上記第２半導体領域のうちの上記メサの
縁部における局部的な増厚は、他の例として、該第２半導体領域の一方の側（上
側又は下側）の代わりに２つの側に存在するようにしてもよい。例えば前者の場
合、上記メサの全側面に、例えば注入処理により又は拡散により、第２導電型の
ドーピング原子を供給することもできる。
【００２２】 本発明に関係のない種々の工程も、違った風に実施することもできる。例えば
、プラズマ付着により得られる酸化物層は、他の例として、気相からの付着によ
り形成することもできる。
、プラズマ付着により得られる酸化物層は、他の例として、気相からの付着によ
り形成することもできる。
【００２３】 最後に、本発明による装置及び方法の適用は、単体装置に限られるものではな
いことに注意されたい。他の（半導体）部品を上記半導体本体に集積化すること
も可能である。
いことに注意されたい。他の（半導体）部品を上記半導体本体に集積化すること
も可能である。
【図１】 図１は、本発明による半導体装置の、厚さ方向に直角な概念的断面図である。
【図２】 図２は、本発明による装置の電流-電圧特性と、これと比較するための従来の
ダイオードの電流-電圧特性とを示す。
ダイオードの電流-電圧特性とを示す。
【図３】 図３は、本発明による方法を用いた製造の或るフェーズにおける、図１に示す
装置の厚さ方向に直角な概念的断面図である。
装置の厚さ方向に直角な概念的断面図である。
【図４】 図４は、本発明による方法を用いた製造の次のフェーズにおける、図１に示す
装置の厚さ方向に直角な概念的断面図である。
装置の厚さ方向に直角な概念的断面図である。
【図５】 図５は、本発明による方法を用いた製造の次のフェーズにおける、図１に示す
装置の厚さ方向に直角な概念的断面図である。
装置の厚さ方向に直角な概念的断面図である。
１…第１半導体領域 ２…第２半導体領域 ３…第３半導体領域 ５…接続導体 ６…接続導体 ７…不活性化層（絶縁層） １０…半導体本体 １１…基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フルクス ゴードフリダス エー エム オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ (72)発明者 デ ボアー ヴィーベ ビー オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ (72)発明者 フィツィング ヘンドリク ジー エー オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ (72)発明者 ファン エディー オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ 【要約の続き】 好ましくは、この結果は、第２半導体領域（２）の厚さ を局部的に増加させることにより得られるようにする。 このようにして、本発明によるダイオードにおいては、 低電圧における大幅な電流の低減が得られる。
Claims (10)
- 【請求項１】 基板を含むと共にメサが設けられた半導体本体を有する半導
体装置であって、前記半導体本体は第１導電型の第１半導体領域と、該第１導電
型とは反対の第２導電型の第２半導体領域と、前記第１導電型の第３半導体領域
とを順に有し、前記第１及び第３半導体領域には当該装置の動作中に電圧が印加
される接続導体が設けられ、前記第２半導体領域の厚さ及びドーピング濃度が、
動作中に、該第２半導体領域が完全に空乏化されるように選択されているような
半導体装置において、 前記第２半導体領域のうちの投影的に見て前記メサの縁部に隣接する部分に、
該第２半導体領域の残部におけるものより大きな第２導電型のドーピング原子の
流束が供給されることを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、前記メサの縁部に隣
接する前記第２半導体領域における前記部分が、該第２半導体領域の前記残部の
ものよりも大きな厚さを有していることを特徴とする半導体装置。 - 【請求項３】 請求項１又は請求項２に記載の半導体装置において、前記メ
サの縁部に隣接する前記第２半導体領域における前記部分が、前記第１半導体領
域に部分的に没入していることを特徴とする半導体装置。 - 【請求項４】 請求項１、２又は３に記載の半導体装置において、前記第２
及び第３半導体領域のドーピング濃度が、前記第１半導体領域のドーピング濃度
よりも大幅に高いことを特徴とする半導体装置。 - 【請求項５】 請求項１ないし４の何れか一項に記載の半導体装置において
、前記第１半導体領域のドーピング濃度が１０１４at/cm3と１０１７at/cm3との
間の範囲であり、前記第２半導体領域のドーピング濃度が１０１７at/cm3と１０ １９ at/cm3との間の範囲であり、前記第３半導体領域のドーピング濃度が１０１ ９ at/cm3と１０２０at/cm3との間の範囲であることを特徴とする半導体装置。 - 【請求項６】 請求項１ないし５の何れか一項に記載の半導体装置において
、前記メサは前記第２及び第３半導体領域と、前記第１半導体領域の一部のみと
を有し、該メサの側面は絶縁層により被覆されていることを特徴とする半導体装
置。 - 【請求項７】 半導体装置を製造する方法であって、基板を備える半導体本
体が形成されると共に、該半導体本体にはメサが設けられ、前記半導体本体内に
は第１導電型の第１半導体領域と、該第１導電型とは反対の第２導電型の第２半
導体領域と、前記第１導電型の第３半導体領域との積層が形成され、前記第１及
び第３半導体領域には当該装置の動作中に電圧が印加される接続導体が設けられ
、前記第２半導体領域の厚さ及びドーピング濃度が、動作中に該第２半導体領域
が完全に空乏化されるように選定されるような半導体装置の製造方法において、 前記第２半導体領域のうちの投影的に見て前記メサの縁部に隣接する部分に、
該第２半導体領域の残部におけるものより大きな第２導電型のドーピング原子の
流束が供給されることを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項７に記載の方法において、前記メサの縁部に隣接する
前記第２半導体領域における前記部分が、より大きな厚さを備えることを特徴と
する方法。 - 【請求項９】 請求項８に記載の方法において、前記メサの縁部に隣接する
前記第２半導体領域における前記部分が、その場所において、前記第１半導体領
域における該第２半導体領域に隣接する部分にイオン注入により前記第２導電型
を設けることによって、厚さを増加されることを特徴とする方法。 - 【請求項１０】 請求項７、８又は９に記載の方法において、前記第１、第
２及び第３半導体領域が、前記基板上に前記第１導電型の第１エピタキシャル層
と、前記第２導電型の第２エピタキシャル層と、前記第１導電型の第３エピタキ
シャル層とを順に設けることにより形成されることを特徴とする方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP99302762.2 | 1999-04-08 | ||
| EP99302762 | 1999-04-08 | ||
| PCT/EP2000/002792 WO2000062346A1 (en) | 1999-04-08 | 2000-03-29 | Punchthrough diode and method of manufacturing the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002541682A true JP2002541682A (ja) | 2002-12-03 |
Family
ID=8241320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000611319A Withdrawn JP2002541682A (ja) | 1999-04-08 | 2000-03-29 | パンチスルーダイオード及び同ダイオードを製造する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6459133B1 (ja) |
| EP (1) | EP1090428B1 (ja) |
| JP (1) | JP2002541682A (ja) |
| DE (1) | DE60030059T2 (ja) |
| WO (1) | WO2000062346A1 (ja) |
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