CN106206753A - 包括半导体结构的半导体器件及该半导体器件的制造方法 - Google Patents

包括半导体结构的半导体器件及该半导体器件的制造方法 Download PDF

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Abstract

本发明提供半导体器件以及用于制造半导体器件的方法。在一个示例中，半导体器件包括半导体结构。半电绝缘钝化层覆盖在半导体结构上。基本上完全电绝缘的钝化层覆盖在半电绝缘钝化层上。

Description

包括半导体结构的半导体器件及该半导体器件的制造方法
技术领域
技术领域总体上涉及半导体器件，并且更具体地涉及包括半导体结构诸如快恢复二极管的半导体器件以及用于制造此类半导体器件的方法，其中诸如快恢复二极管的半导体结构具有例如稳定的反向偏置击穿电压。
背景技术
包括快恢复二极管(“FRED”)的半导体器件为人们所熟知，并且为肖特基二极管和P-N结二极管的混合。相比于仅在P-N结二极管或肖特基二极管中可用的布置来说，这种布置在更高的电流下产生更低的正向压降，以及更高的切换速度。当从电流通过模式(当半导体器件正向偏置时)切换回电流阻断模式(当半导体器件反向偏置时)时，期望可以迅速获得所需的反向电压，并且期望该电压一旦被获得就保持稳定。
对于快恢复二极管来说重要的是具有稳定的反向偏置击穿电压(反向偏置击穿电压有时也被称为阻断电压)，以确保半导体器件的性能和可靠性。遗憾的是，一些快恢复二极管，特别是用于相对高电压的应用(例如，大约500V或更大(例如，大约500V至大约2000V))的那些快恢复二极管的反向偏置击穿电压在例如当二极管暴露于水分中(例如，高湿度条件例如超过大约60％的相对湿度)时，并且/或者当二极管或类似半导体结构的表面层上存在痕量离子污染(例如，钠等)时可变化或变得不稳定。具体地，当在存在高湿度的情况下向一些快恢复二极管的主阳极施加负电压偏置时，二极管外部上的静止表面电荷可变得可移动并且集中在一起，以在不期望的位置产生局部的电场凹穴，其可改变二极管的掺杂剂槽或阱的耗尽区，导致例如反向偏置击穿电压的减小(例如，“步入(walk-in)”影响)，从而不利地影响半导体器件的性能和可靠性。另外，在一些情况下，当器件未封装并且/或者并未处于受控的低湿度环境中时，水分对反向偏置击穿电压的降级效果可更严重。因此，在确定对器件的这些影响的程度时应当考虑该器件的测试条件。
因此，期望提供包括半导体结构诸如快恢复二极管等的半导体器件以及用于制造此类半导体器件的方法，即使在例如存在水分的情况下，诸如快恢复二极管等的半导体结构仍具有稳定的反向偏置击穿电压，以改善半导体器件的性能和可靠性。此外，从随后的结合附图和该背景的详细描述和所附权利要求中，其他期望的特征和特性将变得显而易见。
发明内容
本文提供半导体器件以及用于制造半导体器件的方法。根据示例性实施例，半导体器件包括半导体结构。半电绝缘钝化层覆盖在半导体结构上。基本上完全电绝缘的钝化层覆盖在半电绝缘钝化层上。
根据另一个示例性实施例，本发明提供了一种半导体器件。该半导体器件包括被配置成快恢复二极管结构的半导体结构，并且包括N导电类型的掺杂半导体衬底。掺杂半导体衬底具有上表面部分和下表面部分，下表面部分设置在与上表面部分相对的一侧上。掺杂半导体衬底包括P导电类型的中心P+掺杂剂区域，中心P+掺杂剂区域延伸到上表面部分从而限定主阳极。N导电类型的终端N+掺杂剂区域围绕上表面部分以限定沟道停止部。至少一个P导电类型的中间P+掺杂剂区域在主阳极与沟道停止部之间并且与主阳极和沟道停止部隔开设置在上表面部分中，以限定至少一个防护环，上表面部分在。N导电类型的下N+掺杂剂区域在掺杂半导体衬底的下表面部分中形成。第一阳极金属垫电耦合到主阳极，而第二金属结构电耦合到沟道停止部。至少一个氧化物层覆盖在第一阳极金属垫与第二金属结构之间的掺杂半导体衬底上。至少一个金属场板设置在第一阳极金属垫与第二金属结构之间，并且第一阳极金属垫和第二金属结构隔开，从而覆盖在至少一个氧化物层上。半电绝缘钝化层包括第一氮化硅材料，第一氮化硅材料覆盖在至少一个金属场板和至少一个氧化物层上。第一氮化硅材料具有大约7.5×108Ohm·cm至大约2.5×109Ohm·cm的第一体电阻率。基本上完全电绝缘的钝化层包括第二氮化硅材料，第二氮化硅材料覆盖在半电绝缘钝化层上。第二氮化硅材料具有大约1×1015Ohm·cm至大约1×1016Ohm·cm的第二体电阻率。
根据另一个示例性实施例，本发明提供了一种用于制造半导体器件的方法。该方法包括形覆盖在半导体结构上的半电绝缘钝化层。形成覆盖在半电绝缘钝化层上的基本上完全电绝缘的钝化层。
附图说明
在下文将结合以下附图描述各种实施例，在附图中，类似的标号指示类似的元件，并且其中：
图1至图4根据示例性实施例以剖视图示出了在各个中间制造阶段期间的半导体器件以及用于制造半导体器件的方法。
具体实施方式
以下详细描述实质上仅为示例性的，而并非旨在限制各种实施例或其应用和使用。此外，并非旨在受到前述背景或以下详细说明中所呈现的任何原理的限制。
本文预期的各种实施例涉及包括半导体结构的半导体器件以及用于制造此类半导体器件的方法。在示例性实施例中，半导体结构被配置成快恢复二极管结构并且包括掺杂半导体衬底，该掺杂半导体衬底具有限定主阳极的P+掺杂剂区域、限定沟道停止部的终端N+掺杂剂区域以及在掺杂半导体衬底的下表面部分中形成的下N+掺杂剂区域。第一阳极金属垫电耦合到主阳极，而第二金属结构电耦合到沟道停止部。在示例性实施例中，至少一个氧化物层覆盖在第一阳极金属垫与第二金属结构之间的掺杂半导体衬底上。电半绝缘钝化层覆盖在快恢复二极管结构上，并且基本上完全电绝缘的钝化层覆盖在电半绝缘钝化层上。
在示例性实施例中，半导体器件被配置成使得快恢复二极管结构的主阳极和N-掺杂剂区域形成P-N结，即使在例如存在水分的情况下，P-N结仍具有稳定的反向偏置击穿电压。具体地并且如以下将要进一步详细讨论的，在示例性实施例中，当在存在相对高湿度的情况下(例如，大约60％的相对高湿度或更大的相对湿度)向快恢复二极管结构的主阳极施加负电压偏置时，电半绝缘钝化层和基本上完全电绝缘的钝化层配合以帮助减少、防止或消除基本上完全电绝缘的钝化层上的任何静止表面电荷变得可移动并且集中在一起以在一个或多个不期望的位置中产生一个或多个局部的电场凹穴。由此，在示例性实施例中，即使在存在水分的情况下，半导体器件仍具有相对稳定的反向偏置击穿电压，用于改善的性能和可靠性。
图1至图4以剖视图说明了在各个制造阶段期间的半导体器件10。所描述的过程步骤、程序和材料仅被认为是设计用来向本领域的普通技术人员示出用于制造半导体器件的方法的示例性实施例；用于制造半导体器件的方法并不限于这些示例性实施例。制造半导体器件的各个步骤为人们所熟知，并且因此，为简洁起见，许多常规步骤在本文仅将简略提及，或者将完全省略而不提供为人们所熟知的过程细节。
图1根据示例性实施例示出在中间制造阶段期间的半导体器件10的一部分。半导体器件10包括被配置成快恢复二极管结构11的半导体结构。尽管半导体结构被配置成快恢复二极管结构，但要理解的是，半导体结构可被配置成不同于快恢复二极管结构的结构，诸如晶体管结构或其他半导体结构，例如高压半导体结构诸如高压晶体管结构(例如绝缘栅双极型晶体管(IGBT)等)或其他高压半导体结构。快恢复二极管结构11包括由半导体衬底形成的掺杂半导体衬底12，半导体衬底12可代表任何适当的载体材料，诸如硅或硅基材料等。如本文所用，术语“半导体衬底”将用来包含常规用于半导体行业的制作电气器件的半导体材料。半导体材料包括单晶硅材料，诸如通常用于半导体行业的相对纯的或轻杂质掺杂的单晶硅材料，以及多晶硅材料和与其他元素诸如锗、碳等混合的硅。另外，“半导体材料”包含其他材料诸如相对纯的或杂质掺杂的锗、砷化镓、氧化锌、玻璃等。示例性的半导体材料为硅衬底。硅衬底可以为块状硅晶片，或者可以为绝缘层上的薄的硅层(通常被称为绝缘体上的硅或SOI)，绝缘层反过来由载体晶片支撑。
在示例性实施例中，掺杂半导体衬底12由已经掺杂有掺杂剂物质的硅晶片形成，用于在基本上整个晶片上建立N导电类型(由一个或多个N-掺杂剂区域14表示)。如本文所用，符号“-”和“+”为指掺杂水平的相对符号，其中“-”指的是较轻微掺杂或轻掺杂，而相对地，“+”指的是较重掺杂或重掺杂。N型掺杂剂物质包括周期表的V族元素，诸如磷(P)、砷(As)等。
如图所示，掺杂半导体衬底12具有上表面部分16和下表面部分18。已经通过掺杂适当的掺杂剂物质而形成延伸到上表面部分16的中心P+掺杂剂区域20，用于建立P导电类型。P型掺杂剂物质包括周期表的III族元素，诸如硼(B)等。中心P+掺杂剂区域20限定主阳极22用于形成如以下将进一步详细讨论的P-N结。
终端N+掺杂剂区域24围绕掺杂半导体衬底12的上表面部分16，终端N+掺杂剂区域24已经通过掺杂适当的N导电类型掺杂剂物质而形成。终端N+掺杂剂区域24限定沟道停止部26，沟道停止部26形成快恢复二极管结构11的外周长部分。
如图所示，多个中间P+掺杂剂区域28在主阳极22与沟道停止部26之间并且与主阳极22和沟道停止部26隔开设置在掺杂半导体衬底12的上表面部分16中，多个中间P+掺杂剂区域28已经通过掺杂适当的P导电类型掺杂剂物质而形成。中间P+掺杂剂区域28中的每个限定保护环30。
与上表面部分16相对，掺杂半导体衬底12的下表面部分18进一步掺杂有适当的N导电类型掺杂剂物质以任选地形成下N+掺杂剂区域32。在示例性实施例中，主阳极22使用N-掺杂剂区域14形成P-N结。
图案化的氧化物层34、氧化物层36、阳极金属垫38、金属结构40和金属场板42覆盖在掺杂半导体衬底12上。如图所示，阳极金属垫38电耦合到主阳极22，金属结构40电耦合到沟道停止部26，并且图案化的氧化物层34和氧化物层36设置在阳极金属垫38与金属结构40之间。要理解的是，一个或多个氧化物层可以为氧化物的堆叠，或者可以为一个连续的氧化物层。还要理解的是，一个或多个氧化物层可在器件制造期间使用不同的方法形成。氧化物的厚度可根据正在制造的器件而改变。在示例性实施例中，金属场板42覆盖在氧化物层36上，并且在保护环30上方错列或者与保护环30大致垂直对齐，以帮助管理由快恢复二极管在操作期间诸如在相对高电压应用(例如，大约500V或更大的反向偏置击穿电压)中产生的所得电场。在示例性实施例中，尽管未说明，但金属场板42可具有通过氧化物层34和氧化物层36图案化的小的接触窗口，使得金属场板42的金属可直接接触中间P+掺杂剂区域28，中间P+掺杂剂区域28形成位于相应金属场板42下方的保护环30。
在示例性实施例中，图案化的氧化物层34和氧化物层36由电介质氧化物材料诸如氧化硅(例如，二氧化硅(SiO2))形成。在示例性实施例中，图案化的氧化物层34具有从大约至大约的厚度，并且独立地，氧化物层36具有从大约至大约的厚度。在示例性实施例中，阳极金属垫38、金属结构40和金属场板42由导电金属材料诸如铝、铝合金等形成，并且独立地具有从大约至大约的厚度。
半导体器件10的所说明部分可基于人们所熟知的技术形成。在示例性实施例中，通过在提供已经轻掺杂有适当N导电类型掺杂剂物质的硅晶片之后，使用例如热氧化过程在硅晶片上热生长氧化物层，并且使用例如湿法蚀刻过程(例如，氢氯(HF)酸蚀刻)对氧化物层进行图案化以形成图案化的氧化物层34来形成半导体器件10。接下来，使用例如图案化的氧化物层34，附加的光掩模和光刻技术以及多个离子注入过程以将各种适当的掺杂剂物质选择性注入到硅晶片中来形成中心P+掺杂剂区域20、终端N+掺杂剂区域24、中间P+掺杂剂区域28和下N+掺杂剂区域32，用于建立如上所讨论的对应导电类型。另选地，可使用不同于离子注入的方法诸如例如一个或多个基于热的掺杂过程将掺杂剂物质引入到硅晶片中。接下来，使用例如化学气相沉积(CVD)过程沉积氧化物层36，并且将其图案化和蚀刻(例如，类似于氧化物层34的图案化和蚀刻)，随后使用例如等离子体金属沉积过程或物理气相沉积(PVD)过程沉积金属层。然后，使用例如光刻和蚀刻技术将金属层图案化，以形成阳极金属垫38、金属结构40和金属场板42。尽管未说明，但用于快恢复二极管的在本领域中为人们所熟知的背部金属层可以操作性地耦合到半导体器件10。
图2根据示例性实施例说明了在更进一步的制造阶段期间的半导体器件10。该过程通过形成覆盖在快恢复二极管结构11上的半电绝缘钝化层44而继续。如图所示，半电绝缘钝化层44被沉积覆盖在金属场板42、氧化物层、金属结构40上，并且部分沉积在阳极金属垫38上方。在示例性实施例中，半电绝缘钝化层44具有从大约至大约诸如从大约至大约的厚度。
半电绝缘钝化层44为相对的电阻材料，但是允许一个或多个电荷(离子)的一些有限流动。在示例性实施例中，半电绝缘钝化层44具有从大约7.5×108Ohm·cm至大约2.5×109Ohm·cm，诸如从大约1×109Ohm·cm至大约2×109Ohm·cm的体电阻率，独立地具有在大约225kHz至大约450kHz下的从大约450W至大约650W，诸如在大约230kHz至大约250kHz下的从大约500W至大约600W的低频功率，并且独立地具有在13.56MHz下的从大约0W至大约300W，诸如在13.56MHz下的大约0W的高频功率。在示例性实施例中，半电绝缘钝化层44具有从大约2.75至大约3.25，诸如从大约2.9至大约3.)的折射率，并且独立地具有从大约-1×1010Dynes/cm2至大约-2.5×109Dynes/cm2，诸如从大约-7.5×109Dynes/cm2至大约-3.5×109Dynes/cm2的膜应力。
在示例性实施例中，电半绝缘钝化层44为氮化硅材料，其具有从大约0.3Y至大约0.38Y的氮气与硅(N/Si)摩尔比。在示例性实施例中，电半绝缘钝化层44使用等离子体增强化学气相沉积(PECVD)过程沉积，其中氨(NH3)和硅烷(SiH4)以从大约0.8∶1至大约1.25∶1，诸如从大约0.85∶1至大约1.15∶1，例如大约1∶1的氨与硅烷气体比进料。在示例性实施例中，PECVD过程包括使用从大约620sccm至大约780sccm，例如从大约650sccm至大约750sccm的NH3气体流速和从大约620sccm至大约780sccm，例如从大约650sccm至大约750sccm的硅烷气体流速。在示例性实施例中，电半绝缘钝化层44经由PECVD过程以从大约340℃至大约410℃，例如大约390℃至大约410℃的温度，并且独立地以大约2torr至大约3torr，例如从大约2.2torr至大约2.7torr的压力进行沉积。
图3根据示例性实施例说明了在更进一步的制造阶段期间的半导体器件10。该过程通过形成覆盖在电半绝缘钝化层44上的基本上完全电绝缘的钝化层46而继续。在示例性实施例中，基本上完全电绝缘的钝化层46具有从大约至大约(诸如从大约至大约)的厚度。
基本上完全电绝缘的钝化层46为完全或几乎完全电绝缘材料。在示例性实施例中，基本上完全电绝缘的钝化层46具有从大约1×1015Ohm·cm至大约1×1016Ohm·cm，诸如大约3×1015Ohm·cm至大约7×1015Ohm·cm的体电阻率，独立地具有在大约225kHz至大约450kHz下的从大约550W至大约750W，诸如在大约230kHz至大约250kHz下的从大约600W至大约700W的低频功率，并且独立地具有在13.56MHz下的从大约350W至大约550W，诸如在13.56MHz下的从大约400W至大约500W的高频功率。在示例性实施例中，基本上完全电绝缘的钝化层46具有从大约1.92至大约2.08，诸如从大约1.97至大约2.03的折射率，并且独立地具有从大约-6×109Dynes/cm2至大约-3×108Dynes/cm2，诸如从大约-3×109Dynes/cm2至大约-6×108Dynes/cm2的膜应力。
在示例性实施例中，基本上完全电绝缘的钝化层46为氮化硅材料，其具有从大约0.9至大约1.1的氮气与硅(N/Si)摩尔比。在示例性实施例中，基本上完全电绝缘的钝化层46使用PECVD过程沉积，其中氨(NH3)和硅烷(SiH4)以从大约4.5∶1至大约8.2∶1，诸如从大约5.1∶1至大约7.1∶1的氨与硅烷气体比进料。在示例性实施例中，PECVD过程包括使用从大约1550sccm至大约1950sccm，例如从大约1650sccm至大约1850sccm的NH3气体流速，和从大约240sccm至大约340sccm，例如从大约260sccm至大约320sccm的硅烷气体流速，以及从大约800sccm至大约1220sccm，例如从大约900sccm至大约1100sccm的氮气气体流速。在示例性实施例中，基本上完全电绝缘的钝化层46经由PECVD过程以从大约380℃至大约420℃，例如大约390℃至大约410℃的温度，并且独立地以大约2.3torr至大约3.1torr，例如从大约2.45torr至大约2.95torr的压力进行沉积。要理解的是，在此半导体器件的制造期间，电半绝缘钝化层和基本上完全电绝缘的钝化层的堆叠以及这些钝化层的随后图案化可在一次通过中或在两次单独通过(或多次通过)中完成。
图4说明如图3所描绘的半导体器件10，但是其中负电压偏置(由单头箭头48表示)在存在水分的情况下(例如，大约60％的相对高湿度或更大的相对湿度)施加到快恢复二极管结构11的主阳极金属垫38。在示例性实施例中，快恢复二极管结构11为相对高电压的快恢复二极管结构，其具有大约500V或更大，诸如大约700V或更大，诸如大约1000V或更大，诸如大约1200V或更大，例如大约1200V至大约2,000V的反向偏置击穿电压。
如图所示，负电压偏置48在半导体器件10暴露于水分中时(例如，大约60％的相对高湿度或更大的相对湿度)施加到阳极金属垫38，并且沿预期的P-N结在主阳极22与一个或多个N-掺杂剂区域之间发生雪崩击穿(由虚线50表示)，以提供稳定的反向偏置击穿电压。具体地，在示例性实施例中，当在存在大约60％的相对高湿度或更大的相对湿度的情况下向主阳极金属垫38施加负电压偏置48时，基本上完全电绝缘的钝化层46的表面上的静止表面电荷52或离子基本上通过电半绝缘钝化层44中的反电荷54或离子保持在适当位置，反电荷54或离子从与阳极金属垫38、金属结构40和金属场板42的直接接触中提取，以帮助减少、防止或消除静止表面电荷52变得可移动并且集中在一起以在一个或多个非期望位置中诸如靠近沟道停止部26产生一个或多个局部的电场凹穴。由此，在示例性实施例中，即使在存在水分的情况下，半导体器件10仍具有相对稳定的反向偏置击穿电压，用于改善的性能和可靠性。
尽管在本公开的上述详细描述中提出了至少一个示例性实施例，但应该理解的是，存在大量的变型。还应该理解的是，示例性实施例或多个示例性实施例仅为示例，而并非旨在以任何方式限制本公开的范围、适用性或配置。相反，上述详细描述将为本领域的技术人员提供方便的路线图用于实施本公开的示例性实施例。应当理解，在未背离如在随附权利要求书中所阐述的本公开的范围的情况下，可对示例性实施例中描述的元件的功能和布置做出各种改变。

Claims (10)

1.一种半导体器件，其包括：
半导体结构；
半电绝缘钝化层，其覆盖在所述半导体结构上；以及
基本上完全电绝缘的钝化层，其覆盖在所述半电绝缘钝化层上。
2.根据权利要求1所述的半导体器件，其中所述半电绝缘钝化层具有大约至大约的厚度。
3.根据权利要求1所述的半导体器件，其中所述基本上完全电绝缘的钝化层具有大约至大约的厚度。
4.根据权利要求1所述的半导体器件，其中所述半电绝缘钝化层具有大约7.5×108Ohm·cm至大约2.5×109Ohm·cm的体电阻率。
5.根据权利要求1所述的半导体器件，其中所述基本上完全电绝缘的钝化层具有大约1×1015Ohm·cm至大约1×1016Ohm·cm的体电阻率。
6.根据权利要求1所述的半导体器件，其中所述半电绝缘钝化层具有大约2.75至大约3.25的折射率。
7.根据权利要求1所述的半导体器件，其中所述基本上完全电绝缘的钝化层具有从大约1.92至大约2.08的折射率。
8.根据权利要求1所述的半导体器件，其中所述半电绝缘钝化层在大约225kHz至大约450kHz下具有大约450W至大约650W的低频功率。
9.一种半导体器件，其包括：
半导体结构，其被配置成快恢复二极管结构并且包括：
N导电类型的掺杂半导体衬底，并且所述掺杂半导体衬底具有上表面部分和下表面部分，所述下表面部分设置在与所述上表面部分相对的一侧上，其中所述掺杂半导体衬底包括：
P导电类型的中心P+掺杂剂区域，其延伸到所述上表面部分从而限定主阳极；
所述N导电类型的终端N+掺杂剂区域，其围绕所述上表面部分从而限定沟道停止部；
至少一个所述P导电类型的中间P+掺杂剂区域，其在所述主阳极与所述沟道停止部之间并且与所述主阳极和所述沟道停止部隔开设置在所述上表面部分中，从而限定至少一个保护环；以及
所述N导电类型的下N+掺杂剂区域，其在所述掺杂半导体衬底的所述下表面部分中形成；
第一阳极金属垫，其电耦合到所述主阳极；
第二金属结构，其电耦合到所述沟道停止部；
至少一个氧化物层，其覆盖位于所述第一阳极金属垫与所述第二金属结构之间的所述掺杂半导体衬底；
至少一个金属场板，其设置在所述第一阳极金属垫与所述第二金属结构之间，并且与所述第一阳极金属垫和所述第二金属结构隔开，从而覆盖所述至少一个氧化物层；以及
半电绝缘钝化层，其包括覆盖所述至少一个金属场板和所述至少一个氧化物层的第一氮化硅材料，其中所述第一氮化硅材料具有大约7.5×108Ohm·cm至大约2.5×109Ohm·cm的第一体电阻率；以及
基本上完全电绝缘的钝化层，其包括覆盖所述半电绝缘钝化层的第二氮化硅材料，其中所述第二氮化硅材料具有大约1×1015Ohm·cm至大约1×1016Ohm·cm的第二体电阻率。
10.一种用于制造半导体器件的方法，所述方法包括以下步骤：
形成覆盖在半导体结构上的半电绝缘钝化层；以及
形成覆盖在所述半电绝缘钝化层上的基本上完全电绝缘的钝化层。
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