CN101006517A - 电气器件及其制造方法 - Google Patents

电气器件及其制造方法 Download PDF

Info

Publication number
CN101006517A
CN101006517A CNA2005800276523A CN200580027652A CN101006517A CN 101006517 A CN101006517 A CN 101006517A CN A2005800276523 A CNA2005800276523 A CN A2005800276523A CN 200580027652 A CN200580027652 A CN 200580027652A CN 101006517 A CN101006517 A CN 101006517A
Authority
CN
China
Prior art keywords
layer
break
memory element
programmable resistance
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2005800276523A
Other languages
English (en)
Inventor
P·H·沃尔利
F·P·威德肖芬
V·M·G·范阿克特
T·J·伊今克
N·兰伯特
A·W·马斯曼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN101006517A publication Critical patent/CN101006517A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0014—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明涉及一种电气器件(图6)，其具有与穿通二极管(S)串联连接的可编程电阻器(PR)。本发明也涉及一种制造这种电气器件的方法。该方法包括步骤：提供叠层，该叠层包括设置在第二导电率类型半导体材料的第二层和第三层之间的第一导电率类型半导体材料的第一层，其中第二导电率类型与第一导电率类型相反，并提供一层具有可编程电阻率的材料，具有可编程电阻率的该材料层与所述半导体材料的第二和第三层之一电接触。

Description

电气器件及其制造方法
技术领域
一种重要的新型非易失性存储器是基于对具有可编程阻抗材料的使用。基于这些材料的存储器具有优点：它们能更好地被按比例缩减到与基于电荷的存储器例如DRAM相比更小的尺寸。其中最突出的技术是MRAM、相变存储器、可编程金属化单元(PMC)、RRAM和分子存储。
背景技术
一般来说，上述技术中的存储元件是具有至少两个非易失性阻态的电阻器。其独特的阻态能够通过电压、电流或其两者的应用来被编程。
US5,296,716和US6,607,974描述了存储矩阵，其包括硫族化物材料的存储元件。这种类型的材料依据其状态显示出不同的电性能。在非晶态其显示出比结晶态更高的电阻率。另外，该材料能够处于多个中间状态之一当中。该状态可通过使一个区域即所谓的该材料的有源区经受一个较强的电流来进行控制。通过测量在较低电流时的电阻率，该材料的状态即可被测定而不用改变它。
为了从多种选择中选择特定的存储元件，该存储元件与所选择的具有非线性电性能的器件相串连。根据存储矩阵中的二极管阵列是在正向偏置模式还是在反向偏置模式下工作，在已知存储矩阵中使用的该类型的选择器件可以是例如常规二极管的pn二极管，齐纳二极管或者雪崩二极管。
已知存储矩阵中的选择器件是两端选择器件。其具有两个端子，所述端子由具有不同掺杂类型的半导体材料组成，即p型掺杂端子和n型掺杂端子。为了确保欧姆接触，要求用两种不同的材料将这些端子连接到导线。这使得已知电气器件的制造相对复杂。
发明内容
本发明的一个目的在于提供一种电气器件，其以不太复杂的方式制造。根据本发明，为实现该目的所述选择器件为穿通二极管。穿通二极管为非线性元件，其包括具有第一导电率类型的至少第一和第二区域，和位于第一和第二区域之间的具有第二导电率类型的第三区域。第一和第三区域在一边，第三和第二区域在另外一边，从而形成两个相对设置的整流结。至少其中之一可借助其它反向偏置结的电场而能被正向偏置。第三区域的宽度足够小且其掺杂剖面是这样的，其使得在所述结之一在至少一个偏置方向上被击穿之前在两结之间发生穿通。穿通二极管具有相同掺杂类型的两个端子。因此，在制造过程的不同步骤中，其使用的不同材料的数量比已知电气器件的制造过程中少，从而导致不太复杂的制造过程。能被用于半导体和金属电极的材料具有很宽的范围。不完整的列表包括：元素半导体和它们的合金(即Si，Ge，SixGe1-x)、III-V(即GaAs，...)、II-VI(ZnS，...)、黄铜、硫族化物、金属氧化物、硫化物等能被使用。作为一个选择，聚合物或有机分子可被用于替换上面列表中的无机半导体材料。由于使用低温(非外延)沉积技术，半导体材料通常为多晶相，然而在一些情况下也可获得单晶半导体材料。金属可从例如Cu，Al，Ti，TiN，Ta，TaN，Ni，Co，Ag，Pt，Ru(O2)，合金中选择。此外，例如能够使用势垒金属。
在一个实施例中，穿通二极管具有两个n型掺杂端。这使得可以相对容易的方式获得导线与穿通二极管连接的欧姆接触。这对于硅穿通二极管尤其具有吸引力，因为对于硅中的n型掺杂，电气有源掺杂元素的浓度相对较大。
在根据本发明集成电路的另一个实施例中，穿通二极管包括第一导电率类型的半导体材料的第一区域，其位于第二导电率类型的半导体材料的第二区域和第三金属区域之间。这些金属层的存在仅轻微地影响二阶(second-order)性能。
穿通二极管的非对称电性能可以通过采用非对称的掺杂分布获得，其包括电极附近的低掺杂n型或p型区域。
穿通二极管可以设置来在正向和反向交替操作。不像其它的二极管，例如pn二极管或齐纳二极管，穿通二极管尤其适合于在正向和反向提供相似的电流。进一步地，例如与齐纳二极管不同，电流的幅度能在相对大的范围得到很好的控制。当流过可编程电阻器的电流J相对高时，例如超过104A/cm2，这是尤其有用的。在相对高的电流，电气器件可能发生老化，例如由于电迁移导致的老化。通过使用具有交替极性的电流，这些影响可以减少。穿通二极管相比于其它已知的两端选择器件具有能够提供其两个极性具有相似幅度的电流的优点。
当可编程电阻器具有第一态和第二态，从第一态到第二态和从第二态到第一态的转换要求具有相反极性的电信号时，穿通二极管的有关能够提供两种极性的电流的另一个优点是明显的。这种类型的可编程电阻器的例子是可编程金属化单元，和分子存储单元。这些电阻器要求不同极性的电流以把它们由第一态切换到第二态，并且返回。与其它已知的两端选择器件不同，穿通二极管能够以可控制的方式输送这些交替极性的电流。尤其是，穿通二极管能够输送比基于相变技术(熔化和再结晶)、可编程金属化单元技术(成丝)和分子单元技术(分子的氧化/还原)的可编程电阻器所要求的104A/cm2更高的较高电流密度J。
在一个实施例中，穿通二极管包括多晶材料，例如多晶硅。因为其允许相对快的空穴捕获，所以在这样的选择器件中可获得相对短的断开时间。
穿通二极管和可编程电阻器可构成存储单元，其可以用电流方便地编程和读取。
电气器件，例如集成电路，可包括多个这样的存储元件。集成电路可包括其它的电路，例如处理器单元，时钟，电源单元等。存储元件可以存取，例如通过一个公共的第一导线和每个存储元件各自的相应第二导线。
本发明对于在包括这种存储单元阵列、第一组导线和第二组导线的电气器件中的应用尤其有利，其中存储元件被设置在存储矩阵中且每一存储元件被连接在第一组导线中的一个导线和第二组导线中的一个导线之间。发明者认为，在可编程电阻和作为选择器件的穿通二极管结合的存储器中漏电流可以显著地减小。发现在需要编程并读取可编程电阻器的电压-电流范围内，穿通二极管具有非常好的电特性。当具有陡峭的电流-电压倾斜时，穿通二极管允许高的电流密度。后者对于在半选择模式中漏电流的实质性减少是有利的。
在US4,254,427中描述了具有穿通二极管作为选择器件的ROM。然而在ROM器件中，选择器件仅被用于选择数据是否从存储元件读出。在可重写存储器中其位置明显的更加复杂，因为其不仅对读存储元件是必要的，且要在至少两种不同的状态下写也是必要的，而不影响其它存储元件的状态，和避免过多的漏电流。
在存储矩阵中，通过提供连接至具有在互为相反的方向上偏离参考电压的各电压的被选择存储元件的第一组的导线和第二组的导线，存储元件能被写、擦除和读。为了防止通过经由非选择存储单元的漏电流干扰其它存储元件的写或擦除或读操作，存储矩阵能在半选择模式下操作，在这种模式中，其它的导线被提供参考电压，这种模式优选用于包括对称存储元件的实施例，即，其中电阻元件能被与写时所使用的电压或电流相反的电压或电流擦除，并且其中选择器件具有对称的I-V特性。
在可替换实施例中，存储元件是非对称的，即存储元件在擦除时和写时的电压或电流极性是相同的。在非对称的实施例中，选择器件通常具有非对称的I-V特性，在这个可替换实施例中，存储矩阵优选在全选择模式下驱动。在此与选择的存储单元相关联的第一组的导线以及与选择的存储单元不相关联的第二组的导线用第一电压驱动，并且与选择的存储单元相关联的第二组的导线以及与选择的存储单元不相关联的第一组的导线用第二电压驱动。第一和第二电压在互为相反的方向上偏移参考电压。
在全选择模式中，存储矩阵被设置来在操作模式下驱动，在该操作模式中与选择的存储元件相关联的第二组的导线用偏移参考电压的第一电压驱动，并且所有的其它导线用参考电压驱动。以这种方式可以擦除一整列。
根据本发明制造电气器件的方法，包括步骤：提供包括设置在具有第二导电率类型半导体材料的第二和第三层之间的具有第一导电率类型半导体材料的第一层的叠层，其中第二导电类型与第一导电类型相反，并提供具有可编程电阻率的一层材料，具有可编程电阻率的该材料层与半导体材料的第二和第三层之一电接触。
该叠层包括构成穿通二极管的各层。该叠层可被图案化以形成穿通二极管，从而形成相对紧凑的电气器件。可替换地，穿通二极管可通过所提供的层构成。叠层可以是水平叠层，即其各层基本平行于衬底的主表面的叠层，这些层都设置在衬底上。可替换地，该叠层可为垂直叠层，即各层基本垂直于衬底的主表面的叠层，这些层都设置在衬底上。这些层可通过沉积提供。可替换地，或附加地，这些层可通过衬底的注入区域来提供，各注入区域形成所述层。
具有可编程电阻率的材料层可以被图案化以形成可编程电阻器，图案化具有可编程电阻率的材料层的步骤和图案化所述叠层的步骤可在一个步骤中实现，因为重叠误差可被避免，使得其具有相对容易的工艺和相对紧凑的电子器件。
附图说明
本发明的这些和其它方面将结合附图给出更详细的描述，其中：
图1示意性地示出了基于电阻的存储器；
图2A和2B示意性地示出了这种存储器在半选择模式下的操作；
图3A和3B示意性地示出了这种存储器在全选择模式下的操作；
图4示意性地示出了根据本发明的存储矩阵；
图5示出了具有可编程电阻的存储器及其属性的概观；
图6示意性地示出了根据本发明的存储元件的第一实施例；
图7示出了具有图6中示出的存储元件的存储器阵列在写和擦除时的电性能；
图8示出了具有图6中示出的存储元件的存储器阵列在读出时的电性能；
图9示意性地示出了根据本发明的存储元件的第二实施例；
图10示出了具有根据图9的存储元件的存储器阵列在编程时的电性能；
图11示出了具有根据图9的存储元件的存储器阵列在编程时电性能的一个不同方面；
图12再一次示出了具有根据图9的存储元件的存储器阵列在读出时电性能的一个不同方面；
图13A和13G示出了制造根据本发明的存储器阵列的第一方式；
图14A和14C示出了制造根据本发明的存储器阵列的第二方式；
图15A和15B示出了制造根据本发明的存储器阵列的第三方式。
这些图不是按比例画的。
具体实施方式
图1示意性地示出了存储矩阵。其包括以行和列配置的多个存储元件Mij。为了清楚这里仅示出了2列和3行，但是典型的存储矩阵可以包括相当多的数量，例如10,000行和列。存储单元，例如M13，包括在第一导线(WL1，WL2)和第二导线(BL1，BL2，BL3)之间串联连接的可编程电阻PR和选择器件S。
图2A和2B示意性地示出了在半选择模式下存储元件如何被选择。为了清楚在这里未示出存储元件。而仅在其连接的导线交叉处通过一个点来象征性的表示选择的存储元件。如图2A所示，在矩阵中第3行、第3列的存储元件能在半选择模式下通过提供导线被选择，其中导线被连接至选择的存储元件并分别具有电压Vp、0，所述电压在互为相反的方向上偏离参考电压Vp/2。这导致选择的存储元件的选择器件呈现导电态，以使得存储元件被编程至期望的状态。然而在这种方式下，在相同的行或列中的其他存储元件上也存在电压差。不幸地，在已知器件中看到后面的存储元件的选择器件也开始导电，虽然其比选择的存储元件的选择器件的导电率低。这导致相对高的功率消耗，且当读选择的存储单元的内容时会引起噪声。相对照的结果应用于在图2B中的位置。在此通过将电压0和Ve施加至与选择的存储元件相关联的导线和将参考电压Ve/2施加至其他的导线，以将选择的存储元件中的内容擦除。相同行或相同列上的存储元件的电压降Ve/2导致了漏电流。尤其在大的矩阵中其能导致大量的功率消耗。
图3A和图3B显示了全选择模式，一种选择存储元件的可替代方式。与选择的存储元件相关联的导线再一次被提供电压(Vp，0)，所述电压在互为相反的方向上偏离参考电压Vp/2。与半选择模式相反，相比于选择的行导线，没有与选择的存储元件相关联的行导线(未选择的行导线)被提供反相偏置电压(0)。同样，相比于选择的行导线，未选择的行导线被提供反相偏置电压(Vp)。使用非对称选择器件能使目前的漏电流实质性地减小。在全选择模式下的擦除被示于图3B中。在此通过提供具有擦除电压(Ve)的列，一列存储元件被一次擦除。在全选择模式下擦除单个的存储元件是不可能的。
图4示意性地示出了根据本发明的集成电路IC，其具有多个存储元件M，该存储元件包括串联连接的可编程电阻和穿通二极管(参看图6和9)。
集成电路IC进一步包括第一组导线C1(字线WL1，…，WL5)和第二组导线C2(位线BL1，…，BL4)。存储元件M被排列成存储矩阵且每一存储元件M被连接在第一组C1中的一个导线和第二组C2中的一个导线之间。为了清楚这里显示的集成电路IC仅包括有限数量的字线和位线。实际的存储矩阵例如可以包括1000-10000条字线和位线。在该实施例中显示出，字线和位线分别通过接受存储地址ADDR的第一地址解码器AD1和第二地址解码器AD2来控制。经由专门位线BL1，…，BL1传导的电流能被电流灵敏放大器CSA感测，以便确定选择的存储单元的状态。
具有可编程电阻的各种材料对于本领域技术人员是公知的。以下技术通过举例方式来描述。
MRAM(磁阻随机存取存储器)使用磁阻材料，磁阻材料根据本地存在的磁荷的方向和强度具有电阻。R.Scheuerlein等人在ISSCC，Digest of Technical papers pp128 2000以及S.Tekrani等人在ISSCC，Digest of Technial paper spp128 2001中对MRAM有详细的描述。
PCRAM(相变随机存取存储器)，如S.Lai和T.Lowrey，在Tech.DigestIEDM，paper 36.5(2001)中描述的，其使用一种其状态能在非晶和结晶之间变化的材料。而该状态决定了材料的电阻率。
PMC存储元件使用位于具有可溶解的纳米纤丝的电极之间的电化学单元。通过施加第一极性的电压，金属线形成在电极之间，所以该单元呈现低阻态。通过施加相反极性的电压，金属被氧化，且该单元呈现出高阻态。例如参见US6084796。
这些技术的另外一个例子是RRAM，如W.Zhuang等人在Tech.Digeat IEDM，pg143(2002)中描述的。
也有另一种可编程电阻存储器基于分子存储，其被更详细地描述在HP/UCLA组的Science 289 2000 1172(2003)中。
这些材料的特性被总结在图5所示的表中。其中第一栏中的材料的编程方式在第二栏中被描述。对于相变材料(PCRAM)，例如要求最小量的功率来将材料加热到足够的程度。而其是否是用高电流和低电压或其它方式实现并不是非常相关。在MRAM中编程电流是决定性的。在大多数其它器件中决定材料呈现何状态的是电压。第四栏描述了在器件上的电压和电流密度方面对选择器件的要求。
根据本发明的集成电路中的存储元件的可能实施例现在将参考图6至12作更详细的描述。
图6示出了根据本发明的集成电路中的对称存储元件的例子。显示的存储元件在这里包括串联连接的可编程电阻PR和穿通二极管S。
在本实施例中，可编程电阻PR是具有(可溶解)纳米纤丝的电化学单元。可编程电阻元件PR是PMC单元，其包括银制的顶电极PR1，Ag0.33Ge0.20Se0.47固态电解质PR2，和金属底电极PR3。PR2层的厚度t1，即层PR1和PR3之间的距离，典型地为30nm，后一电极可以包括势垒金属，如TiW，TiN，Ta(N)，W，WSi2。通过施加正电势至银电极PR1，银离子将减少且将在顶电极形成银线。当银线接触底电极PR3时将生成低电阻通路(“1”)。对于反向偏置，银线将被氧化且生成银离子，导致高阻态(“0”)。对于“1”态的典型值为50kΩ。断开电阻非常高。在本实施例中假设为10MΩ。
在本实施例中，穿通二极管S是对称型的，其包括位于第二导电率类型半导体材料的第二区域S1和第二导电率类型半导体材料的第三区域S3之间的第一导电率类型半导体材料的第一区域S2。穿通二极管S1-S3可以为通常的规格。以举例的方式，其以硅器件来实现，该硅器件具有掺杂As且浓度为1020cm-3的n+层S1，掺杂B且浓度为5×1018cm-3的p层S2，和掺杂As且浓度为1020cm-3的n+层S3。阳极和阴极之间的间隔，即层S1和S3之间的距离t2为30nm。存储元件的直径d为50nm。如图2A，2B中示意性示出的半选择方案被用于读、写和擦除。要被编程的存储元件接受全电压Vp。其它的存储元件可以具有零、正的半偏压Vp/2和负的半偏压-Vp/2。
在图7中显示了PT二极管的I-V特性DIV。进一步地，在用Vp＝2.5V进行写(+字线极)时，对于全选择条件LS和HS和对于半选择条件LH和HH低阻态和高阻态的负载线被分别显示。负载线显示出关系V＝Vp-I*R，其中I是通过串联设置的选择器件S和可编程电阻PR中的电流，R是可编程电阻的瞬时值。相关负载线和特性DIV的交叉点决定了在操作状态中选择器件的电流和电压。由于器件是对称的，同样的条件被应用于擦除存储元件M。
首先描述写操作，假定起始条件是高阻态(在对一个块进行写之前假定所有位都被擦除)。从图7可清楚的看出，在10MΩ(HS)到50kΩ(LS)的范围内电阻器上的电压VRES大于+0.3V。因此，可编程电阻将呈现低阻态。进一步地，电流很大(＞100nA)足以对可编程电阻器PR在(sub)μs范围内编程。其次，可以看到对于半选择器件(两个极)，电流比最大电流小超过104倍。在半选择存储元件中，电阻器上的电压降小于10mV。因此，可以忽略小的寄生编程电流的流动和干扰(即无意的写或擦除)。对于擦除操作情况是相似的。因此，对于编程是可能的，即在短时间内选择性地写或擦除位。下面来讨论读出。电阻器上的电压降应该更小(以避免进一步地编程)。
在图8中示出了对于全选择和半选择LS，HS；LH，HH条件在读取时的PT二极管I-V特性(DIV)与低和高R电阻器的负载线。读电压为2.1V。选择的低电阻单元的读电流是1.7μA，这对于读出是足够的。电阻器上的电压降小于0.1V，这对于减少不期望的编程动作是足够低的。
对于高电阻读电流低于50倍，因此，对于读出有足够的富余。最后，通过半选择器件的寄生电流比读电流低4到5个量级。这表示在兆位阵列中的读出是可能的。
从上面描述的结果可以清楚的看出对称的PT选择器件非常适合于电化学单元。
在可编程电阻存储器中非对称穿通器件的应用实施例将参考图9在下面描述。穿通器件S相继具有掺杂As且浓度为1020cm-3的n+层S1，掺杂B且浓度为5×1018cm-3的p+层S2，掺杂B的p层S3，其掺杂浓度基本小于p+层S2中的掺杂浓度例如为5×1017cm-3，和掺杂As且浓度为1020Cm-3的n+层S4，其中阳极和阴极之间的间隔，即层S1和S4之间的距离t1共为62nm，其中的20nm是由于p+掺杂区域S2的厚度t2造成的。
可编程电阻PR是具有硫族化物Ge2Sb2Tes合金(10-20nm的厚度t3)PR2的PCRAM，其中PR2被夹在电极层PR1、PR3之间，PR1、PR3为W(钨)基材料TiW、W、WSi2，或者其它合适的材料，例如TiN、Ta、TaN。电极PR3之一的面积可以与电极PR1的相等或者可替换地它可以小于PR1的面积，例如，小于(50nm)2以减小编程电流，而编程电流典型的为50μA。低阻态和高阻态被分别设定为10kΩ和250kΩ。因为编程电流是高的，所以穿通二极管具有100nm这样一个相对大的直径d。PCRAM用具有相同极性的脉冲写和擦除。因此，需要一个非对称的穿通二极管。
在图10中示出了PT二极管的I-V特性DIV与高阻和低阻HS，LS的负载线。在正向上进行编程、擦除和读出。编程电压是2.5V。对于低阻情况，电阻器上的电压降是0.75V。对于高阻情况是0.87V。电流能力对于缩小尺寸的电极(1D限制)的复位是足够的。非选择器件有一个非常低的电流(0.1pA)，所以在电阻器上几乎没有任何电压降(参看图11中的反向特性)。因此对于非对称的PT器件不期望的编程是可以忽略的。各单元可以通过对材料快速加热然后快速冷却来擦除。
对于读出器件需要减小的电流。在图12中，示出了对于读出电压为1.8V时的I-V特性和负载线。在低电阻器和高电阻器上的电压降分别为0.13和0.23V。读出电流是12.6μA。损耗功率足够的低以确保读出没有干扰。对于足够高的读出速度(＞MHz)读出电流也足够的高。反向上的漏电流比读出电流小5-6个数量级。因此非对称PT器件可很好的适用于单极阵列中。
参考图13A至13G和图14A至14C来说明根据本发明制造存储器的两种可能方法。第一种提供一个相对高温度的后端处理，例如，钨基互连技术。第二种按照低温的铜后端技术。
图13A-13G显示了第一种制造方法，其基于钨金属化技术。钨金属化需要使用较高温度的预算。本实施例将处理非对称器件，该非对称器件是用确定的CMOS兼容技术和材料为2T器件制造的。PMC单元被用为可编程电阻，但是其它合适的材料也能被用来作为替换。
电气器件包括衬底，例如在图中没有示出的硅或GaAs晶片，并且其中可以形成其它的电气元件，例如晶体管或电阻器。衬底可具有电介质层，其中设置有导电层，例如用于与其它电气元件(如果存在的话)互连。导电层包括互连层和连接邻近互连层的插塞。这些元件在半导体制造工艺中是公知的。在图13A中，示出了单个的互连层10和相应的钨插塞11，但是本发明并不局限于仅一个互连层和/或一个插塞。当钨插塞形成后，一个组合的势垒层/接触电阻层12，例如Ti/TiN/Ti的叠层通过溅射被沉积，如图13A所示。在该层的顶部，采用LPCVD工艺在单个沉积步骤中沉积具有总厚度接近200nm的非晶硅层20。非晶硅层底部21的厚度为30nm，且高浓度的掺杂砷或磷，其掺杂的浓度范围为1020-1021cm-3。甚至掺杂浓度可以高至掺杂剂的固溶度。非晶硅层(i)的顶部22有意地不掺杂。
在接下来的步骤中，其结果如图13B所示，非晶硅层的顶部22被提供有p型注入，例如通过用B或BF2在注入能量为10-20keV和剂量约为1013cm-2下进行体掺杂，以及提供有n型注入，例如具有低于10keV的注入能量和接近3×1015cm-2的注入剂量。以这种方式形成非对称的p型体掺杂和发射极掺杂。
接着，可以沉积薄的等离子体氮化物层14来作为盖层，其可在后续的蚀刻步骤中作为硬掩模，和作为CMP停止层。然后由此形成的叠层被蚀刻以形成2T选择器件，如图13C所示。这个步骤后面是低温(≈400℃)金属间电介质沉积和氧化CMP步骤，CMP步骤中氮化物层14用作CMP停止层(参看图13D)。
此后，非晶层20在低温(大约500-700℃)下进行再结晶。可以使用脉冲准分子激光进行加热。RTP退火、RTO步骤(激活并通过生长薄的氧化层钝化侧壁)或者甚至炉内退火作为其它的选择。结果，非晶层20被再结晶并具有多晶形态。在再结晶化中，通过从非晶相向结晶相的转变杂质被电激活至高的程度(与固相外延相似)。在氮化物去除后，沉积薄的金属/势垒层17(例如Ni，Co，Ti，…/TiN)，然后是硅化物形成步骤，其结果如图13E所示。进一步地，通过硅化物的形成可以在n+硅硅化物界面获得低的接触电阻。因此，通过热预算细致地最优化，电激活可以很高且杂质扩散可以被忽略。可选的氢(炉或等离子体)退火能被应用以改进激活和减少漏电流。
如图13F所示，包括金属电极31，具有特定数量金属离子的非晶固态电解质32和第二金属电极33的叠层30以这个顺序通过溅射被沉积。其后沉积等离子氮化物盖层18。在图案化存储元件后，沉积金属间电介质16’(可以是HDP-CVD氧化物或氮化物/氧化物叠层)。CMP被用于平坦化该结构，氮化硅层18可作为CMP停止层(参看图13G)。此后，第二金属间电介质被沉积，槽15被蚀刻，槽被势垒13填充以及W-互连19用CVD沉积钨来形成，接着进行钨CMP步骤。存储元件处理结束。包括可编程电阻器30和穿通二极管20的最后的存储元件如图13H所示。
参考图14A-14C来描述与铜镶嵌技术兼容的低温处理过程。在铜金属化层40和相应的插塞41被形成后，第一叠层50通过沉积势垒层51(如Ta)、接触层52(可以为AuGeNi)、用硅掺杂的半导体53(可以为n型GaAs)和另一接触层54和势垒层55形成。势垒层51、55和接触层52、54被溅射，GaAs层53通过MOCVD沉积。GaAs层53是多晶的。以这种方式形成穿通二极管。其后，通过溅射形成由势垒层61，电极层62，PMC材料63，接触层64和势垒层65组成的第二叠层60。势垒层55和61可以组合。在第二叠层60的顶上沉积薄的等离子氮化物层42。叠层50、60被图案化(参看图14B)，其后沉积金属间电介质层。在电介质CMP后(停止在氮化物层42上)氮化物层42被选择性地除去。
此后，沉积第三IMD层43，蚀刻槽44，槽被势垒层45和铜填充，接着进行铜CMP。以这种方式形成第二铜互连层46。该过程可被重复几次。其允许制造具有多层的单独存取的存储元件的电气器件，即提供存储元件的三维阵列。
在本实施例中，位于两金属接触层52、54之间的半导体53构成了选择元件50。半导体层53和相应金属层52、54之间的界面形成了背对背设置的两个二极管，其效果上类似于穿通二极管。半导体层可为n型掺杂，例如浓度大于5×1017cm-3的硅。半导体层53具有小于100nm的厚度。
在另一实施例中，穿通二极管被集成在例如硅晶片或GaAs晶片半导体衬底中。作为在先进的SOI CMOS技术中实施的例子将参考图15A，15B在下面描述。在该实施例中，选择器件是横向的穿通二极管，其可以采用例如90nmCMOS技术的标准IC工艺来容易地制造，而没有主要工艺的替换。
在例如通过埋置氧化物的衬底70上的标准SOI STI隔离71形成厚度为60nm的硅岛后，通过离子注入和快速热退火形成修正的p型阱体81、阳极82和阴极83。P型阱81可以以注入能量10keV和剂量1013cm-2注入B。阴极83和阳极82可以以注入能量10keV和剂量3×1015cm-2注入As。接着在1000℃下退火1秒钟。阴极和阳极之间的间隔小于70nm。如图15A所示的硅化物保护层84被沉积并图案化以确保阳极82和阴极83不会通过硅化物层短路。可替换地，晶体管的栅极可以用来阻碍硅化物形成。其后，形成包括第一钨插塞72的标准接触技术且暴露阳极82，接着沉积一层存储器材料92，例如硫族化物相变材料，其可以是Ge2Sb2Te5，且可以夹在如TiW的两电极91、93之间。在图案化由层91、92、92形成的可编程电阻器90之后，第二接触件73形成到可编程电阻器90的顶电极93。第三接触件74形成来暴露选择元件80的阴极83。接触件73和74可以在相同的步骤形成。以这种方式可以减少一个掩模。该工艺以一标准铜金属化工艺结束，以将接触件73和74分别连接至字线75和位线76。由此获得的包括与穿通二极管80串联连接的可编程电阻器90的所述器件以截面形式示出在图15B。
应注意本发明的保护范围并不受限于此处描述的实施例。根据本发明的电气器件中的穿通二极管，对本领域技术人员基于这个领域的公知常识来说具有可想到的任意功能实施。本发明的保护范围也不受限于权利要求中的参考标记。术语“包括”不排除除权利要求提到的之外的其它部件。元件之前的词语“一”并不排除多个这样的元件。本发明存在于每一个新的特征或各特征的组合。

Claims (12)

1、一种电气器件(图6)，具有与穿通二极管(S)串联连接的可编程电阻器(PR)。
2、根据权利要求1所述的电气器件(图6)，其中穿通二极管(S)具有两个n型掺杂端。
3、根据权利要求1所述的电气器件(图6)，其中穿通二极管(S)被设置为在正向和反向交替操作。
4、根据权利要求3所述的电气器件(图6)，其中可编程电阻器(PR)具有第一态和第二态，从第一态到第二态的转换和从第二态到第一态的转换要求具有相反极性的电信号。
5、根据权利要求1所述的电气器件，其中穿通二极管(20)包括多晶材料。
6、根据权利要求1所述的电气器件(图6)，其中穿通二极管(S)和可编程电阻器(PR)构成存储单元。
7、根据权利要求6所述的电气器件(IC)，包括存储单元(M)的阵列、第一组导线(C1)和第二组导线(C2)，其中该存储元件(M)被排列成存储矩阵且每一存储元件被连接在第一组(C1)中的一个导线和第二组(C2)中的一个导线之间。
8、一种制造如权利要求1所述的电气器件的方法，该方法包括步骤：
提供叠层，该叠层包括设置在第二导电率类型半导体材料的第二层和第三层之间的第一导电率类型半导体材料的第一层，其中第二导电率类型与第一导电率类型相反，和
提供一层具有可编程电阻率的材料，具有可编程电阻率的该材料层与所述半导体材料的第二和第三层之一电接触。
9、根据权利要求8所述的方法，其中该叠层被图案化以形成穿通二极管。
10、根据权利要求8所述的方法，其中具有可编程电阻率的该材料层被图案化以形成可编程电阻器。
11、根据权利要求9和10所述的方法，其中图案化具有可编程电阻率的该材料层和图案化该叠层的步骤在一个步骤中完成。
12、根据权利要求8所述的方法，其中该叠层被横向提供在衬底的主表面上。
CNA2005800276523A 2004-06-16 2005-06-09 电气器件及其制造方法 Pending CN101006517A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP04102744 2004-06-16
EP04102744.2 2004-06-16

Publications (1)

Publication Number Publication Date
CN101006517A true CN101006517A (zh) 2007-07-25

Family

ID=34979040

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2005800276523A Pending CN101006517A (zh) 2004-06-16 2005-06-09 电气器件及其制造方法

Country Status (6)

Country Link
EP (1) EP1759392A2 (zh)
JP (1) JP2008503085A (zh)
KR (1) KR20070049139A (zh)
CN (1) CN101006517A (zh)
TW (1) TW200614234A (zh)
WO (1) WO2005124787A2 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102623045A (zh) * 2011-01-27 2012-08-01 中国科学院微电子研究所 阻变型随机存储单元及存储器
CN102750979A (zh) * 2011-04-21 2012-10-24 中国科学院微电子研究所 阻变存储器单元
CN102844865A (zh) * 2009-07-13 2012-12-26 希捷科技有限公司 具有穿通访问的垂直非易失性开关及其制造方法
CN107689799A (zh) * 2011-05-31 2018-02-13 科洛斯巴股份有限公司 具有非线性元件的切换器件

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135659A (ja) * 2006-11-29 2008-06-12 Sony Corp 記憶素子、記憶装置
KR100911473B1 (ko) * 2007-06-18 2009-08-11 삼성전자주식회사 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법
JP2009199695A (ja) * 2008-02-25 2009-09-03 Toshiba Corp 抵抗変化メモリ装置
US7869258B2 (en) * 2008-06-27 2011-01-11 Sandisk 3D, Llc Reverse set with current limit for non-volatile storage
US9030867B2 (en) 2008-10-20 2015-05-12 Seagate Technology Llc Bipolar CMOS select device for resistive sense memory
CN102077347B (zh) 2009-05-28 2013-01-23 松下电器产业株式会社 存储单元阵列以及其制造方法、非易失性存储装置、存储单元
US8159856B2 (en) 2009-07-07 2012-04-17 Seagate Technology Llc Bipolar select device for resistive sense memory
US8274130B2 (en) 2009-10-20 2012-09-25 Sandisk 3D Llc Punch-through diode steering element
US8017433B2 (en) * 2010-02-09 2011-09-13 International Business Machines Corporation Post deposition method for regrowth of crystalline phase change material
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
JP5566217B2 (ja) * 2010-07-30 2014-08-06 株式会社東芝 不揮発性記憶装置
JP5075959B2 (ja) 2010-09-14 2012-11-21 株式会社東芝 抵抗変化メモリ
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US8462580B2 (en) * 2010-11-17 2013-06-11 Sandisk 3D Llc Memory system with reversible resistivity-switching using pulses of alternatrie polarity
CN103168359B (zh) 2010-12-03 2016-05-04 松下知识产权经营株式会社 非易失性存储元件和非易失性存储装置及它们的制造方法
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
WO2013046217A2 (en) * 2011-06-13 2013-04-04 Indian Institute Of Technology Bombay Selector device for bipolar rram
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US8866121B2 (en) 2011-07-29 2014-10-21 Sandisk 3D Llc Current-limiting layer and a current-reducing layer in a memory device
US8659001B2 (en) 2011-09-01 2014-02-25 Sandisk 3D Llc Defect gradient to boost nonvolatile memory performance
US8698119B2 (en) 2012-01-19 2014-04-15 Sandisk 3D Llc Nonvolatile memory device using a tunnel oxide as a current limiter element
US8686386B2 (en) 2012-02-17 2014-04-01 Sandisk 3D Llc Nonvolatile memory device using a varistor as a current limiter element
JP5763004B2 (ja) 2012-03-26 2015-08-12 株式会社東芝 不揮発性半導体記憶装置
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US9741765B1 (en) 2012-08-14 2017-08-22 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
US20140241031A1 (en) 2013-02-28 2014-08-28 Sandisk 3D Llc Dielectric-based memory cells having multi-level one-time programmable and bi-level rewriteable operating modes and methods of forming the same
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7801532A (nl) * 1978-02-10 1979-08-14 Philips Nv Halfgeleiderinrichting.
US4646266A (en) * 1984-09-28 1987-02-24 Energy Conversion Devices, Inc. Programmable semiconductor structures and methods for using the same
US6130835A (en) * 1997-12-02 2000-10-10 International Business Machines Corporation Voltage biasing for magnetic RAM with magnetic tunnel memory cells
JP2002541682A (ja) * 1999-04-08 2002-12-03 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ パンチスルーダイオード及び同ダイオードを製造する方法
JP2004047791A (ja) * 2002-07-12 2004-02-12 Pioneer Electronic Corp 有機薄膜スイッチングメモリ素子及びメモリ装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102844865A (zh) * 2009-07-13 2012-12-26 希捷科技有限公司 具有穿通访问的垂直非易失性开关及其制造方法
CN102844865B (zh) * 2009-07-13 2016-04-06 希捷科技有限公司 具有穿通访问的垂直非易失性开关及其制造方法
CN102623045A (zh) * 2011-01-27 2012-08-01 中国科学院微电子研究所 阻变型随机存储单元及存储器
CN102623045B (zh) * 2011-01-27 2014-10-29 中国科学院微电子研究所 阻变型随机存储单元及存储器
CN102750979A (zh) * 2011-04-21 2012-10-24 中国科学院微电子研究所 阻变存储器单元
CN102750979B (zh) * 2011-04-21 2015-05-13 中国科学院微电子研究所 阻变存储器单元
CN107689799A (zh) * 2011-05-31 2018-02-13 科洛斯巴股份有限公司 具有非线性元件的切换器件

Also Published As

Publication number Publication date
WO2005124787A3 (en) 2006-03-16
JP2008503085A (ja) 2008-01-31
KR20070049139A (ko) 2007-05-10
WO2005124787A2 (en) 2005-12-29
EP1759392A2 (en) 2007-03-07
TW200614234A (en) 2006-05-01

Similar Documents

Publication Publication Date Title
CN101006517A (zh) 电气器件及其制造方法
US10586593B2 (en) Programmable resistive device and memory using diode as selector
CN101335330B (zh) 具有钨化合物存储部的存储器装置及其工艺方法
US9076523B2 (en) Methods of manufacturing embedded bipolar switching resistive memory
US7728322B2 (en) Programmable metallization cell structures including an oxide electrolyte, devices including the structure and method of forming same
US7372065B2 (en) Programmable metallization cell structures including an oxide electrolyte, devices including the structure and method of forming same
US7149108B2 (en) Memory array of a non-volatile RAM
US9105468B2 (en) Vertical bit line wide band gap TFT decoder
US6856536B2 (en) Non-volatile memory with a single transistor and resistive memory element
US8520425B2 (en) Resistive random access memory with low current operation
US9165933B2 (en) Vertical bit line TFT decoder for high voltage operation
US8520424B2 (en) Composition of memory cell with resistance-switching layers
US8724369B2 (en) Composition of memory cell with resistance-switching layers
US7932506B2 (en) Fully self-aligned pore-type memory cell having diode access device
US7817464B2 (en) Phase change memory cell employing a GeBiTe layer as a phase change material layer, phase change memory device including the same, electronic system including the same and method of fabricating the same
US20060034116A1 (en) Cross point array cell with series connected semiconductor diode and phase change storage media
US20050254291A1 (en) Semiconductor memory component in cross-point architecture
US8681531B2 (en) Memory cells, methods of forming memory cells, and methods of programming memory cells
JP2011129705A (ja) 半導体記憶装置
US8384198B2 (en) Resistance change memory and manufacturing method thereof
KR20140040675A (ko) 쌍극성 저장소자 및 이를 형성하는 방법을 채용하는 메모리 셀을 가진 복수-레벨 메모리 어레이
JP2011199035A (ja) 半導体記憶装置
CN107045884A (zh) 非易失性存储器单元
US11043533B2 (en) Switch and method for fabricating the same, and resistive memory cell and electronic device, including the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: NXP CO., LTD.

Free format text: FORMER OWNER: KONINKLIJKE PHILIPS ELECTRONICS N.V.

Effective date: 20080516

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20080516

Address after: Holland Ian Deho Finn

Applicant after: Koninkl Philips Electronics NV

Address before: Holland Ian Deho Finn

Applicant before: Koninklijke Philips Electronics N.V.

C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication