CN101335330B - 具有钨化合物存储部的存储器装置及其工艺方法 - Google Patents

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Abstract

本发明公开了一种具有钨化合物存储部的存储器装置及其工艺方法。钨氧化合物存储部是使用非关键掩膜氧化钨材料形成，或者在部分实施例中不需要任何掩膜亦可形成。在此揭露的存储器装置包括一底电极及一存储器元件，且存储器元件位于底电极上。存储器元件包括至少一钨氧化合物且至少可编程为至少二种电阻状态。上电极包括一阻隔材料，位于存储器元件上，且此阻隔材料是用以避免金属离子从上电极移动到存储器中。

Description

具有钨化合物存储部的存储器装置及其工艺方法
技术领域
本发明是有关于一种存储器装置及制造高密度存储器装置的方法，且特别是有关于一种具有以钨氧化物为一数据储存材料的存储器装置。
背景技术
非易失性存储器装置包括磁性随机存取存储器(magnetic randomaccess memory，MRAM)、铁电式随机存取存储器(ferroelectric randomaccess memory，FRAM)、相变化随机存取存储器(phase-change randomaccess memory，PCRAM)以及其它电阻式随机存取存储器(resistiverandom access memory，RRAM)。电阻式随机存取存储器由于其简单的结构及存储单元尺寸小而引起了许多注意。
适当地通过于集成电路中施加各电平的电子脉冲来使氧化金属衬底的电阻式随机存取存储器介于二个或更多稳定范围内改变其电阻值，而且电阻值可被随机存取的读取及写入来指出储存的数据。
以氧化镍(NiO)、二氧化钛(TiO2)、二氧化铪(HfO2)以及二氧化锆(ZrO2)为存储单元中的存储器材料的电阻式随机存取存储器已经做过研究。如Baek等人发表「以非对称单极电压脉冲驱动二元氧化物的高度可微缩非易失性电阻式存储器(High Scalable Non-Volatile Resistive Memory using Simple Binary Oxide Driven byAsymmetric Unipolar Voltage Pulses，IEDM Technical Digest pp.23.6.1-23.6.4，IEEE International Electron Devices Meeting 2004)」一文。这些存储单元是以一非自我对准工艺形成于MIM结构中，其中M为作为电极的贵重金属以及I为氧化镍(NiO)、二氧化钛(TiO2)、二氧化铪(HfO2)以及二氧化锆(ZrO2)其中之一。MIM结构需要许多额外的掩膜及图案化工艺才能形成贵重金属电极及存储器材料，此外更导致较大尺寸的存储单元。
以氧化铜(CuxO)作为存储单元的存储器材料的电阻式随机存取存储器也已做过研究。如Chen等人的「作为先进存储器应用的非易失性电阻开关(Non-Volatile Resistive Switching for Advanced MemoryApplications，IEDM Technical Digest pp.746-749，IEEE InternationalElectron Devices Meeting 2005)」一文。氧化铜材料是通过将作为存储单元的底电极的铜热氧化而形成，而上电极是由双层的钛/氮化钛膜组成的薄膜沉积及刻蚀而成。然而，此结构需要许多额外的掩膜来形成上电极及底电极，并因此会导致较大尺寸的存储单元。如Chen等人所揭露的，在擦除过程所施加的电场会将铜离子推入氧化铜中，而使得具有铜的底电极会让存储单元的擦除变得复杂化。此外，氧化铜则具有一相对10倍小的电阻窗。
以铜-三氧化钨(Cu-WO3)作为存储单元的存储器材料的电阻式随机存取存储器也已做过研究。如Kozicki等人所发表的「基于铜-氧化钨固态电解质的低电压非易失性开关元件(A Low-Power NonvolatileSwitching Element Based on Copper-Tungsten Oxide Solid Electrolyte，IEEE Transactions on Nanotechnology pp.535-544，Vol.5，September2006)」一文。其揭露利用钨金属、以氧化钨及光扩散铜(photodiffusedcopper)为主的固态电解质以及铜的上电极来制造开关元件。开关元件通过成长或沉积氧化钨于钨材料上形成，再形成一层铜于氧化钨上且铜通过光扩散至氧化钨中以形成固态电解质，并且将铜层形成于固态电解质上及图案化以作为一上电极。开关元件通过施加偏压来改变电阻值，而导致铜离子从上电极电沉积至固态电解质中，并且于第539页第一行叙述：「上电极若缺乏铜会导致无法预测的开关动作」。此结构需要一铜上电极，包含几个工艺步骤来形成固态电解质，以及需要相对两极的偏压引发铜离子注入来编程及擦除固态电解质。
因此，希望能提供具有大电阻窗且具有小尺寸的存储单元的自我对准金属氧化物存储器材料的存储单元结构应用于高密度的电阻式随机存取存储器中。此外，需要最少的制造步骤的高密度的电阻式随机存取存储器的制造方法也希望能与现有的制造技术兼容，且兼容于同一集成电路中的外围电路的制造。
发明内容
有鉴于此，本发明的主要目的在于提供一种具钨氧化合物存储部的存储器装置，与其制造方法及编程方法。
此处所描述的存储器装置包括一底电极及位于底电极上的存储器元件。存储器元件包括至少一钨氧化合物且可编程为至少二种电阻状态。上电极包括一阻隔材料，且位于存储器元件上。阻隔材料是用以避免金属离子自上电极移动至存储器元件中。
此处所描述的存储器制造方法，包括提供一次元件，次元件具有一存储单元区以及一外围区。存储单元区包括一存取装置及一第一钨元件，且第一钨元件与存取装置耦接。外围区包括一逻辑装置以及一第二钨元件，且第二钨元件与逻辑装置耦接。第一钨元件及第二钨元件延伸至次元件的一上表面上。一掩膜形成于次元件的上表面上。部分第一钨元件被氧化，以形成一存储器元件，其中存储器元件包括至少一钨氧化物且可编程为至少二种电阻状态。形成一上电极，其中上电极包括位于存储器元件上的一阻隔材料，且阻隔材料是用以避免金属离子从上电极移动至存储器元件中。
此处所描述的存储单元编程方法包括选取一存储单元，其中存储单元包括一存储器元件，且存储器元件包括至少一钨氧化合物以及可编程为至少二种电阻状态。该方法包括决定存储单元的数据值，以及施加一脉冲波序列以储存数据值，脉冲波序列用于设定存储器元件的电阻状态为对应数据值的一电阻值。
此处所描述的存储单元包括，以自我对准钨氧化物为主的存储部，且存储部可经由钨材料的氧化形成。钨材料通常使用于后段工艺(back-end-of-line，BEOL)中，使存储部能以最少步骤完成。由于存储部的自我对准，所以存储部的形成能以非关键掩膜形成，且于部分实施例中更不需要额外的掩膜。另外，存储部的形成更可兼容于现有集成电路的外围电路工艺。
为让本发明的上述内容能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明。
附图说明
图1A绘示依照一实施例的存储单元的剖面图，其中存储单元具有一与底电极接触且延伸通过一介电层与上电极接触的插塞结构。
图1B至图1D绘示依照本实施例的图1A中制造存储单元的方法。
图2至图12是绘示实施例中具有存储部的存储单元储存二可切换的数据值，包括一高电阻值关闭态(high-resistance Off state)及低电阻值开启态(low-resistance On state)：
图2绘示测量钨插塞距表面的不同深度的氧离子及钨离子的X射线光电子光谱(X-ray Phtelectron Spectroscopy，XPS)数据。
图3绘示依照图2中钨离子的XPS数据的反褶积(deconvolution)图。
图4绘示存储单元中具有开/关电流比值大于100的一线性(开启状态)及一非线性(关闭状态)两种不同种类的电流-电压特性。
图5绘示存储单元的电阻值于开启状态及关闭状态相对于循环次数的循环耐用性测试，显示出大于1千次循环的耐用性。
图6绘示存储单元于开启状态及关闭状态超过2000小时的150℃烘烤测试。
图7绘示存储单元于开启状态及关闭状态超过2000小时的250℃的烘烤测试。
图8绘示施加不同应力读取电压于开启状态的存储单元于受测时间中电阻值的相对改变量。
图9绘示对应读取电压及读取循环次数的存储单元的从关闭状态至开启状态的存储单元的电阻比值函数。
图10绘示存储单元于读取电压接近零伏特时温度对于关闭状态电流密度J的影响。
图11绘示于存储单元的开启状态与温度的关系图。
图12绘示存储单元于关闭状态及开启状态下温度对于电阻值及导电度的影响。
图13至图19是绘示本实施例中存储单元的存储部用以储存四种切换数据值(二位)的数据：
图13绘示存储部的较低区的氧含量较低。
图14绘示施加脉冲于存储单元的编程击发次数对于存储部的电阻值的影响。
图15绘示Nc1及Nc2与偏压配置及编程脉冲时间的高度相关性。
图16分别绘示图14中电阻状态“11”、“10”、“01”及“00”的电流-电压曲线。
图17绘示温度对施加接近0伏特电压的状态“00”的电流密度的影响。
图18绘示室温下存储单元的四种电阻状态对时间的关系。
图19绘示150℃下存储单元的四种电阻状态对时间的关系。
图20绘示集成电路的简单方块图，且此集成电路包括使用一个或多个钨氧化合物组成的嵌入式电阻式存储器所构成的存储单元阵列。
图21绘示使用在此所述的存储单元建构的存储器阵列的示意图。
图22绘示图21中垂直于字线的部分存储单元阵列的剖面图。
图23绘示依照图22的实施例的俯视图。
图24绘示位于衬底上具有存储部及外围区的存储器装置的剖面图。
图25至图28绘示依照第一实施例的制造方法，且经由此制造方法则会形成如图24中存储器装置。
图29至图32绘示依照第二实施例的制造方法。
图33至图36绘示依照第三实施例的制造方法。
图37绘示依照图36的另一替代实施例。
图38至图41绘示依照第四实施例的制造方法。
图42绘示依照图41的另一替代实施例。
图43绘示图22中可编程为四种不同电阻状态的一的存储单元的读取电流对读取次数的关系图。
【主要元件符号说明】
10、2131、2132、2133、2134、2135、2136、2137、2138：存储单元
11：底电极
12：上电极
13、2160：存储器元件
14：金属部
1 5、2162、2500、2720、2730、2740：存储部
16、2900、3600、3800、4100：介电层
17：厚度
18、2460：上表面
20、3620、3630、3640、3700、4120、4130、4140、4200：沟道
21：顶表面
22：钨插塞
2060：存储器阵列
2061：列译码器
2062、2112a、2112b、2112c、2112d：字线
2063：接脚译码器
2064、2114a、21 14b、3200、3650、4150：位线
2065：总线
2066：方块
2067：数据总线
2068：偏压配置供应电压
2069：状态机
2071：数据汇入线
2072：数据汇出线
2074：其它电路
2075：集成电路
2110、2110b、2110c、3310：同源线
2150：设定、重设定及读取模式的y译码器及字线驱动器
2152：设定、重设定及读取模式的位线电流源
2154：源极线终端电路
2161：钨部
2170：漏极
2200：衬底
2205：隔离结构
2210：介质
2215、2220、2424、2425：掺杂区
2216、2221：导电层
2230：第一分隔距离
2232、2233、2234：存取晶体管
2235：第二分隔距离
2240：字线宽度
2290：存储部
2300：位线宽度
2310：位线分隔距离
2350：面积
2400：存储器装置
2420：外围区
2422：逻辑装置
2423：栅极结构
2426、2427：硅化物层
2450、2520、2530、2540：导电塞
2600、2910、3400、3405、3810、3820：光刻胶层
2610、3410、3830：厚度
2700：残留的光刻胶
3300：存储单元区
具体实施方式
以下提供有关图1至图43的结构实施例及本发明的方法的描述。本说明书所揭露的特定实施例并非用以限定本发明，且本发明亦可使用其它特征、元件、方法及实施例来实施。于不同实施例中相同元件是参照相同标号。
请参照图1A，其绘示依照实施例的存储单元10的剖面图。存储单元10具有一存储器元件13，且此存储器元件13是与底电极11接触且延伸通过一介电层16与上电极12接触。存储器元件13包括一金属部14及存储部15。金属部14例如包括钨，且存储部15是自我对准至金属部14。存储部15具有一厚度17以及一上表面18，此上表面18是与上电极12接触。底电极11及上电极12两者分别耦接至额外的元件(未绘示)，例如储存装置及位线。
存储部15包括一或更多钨氧化合物(tungsten-oxygencompounds，WOx)，例如为三氧化钨(WO3)、五氧化二钨(W2O5)及二氧化钨(WO2)。存储部15的厚度17例如小于或等于约50纳米(nm)，本实施例的厚度17大约为12纳米。
上电极12(一些实施例会包含部分的位线)包括位于存储器元件13的一阻隔材料。阻隔材料可有效地避免金属离子从上电极12移动至存储器元件13。于一些实施例中，上电极12亦可包括超过一层。比如说，上电极12也可包括位为阻隔层上的一导电层。此导电层例如包括一个或多个的元素，且元素是选自于钛(Ti)、钨(W)、钼(Mo)、铝(Al)、钽(Ta)、铜(Cu)、铂(Pt)、铱(Ir)、镧(La)、镍(Ni)、氮(N)、氧(O)、钌(Ru)及其组合。于一实施例中，上电极12包括一多层结构，一第一氮化钛层(TiN)是于存储器元件13上，一铜化铝(AlCu)层于第一氮化钛层上，以及第二氮化钛层是于铜化铝层上。
在此所使用的阻隔材料是以减少或消除金属离子移动来避免金属离子移动。阻隔材料例如包括氮化钛(TiN)、氮化硅钛(TiSiN)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、氮化硅钽(TaSiN)、氮化硅钨(WSiN)。阻隔材料例如也可具有介于1纳米至70纳米的厚度。
底电极11为一电性导电元件。举例来说，底电极11也可作为存取装置的漏极端或者为二极管的一端。于一实施例中，底电极11包括一多层结构。一第一氮化钛位于存储器元件13上。一铜化铝位于第一氮化钛上以及第二氮化钛位于铜化铝上。于另外的例子中，底电极11也可包括一或更多元素，此元素是选自于钛(Ti)、钨(W)、钼(Mo)、铝(Al)、钽(Ta)、铜(Cu)、铂(Pt)、铱(Ir)、镧(La)、镍(Ni)、氮(N)、氧(O)、钌(Ru)及其组合。
操作时，于上电极12及底电极11两者施加电压，而使电流经由存储器元件13在底电极11及上电极12之间流动，而使存储部15的电阻产生可编程的改变。其中，电阻是用以表示存储单元10中储存的数据值。于其它实施例，存储单元10的存储部15也可储存二个或更多位的数据。
存储部15的形成步骤如图1B至图1D所示。图1B至图1D绘示依照本实施例的图1A中制造存储单元的方法。依照习知的标准前段工艺(front-end-of-the-line，FEOL)。如图1B所示，一沟道20形成于介电层16内，以暴露出底电极11，其中此介电层16具有上表面21。
接着，如图1C所绘示的，具有一上表面18的一钨插塞22形成于沟道20中。钨插塞22可经由沉积钨材料于沟道20内来形成，如化学气相沉积法(Chemical Vapor Deposition CVD)。接着进行平坦化步骤例如为化学机械抛光(Chemical Mechanical Polishing，CMP)。
接着，氧化部分的钨插塞22以形成自我对准至钨部14的存储部15，产生如图1D所绘示的具有存储器元件13的结构。氧化可包括一等离子体氧化步骤以及一选择性的热氧化步骤。等离子体氧化是用以形成一存储部15，且可使钨氧化合物浓度随着距上表面的距离变化呈一梯度分布的氧化钨(WxOy)形成。
由于钨插塞22的氧化而使存储部15形成，且存储部15形成可以使用非关键掩膜(non-critical mask)定义阵列中那些钨插塞22要包括存储部15，以及那些钨插塞22要留着连接阵列中各层。故熟知本技术领域者可了解，依据此阵列结构，部分实施例不需要额外掩膜。
接着，包括阻隔材料的上电极12形成于图1D的结构上，而形成了如图1A中所绘示的存储单元10，其中上电极12于某些实施例中亦可包括部分的位线。于一实施例中，上电极12包括位于存储器元件13上的氮化钛、铜化铝及氮化钛的多层堆栈。
图2至图12是绘示实施例中具有存储部15的存储单元10储存包括一高电阻值关闭态(high-resistance Off state)及低电阻值开启态(low-resistance On state)的二可切换数据值(1位)的数据。根据绘示于图2至图12的试验实施例的数据，存储部15是以等离子体氧化存储器元件13的钨材料而形成，且此存储部15的厚度17大约为120埃(Angstroms)。
图2是绘示存储器元件13的X射线光电子光谱(X-RayPhotoelectron Spectroscopy，XPS)数据，显示测量距钨插塞的表面，在深度为0埃(如图2中a:O及a:W)、15埃(如图2中b:O及b:W)、70埃(如图2中c:O及c:W)以及140埃(d:O及d:W)的氧离子(左侧)及钨离子(右侧)。
图3绘示依照图2中钨离子的XPS数据的反褶积(deconvolution)以及显示出存储器元件13的钨离子从上表面18随着深度的的垂直变化。如图3中所示，靠近上表面18是以三氧化钨占主要成分，而较深的区域则包含了较多化合物如三氧化钨、五氧化二钨、二氧化钨等。由等离子体氧化形成的存储部15引起离子价数(W+6、W+5、W+4及W0)单调递减，也降低了较深区域中氧离子的含量。
图4绘示存储单元10中具有开/关电流比值大于100的一线性(开启状态)及一非线性(关闭状态)两种不同种类的电流-电压特性。于上电极12及底电极11间具有大约4至5伏特的电压差及大概具有持续时间50纳秒(ns)及80纳秒(ns)的脉冲可以用以切换存储单元10于开启状态及关闭状态之间。利用较高电压且持续时间小于10纳秒(ns)的较短脉冲也可用以切换存储单元10的状态。
图5绘示循环耐用测试中于存储单元10的电阻值于开启状态及关闭状态相对于循环次数的关系，其中表示大于1千次的循环耐用性。
图6及图7分别绘示存储单元10于开启状态及关闭状态进行超过2000小时的150℃及250℃的烘烤测试，以展示出存储单元10的超高热稳定性。于烘烤测试后，存储单元10仍然可以重新编程为开启状态及关闭状态两者任一。
图8绘示施加不同测试读取电压于开启状态的存储单元10中相对改变的电阻比值相对于测试时间的关系。图9绘示对应读取电压及读取循环次数的存储单元10的从关闭状态至开启状态的存储单元的电阻比值函数。由图8及图9展示出存储单元10具有良好的抗读取干扰能力。举例来说，于数十纳秒的读取速度下，利用施加小于200毫伏特(mV)的读取电压引起的小干扰，而装置读取耐用性至少为1013次。
图10绘示存储单元于读取电压接近零伏特时温度对于关闭状态电流密度J的影响。关闭状态电流密度J系相当地符合于T-1/4的虚线，假设变程跳跃(variable-range hopping，VRH)传导机制(conductionmechanism)的关闭状态的费米能量(Fermi energy)位于靠近局域态(localized state)。变程跳跃传导机制的方程式描述如下：
J～kT·exp(-CT-1/4)sinh(DV/kT)            (1)
此处C和D为常数，且k为波尔兹曼常数(Boltzman constant)。如方程式(1)所示，当电压靠近零时，则电流密度与exp(-CT-1/4)的相关性最强。如图10中插图的虚线超越正弦函数符合关闭状态的存储单元10的电流-电压曲线，则进一步强化变程跳跃传导机制的假设。从图10嵌入的数据中推测电子从W+m的氧空位(oxygen vacancy)跳跃至W+n的氧空位的跳跃距离大约为15埃。跳跃距离较长极有可能反应出关闭状态的高电阻值。
图11绘示于开启状态的存储单元10的温度关系图。在低温(接近0K)时的有限残余电阻值是假设于开启状态下以金属导电为主，金属导电使得电流-电压特性接近欧姆(Ohmic)(线性)。在大约40Ω1cm-1(如图11中插图)的导电率下，此金属状态显现接近最小金属导电率(minimum-metallic-conductivity，MMC)，当局域态没有靠近费米能级(Fermi level)时为最弱的金属状态。通过电压脉冲使变程跳跃(VRH)转变为最小金属导电率(MMC)(也就是从关闭状态转为开启状态)，或者相反的过程的型态，最有可能是安德森过金属-绝缘相变(Anderson metal-insulator transition)。也就更加支持图12所绘示温度对于开启及关闭状态的两种导电模式的影响。
变程跳跃机制及最小金属导电率机制两者的电子特性与纯三氧化钨(WO3)不同，三氧化钨的电子特性主要直接受带隙行为支配且并似乎没有展现电阻式随机存取存储器的特性。假设可切换状态是由于局域态靠近费米能级，而由存储部15的缺陷态(氧空位)分布所引发，例如是使用等离子体氧化形成的存储部15。基于这个模型，存储单元10的电阻值切换，为介于费米能级与局域态边缘之间的可变能量差(ΔE)的结果。如果ΔE约大于零时，便是位于开启状态。反之，则为关闭状态。
可从图10得知关闭状态的跳跃活化能(hopping activation energy)大约为0.4电子伏特(eV)。由高温烘烤所引起的电子能量(150℃＝36meV及250℃＝45meV)是远小于跳跃活化能，因此便很少有热电子可以克服局域态的阻隔且影响关闭状态的电子特性。因为开启状态对于温度的改变并不敏感，滞留模型(retention model)对于开启状态并不明显。
图13至图19是绘示存储单元10的存储部15储存四种切换数据值(二位)的实施例的数据。于图13至图19所绘示的测试实施例数据，其中存储部15的形成是通过将存储器元件13的钨材料等离子体氧化，且存储部15的厚度17大约为120埃。三氧化钨主要存在于上表面18，同时多种化合物会存在于较深的区域中，其中多种化合物包括三氧化钨、五氧化二钨、二氧化钨等。如图13所示，由等离子体氧化所形成的存储部15同时会产生离子价数(W+6、W+5、W+4、W0)的单调递减，以及较深层中氧含量的减少。
图14绘示施加程序脉冲(program shots，program pulses)的数量对于存储单元10中存储部15的电阻值的影响。如图14中所示，电阻值范围分别对应至储存于存储单元10的数据值(“00”、“01”、“10”或“11”)，且图14中所示的电阻值范围是从数个存储单元10上收集而来。在读取电压小于100毫伏特时，存储单元10的电阻值初始范围位于8×102Ω至3×103Ω之间(图14中第1数据点就代表“01”状态)。持续于存储单元10上施加高于阈值的偏压，当电阻值改变至大于10倍至接近104Ω时，如图14所示，便表示为“00”状态。偏压的阈值取决于脉冲长度，较短的脉冲需要较高的偏压来改变电阻值。
绘示于图14中的电阻值的编程是使用脉冲时间70纳秒(nsec)的1.5伏特(V)偏压完成。然而，也可使用另一例子如脉冲时间20纳秒(nsec)的3.3伏特(V)偏压亦可用于电阻值的编程。
存储单元10中存储部15的“00”电阻状态所施加的程序脉冲次数要达到临界数量Nc1才会改变其电阻值(其中图14中的Nc1大约为60)。在Nc1前，“00”电阻值停留于1×104Ω至5×104Ω范围之间。然而，在Nc1后电阻值突然呈现出急剧的下降(约为100倍，表示为“10”状态)。相同地，在脉冲次数到达第二临界数量Nc2之后(如图14，Nc2接近120)，“10”状态便改变为“11”状态。在图14中，“10”的电阻值范围介于100Ω至150Ω之间，且“11”的电阻值范围介于30Ω至50Ω之间。
图15绘示Nc1及Nc2与偏压配置及编程脉冲时间的高度相关性。于图15中，左图为存储单元10的电阻值与程序脉冲的次数的关系，每一程序脉冲的脉冲时间为70纳秒(nsec)，相同地，右图每一程序脉冲的脉冲时间为100纳秒(nsec)。由图15可以得知，脉冲时间为100纳秒时Nc1非常小。因此，假如脉冲时间大于100纳秒时，在第一次程序脉冲后，可以观察到“00”状态消失了并且直接就进入了“10”状态。
图16分别绘示图14中电阻状态“11”、“10”、“01”及“00”的电流-电压曲线(1)、(2)、(3)及(4)。图16中的插图(a)更详细地绘示状态“01”的非线性电流-电压曲线，其中非线性的特性是因存储部15于“01”状态的半导体特性。图16中的插图(b)绘示于“00”状态的电流-电压曲线，且与状态“01”相比也更非线性。从图16中可以得知，存储部15的电流-电压的线性是随着电阻值减少而增加，且状态“11”系最接近欧姆定律(线性的电流-电压关系)。
图17绘示温度对施加接近0伏特电压的状态“00”的电流密度的影响。若假设为变程跳跃传导机制，则曲线符合于T-1/4。此外，如图17示，状态“00”的电流-电压曲线是符合于超越正弦曲线，也更进一步地加强变程跳跃传导机制的假设。可从图17的插图中分别计算出，跳跃活化能为0.4电子伏特(eV)，状态局域密度为1020eV-1cm-3。
图18及图19分别绘示室温下及150℃下烘烤存储单元10的四种电阻状态对时间的关系。如图19中所示，150℃烘烤一周后所有状态仍然可以保持稳定。
图20绘示集成电路2075的简单方块图，且此集成电路2075包括一个或多个钨氧化合物构成的电阻式存储器的存储器阵列2060。一列译码器2061具有一个或多个的读取、设定及重设模式，且列译码器2061是与多条沿着存储器阵列2060的列向排列的字线2062耦接。一行译码器2063是与多条沿着存储器阵列2060的行向排列的位线2064耦接，且此行译码器2063用以读取、设定及重设定位于存储器阵列2060中存储单元的数据。总线2065提供数个地址至行译码器2063及列译码器2061。感应放大器及数据汇入结构的方块2066包括用以读取、设定及重设定模式的电流源，且感应放大器及数据汇入结构2066是透过数据总线2067与行译码器2063耦接。数据通过数据汇入线2071汇入方块2066中的数据汇入结构，其中数据是来自位于集成电路2075的输入/输出端或者是来自集成电路2075内部或外部的其它数据来源。于本实施例中，其它电路2074包括在集成电路2075内，如一般用途处理器(general purpose processor)或特殊用途的应用电路(specialpurpose application circuitry)，或者存储器阵列2060支持，提供系统单芯片功能的组合模块(combination of module)。数据系从方块2066中的感应放大器透过数据出线2072提供至位于集成电路2075的输入/输出端，或者其它集成电路2075内部或外部的数据目的地。
一控制器应用于此实施例中，利用偏压配置状态机2069控制偏压配置供应电压2068的施加，例如读取、编程、擦除、擦除验证及编程验证电压。控制器可利用习知的特殊用途的逻辑电路来实施。于其它实施例中，控制器亦可包括一般用途处理器，且建构于同一集成电路中，其中集成电路实施一计算机程序以控制装置的操作。再于另外实施例中，特殊逻辑电路与一般用途处理器的组合模块亦可作为控制器。
图21绘示使用存储单元实施的存储器阵列2100的示意图。八个存储单元2131、2132、2133、2134、2135、2136、2137、2138每一个分别具有存取晶体管及存储器元件。每一个存储器元件包括一钨部及一自我对准至钨部的存储部，而图21绘示一小部分的存储器阵列，存储器阵列可包括上百万的存储单元。
如图21所绘示的，同源线2110a、2110b、2110c及字线2112a、2112b、2112c、2112d是平行y轴排列。位线2114a、2114b则平行x轴排列。如此，包括一个或多个的设定、重设及读取模式的y译码器及字线驱动器2150是耦接于字线2112。用以设定、重设及读取模式的位线电流源2152、译码器及感应放大器(未绘示)与位线2114a、2114b相互耦接。同源线2110是与源极线终端电路2154，如接地端进行耦接。于部分实施例中，除接地外，源极线终端电路2154也可包括偏压电路例如电压及电流源，以及提供偏压配置的译码电路至源极线。
同源线2110a是与存储单元2131、2135的源极端耦接。同源线2110b是与存储单元2132、2133、2136、2137的源极端耦接。同源线2110c是与存储单元2134、2138的源极端耦接。字线2112a是与存储单元2131、2135的栅极端耦接。字线2112b是与存储单元2132、2136的栅极端耦接。字线2112c是与存储单元2133、2137的栅极端耦接。字线2112d是与存储单元2134、2138的栅极端耦接。
以包括存储器元件2160的存储单元2133为代表。存储器元件2160系耦接存储单元2133的存取晶体管的漏极2170至位线2114a，其中存储器元件2160包括钨部2161及自我对准至钨部2161的存储部2162。存储部2162包括一个或多个钨氧化物，以及可以编程至二个或更多的稳定电阻值来表示储存于存储单元2133的数据。于另一实施例中，也可以二极管来取代存取晶体管，或者以其它结构控制阵列中流至所选取装置的电流以进行读取及写入数据。
图22绘示图21中垂直于字线2212的部分存储单元阵列，且包括衬底2200上的存储单元2132、2133、2134的剖面图。存储单元2132、2133、2134分别包括存取晶体管2232、2233、2234。
具有字线宽度2240的字线2112形成为存储单元中的存取晶体管2233的栅极上且以平行的方向延伸进入并离开图22绘示的剖面图的平面。
上述的实施例中，各字线2112各包括一第二导电层于第一导电层上，且于部分的实施例中，第二导电层亦可包括如钴硅化物(CoSix)的硅化物。在另一种实施例中，各字线2112包括一单层的导电层。
掺杂区2215及导电层2216形成为存储单元2133中存取晶体管2233的漏极2170，导电层2216于部分实施例则亦可省略。浅沟道隔离结构2205则包括介电材料，且此隔离结构2205延伸至衬底2200且将漏极2170与存储单元2134的存取晶体管2234的漏极分开。
掺杂区2220及导电层2221形成同源线2110b，且作为存储单元2132中存取晶体管2232及存储单元2133中存取晶体管2233两者的源极区。于部分实施例中，导电层2221亦可省略。同源线2110b是平行于字线2112的方向延伸。于部分实施例中，同源线2110b也可包括导电线或者耦接至掺杂区2220的接触窗。
存储器元件2160延伸穿过介质2210并耦接存储单元2133中存取晶体管2233的漏极2170及位线2114a，位线2114a则沿着字线2112的垂直方向延伸。存储器元件2160包括一钨部2161及自我对准至钨部2161的嵌入式存储部2162。存储部2162包括一个或多个钨氧化物，且可编程二个或更多稳定的电阻值范围来表示储存于存储单元2133的数据。
字线2112b、2110之间具有一第一分隔距离2230，且字线2112c、2112d之间具有一第二分隔距离2235。
图23绘示依照图22的俯视图。具有位线宽度2300的位线2114a、2114b平行延伸并以位线分隔距离2310分隔。位线2114a、2114b包括一位于存储器元件上的阻隔材料，用以避免金属离子从位线2114a、2114b移动至存储器元件中。位线2114a、2114b也可包括一层或更多层的材料，例如，可以包括关于图1中所讨论的上电极12的材料。
于本较佳实施例中，二个字线宽度2240及第一分隔距离2230的总合大概等于三倍的特征尺寸(feature size)F，其中F较佳地是指光刻技术用以制造字线2112、位线2114a、2114b及存储器元件的最小线宽。此外，第二分隔距离2235较佳地亦可大概等于三倍的特征尺寸F，且位线宽度2300及位线分隔距离2310的总合大概等于二倍特征尺寸F。因此，这两个存储单元较佳地占据了6F乘2F的面积，也就是每一个存储单元的面积2350大概等于6F2。
图24绘示位于衬底2200上具有存储部2290及外围区2420的存储器装置2400的剖面图。外围区2420包括具有一栅极结构2423的逻辑装置2422，且栅极结构2423覆盖于衬底2200上，以及掺杂区2424、2425分别作为漏极区及源极区。栅极结构2423包括第一导电层及位于第一导电层上的选择性设置的第二导电层，其中第二导电层例如包括钴硅化合物。选择性设置的硅化物层2426、2427例如包括钴硅化合物，且分别与掺杂区2424、2425接触。导电插塞2450包括钨，且导电塞2450是与逻辑装置2422的漏极耦接，并延伸至介质2210的上表面2460。
图25至图28绘示依照第一实施例的制造方法，且经由此制造方法则会形成如图24中存储器装置2400。
图25绘示位于衬底2200上包括外围区2420及存储单元部2500的次元件的第1步骤。
存储单元部2500包括导电插塞2520、2530、2540，且各自分别与存取晶体管2232、2233、2234的漏极区耦接。导电插塞2520、2530、2540包括钨，且延伸至介质2210的上表面2460上。在形成导电插塞2450、2520、2530、2540于介质2210的沟道的步骤之后，上表面2460例如可以化学机械抛光(CMP)的步骤来形成。
接着，光刻胶层2600是形成于图25中结构的外围区2420上，而使其形成为图26中的结构。光刻胶层2600具有一个厚度2610，且能使位于外围区2420的钨插塞2450在后续工艺步骤期间不会受到损害。于实施例中，厚度2610大概介于400埃到100,000埃之间。光刻胶层2600也可通过非关键掩膜形成，且此光刻胶层2600的配置公差为几微米至数十微米。
接着，对图26中的结构执行氧(O2)等离子体剥离，而使其形成为图27的结构。此氧等离子体剥离工艺移除部分光刻胶层(参照图26的标号2600)，而留下残留的光刻胶层2700于外围区2420，而使钨导电插塞2450在氧等离子体剥离工艺中不会受到损害。氧等离子体剥离工艺亦可从导电插塞2520、2530、2540的钨材料形成存储部2720、2730、2740，其中存储部包括一个或更多钨氧化合物。
等离子体剥离工艺的实施例包括纯氧化学气体，亦可为其它混合化学气体，如氧/氮(O2/N2)、氧/氮/氢(O2/N2/H2)。结合纯氧化学气体与等离子体剥离技术则可直接形成等离子体，且此等离子体则直接于反应槽以反应气体产生，或以磁场增强的离子反应等离子体或者是顺流式等离子体(down-stream plasma)，顺流式电的等离子体来源亦可从离开反应槽的反应中产生，且通过波导管(wave-guide tube)传送至反应槽中。另一实施例的顺流式等离子体的实施条件例如为大约1500毫托耳(mtorr)的压力、1000瓦(w)电压、氧/氮气体流量大约为3000sccm/200sccm、150℃的温度，持续时间大约400秒。
接着以湿法剥离工艺去除残留的光刻胶2700，使其形成图28的结构。用于湿法剥离工艺的适合化学药品为水溶性的有机混合物，如EKC265、或其它相似的混合物。
接着，位线的材料包括被图案化的阻隔材料，且此阻隔材料位于图28绘示结构的存储部2500上，以形成接触存储部2720、2730、2740的位线2114a，而使其形成图24的存储器装置2400。
图29至图32绘示依照第二实施例的制造方法。
一介电层2900形成于图25中介质2210的上表面2460上，且光刻胶层2910系形成于覆盖外围区2420的部分介电层2900上，而使其形成图29的结构。
接着，通过光刻胶层2910作掩膜来刻蚀介电层2900，以使暴露出于存储单元部2500中介质2210的上表面2460，而使其形成为图30的结构。
接着，进行氧等离子体剥离工艺，从导电插塞2520、2530、2540的钨材料形成存储部2720、2730、2740，且以湿法剥离工艺去除任何残留的光刻胶层2910，而使其形成图31的结构。
接着，选择性地进行后炉管氧化工艺(post furnace oxidation)于图31所绘示的结构上。由于位于外围区2420的导电插塞2450受到介电层2900的保护，故此导电插塞2450并不会受到炉管氧化的步骤的影响。
接着，位线的材料包括被图案化的阻隔材料，其中此阻隔材料位于存储单元区2500上，而使其形成图32所绘示的存储器装置，且此存储器装置具有与存储部2720、2730、2740接触的位线3200。
图33至图36绘示依照第三实施例的制造方法。
图33绘示第1步骤，提供次元件，次元件包括位于衬底2200上的外围区2420及存储单元部区3300。
存储单元区3300包括导电插塞2520、2530、2540，且各导电插塞2520、2530、2540分别与存取晶体管2232、2233、2234的漏极区耦接。存储单元区3300进一步包括一同源线3310，且此同源线3310是耦接至存取晶体管2232、2233的同源区，同源线3310是延伸进入并离开图33中的剖面图。
导电插塞2450、2520、2530、2540及同源线3310，且同源线3310包含钨且延伸至介质2210的上表面2460上。于导电插塞2450、2520、2530、2540及同源线3310于介质2210上形成后，上表面2460例如可以化学机械抛光步骤形成。
接着，形成一图案化的光刻胶层于图33的结构上，使其形成图34的结构，其中光刻胶层3400于外围区2420上，而光刻胶层3405位于同源线3310上。
于后续的工艺步骤中，光刻胶层3400、3405具有足够的厚度3410来避免导电插塞2450及同源线3310受到损害。
接着，以氧等离子体剥离工艺后接着进行湿法剥离工艺来去除光刻胶3400、3405，使导电插塞2520、2530、2540形成存储部2720、2730、2740。
接着，介电层3600系形成于图35绘示的结构上，且数个沟道3620、3630、3640是形成于介电层3600上且暴露出存储部2720、2730、2740的上表面，位线材料是图案化形成于存储单元区3300上，使其形成图36所绘示具有位线3650的存储器装置，其中包括阻隔材料的位线3650与存储部2720、2730、2740接触。位线3650包括位于存储部的阻隔材料，以避免注入的金属离子从位线3650进入存储部2720、2730、2740。于图36中，上述每一个存储部上均形成沟道。于另一实施例中，亦可形成一沟道于相邻的存储部，如图37所示的沟道3700及存储部2730、2740。
图38至图41绘示依照第四实施例的制造方法。
介电层3800是形成于图33绘示的介质2210的上表面2460上，且图案化光刻胶层以形成覆盖于外围区2420的光刻胶层3810，以及位于覆盖同源线3310的部分介电层3800上的光刻胶层3820，而使其形成图38的结构。
接着，介电层3800是利用光刻胶3810、3820作为掩膜刻蚀，暴露出没被光刻胶3820覆盖位于存储单元区3300的介质2210的上表面2460，而使其形成图39的结构。
接着，进行氧等离子体剥离工艺从导电插塞2520、2530、2540的钨材料形成存储部2720、2730、2740，以及以湿法剥离工艺去除任何残留的光刻胶3810、3820来形成图40的结构。
接着，选择性地进行后炉管氧化工艺于图40的结构上。由于导电插塞2450及同源线3310系已被介电层3800所保护，导电塞2450及同源线3310是不受炉管氧化步骤损害。
接着，介电层4100是形成于图40的结构上，形成数个沟道4120、4130、4140于介电层4100上以暴露出存储部的上表面，以及位线是图案化地形成于存储单元部3300上，使其形成图41的存储器装置，其中此存储器装置具有与存储部接触的位线4150。如图41所示，沟道形成各个存储部上。然于另一实施例中，亦可形成一单一沟道于相邻的存储部上，如图42中所绘示的沟道4200及存储部2730、2740。
图43，绘示图22中可编程为四种不同电阻状态的一的存储单元2133的读取电流对读取次数的关系图，其中存储部2162是仅以顺流式等离子体氧化形成。如图43所示，存储部2162的四种稳定电阻状态(2位/存储单元)可以编程及读取，编程例如可以于每一状态以不同的脉冲次数来进行脉冲作业。熟习此技艺者可以了解，亦可达到四种以上的状态。存储部2162的氧化钨(WOx)可提供足够的操作窗(operation window)来做多重位操作，如图43的实施例的存储部2162各状态间最小的电阻差异亦大于约500欧姆。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定的范围为准。

Claims (14)

1.一种存储器装置，其特征在于，包括：
一掺杂区；
一底电极，该底电极接触于该掺杂区，包括一存取装置的一端；
一存储器元件，位于该底电极上，该存储器元件包括至少一钨氧化合物且可编程为至少二种电阻状态，以及一导电插塞，该导电插塞是与该底电极接触并延伸通过一介电层与该上电极接触；以及
一上电极，包括：
一阻隔材料，位于该存储器元件上，且该阻隔材料是用以避免金属离子从该上电极移动至该存储器元件中；以及
一位线的一部分。
2.根据权利要求1所述的存储器装置，其特征在于，该存储器元件进一步包括一钨部，且该至少一钨氧化合物是自我对齐至该存储器的该钨部。
3.根据权利要求1所述的存储器装置，其特征在于，该存储器元件是可编程为二种以上的电阻状态。
4.根据权利要求1所述的存储器装置，其特征在于，该存储器元件包括三氧化钨WO3、五氧化二钨W2O5或二氧化钨WO2。
5.根据权利要求1所述的存储器装置，其特征在于，该存储器元件具有一上表面，且该至少一钨氧化物具有一浓度分配，且该浓度分配是随着距该上表面的距离变化。
6.根据权利要求5所述的存储器装置，其特征在于，该存储器元件是以该上表面与该上电极的接触。
7.根据权利要求1所述的存储器装置，其特征在于，进一步包括一偏压电路，应用于提供一偏压配置至存储器元件且用以储存一数据值，其中该偏压配置是用以储存该数据值，且该偏压配置包括一脉冲波序列，应用于设定该存储器元件的该电阻状态为对应该数据值的一电阻值。
8.一种制造存储单元的方法，其特征在于，包括：
形成一掺杂区；
形成接触于该掺杂区的一底电极；
形成一存储器元件于该底电极上，其中该存储器元件包括至少一钨氧化合物且可编程为至少二种电阻状态；
形成一上电极，且该上电极包括位于该存储器元件上的一阻隔材料，该阻隔材料是用以避免金属离子从上电极移动至该存储器元件中；
其中，所述形成该存储器元件的步骤包括：
形成一介电层于该底电极上；
形成一沟道于该介电层上，以暴露出该底电极；
形成一钨材料于该沟道中；
氧化位于该沟道中的该钨材料的一部分以形成该存储器元件。
9.根据权利要求8所述的方法，其特征在于，于氧化该钨材料的该部分的步骤包括一等离子体氧化或一热氧化。
10.根据权利要求9所述的方法，其特征在于，该存储器元件具有一上表面，该至少一钨氧化物具有一浓度分布，且该浓度分布是随着距该上表面的距离变化。
11.根据权利要求8所述的方法，其特征在于，该存储器元件是可编程为二种以上的电阻状态。
12.根据权利要求8所述的方法，其特征在于，该存储器元件包括三氧化钨WO3、五氧化二钨W2O5或二氧化钨WO2。
13.一种对由权利要求8所述方法制造的存储单元进行编程的方法，其特征在于，包括：
选取一存储单元，其中该存储单元包括具有一第一掺杂区及一底电极的一存储器元件，该底电极接触于该掺杂区，且该存储器元件包括至少一钨氧化合物以及可编程为至少二种电阻状态；
决定该存储单元的一数据值；以及
施加一脉冲波序列以储存该数据值，该脉冲波序列应用于设定该存储器元件的电阻状态为对应该数据值的一电阻值。
14.根据权利要求13所述的方法，其特征在于，于施加该脉冲波序列的步骤包括：
若该数据值为一第一数据值时，施加一第一脉冲波序列，且该第一脉冲波序列包括一第一脉冲数，且该第一脉冲数是应用于设定该存储部为对应该第一数据值的电阻值；以及
若该数据值为一第二数据值时，施加一第二脉冲波序列，且该第二脉冲波序列包括一第二脉冲数，且该第二脉冲数是应用于设定该存储部为对应该第二数据值的电阻值，其中该第二脉冲数大于该第一脉冲数。
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