CN205542793U - 级联开关结构 - Google Patents

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P·文卡特拉曼
Z·豪森
刘春利
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Abstract

本公开涉及级联开关结构。级联开关结构包括：III‑V族晶体管结构，具有第一载流电极、第二载流电极和第一控制电极；半导体MOSFET器件，具有电耦接到第二载流电极的第三载流电极、电耦接到第一控制电极的第四载流电极和第二控制电极；第一二极管，具有电耦接到第一载流电极的第一阴极电极和第一阳极电极；以及第二二极管，具有电耦接到第一电极的第二阳极和电耦接到第四载流电极的第二阴极。本公开一个实施例解决的一个问题是提供半导体器件以提高异质结功率器件的耐用性。根据本公开一个实施例的一个用途是提供了改善的半导体器件，其是成本有效的、对生产集成是高效的并且不影响器件性能。

Description

级联开关结构
本申请是申请日为2015年9月29日、申请号为201520769614.6、实用新型名称为“半导体器件和级联开关结构”的实用新型专利申请的分案申请。
技术领域
本实用新型一般涉及电子产品，并且特别涉及半导体器件结构以及形成半导体器件的方法。
背景技术
氮化镓高电子迁移率晶体管(GaN HEMT)，或一般地III族氮化物HEMT，GaN场效应晶体管(FET)，或III族氮化物晶体管(或更一般地III-V族晶体管)是已知的半导体器件，并且由于它们的高击穿电压和高开关速度而经历了增长的使用量。多种应用已将III-V族晶体管与硅二极管一起使用来提供例如箝位结构以防止III-V族晶体管遭受电过应力。例如，一些应用已使用配置成与III-V族晶体管并联的硅二极管，其中阳极连接到III-V族晶体管的源区而阴极连接到III-V族晶体管的漏区。
尽管III-V族晶体管已被配置成作为耗尽模式器件工作(即常开)或作为增强模式器件工作(即常关)，耗尽模式器件一直更易于制造。一种提供常关III-V族晶体管方法是在级联配置中将常开III-V族晶体管与常关硅金属氧化物半导体FET(MOSFET)结合。在这样的配置中，常关硅MOSFET串联连接到常开III-V族晶体管(即III-V族晶体管的源极连接到硅MOSFET的漏极)，其中III-V族晶体管的栅极连接到硅MOSFET的源极。
非箝位电感开关(UIS)的能力是决定包括III-V族晶体管的功率半导体器件的耐用性的一个因素。UIS在涉及电感负载的特定应用中是一个重要参数。在开关操作期间，电感器会促成高电压和高电流的条件，这会在功率半导体器件上引起高的电应力。在硅半导体器件中，由于内部二极管的存在，这种器件的雪崩能力帮助器件在能量传送接地之前箝位电压并提供必要电流。然而，在III-V族晶体管器件的情况中，由于缺少内部二极管，雪崩能力不存在。这样，反向电流在UIS条件下将在器件的漏极促成电压升高并最终削弱或损坏器件。这个问题进一步存在于级联配置，因为，除了其它方面以外，III-V族晶体管被放置在负载和硅MOSFET器件之间，而硅MOSFET的内部二极管不能为III-V族晶体管提供保护。
相应地，需要结构以及集成和/或制作这样的结构的方法来提高异质结功率器件的耐用性，例如III-V族晶体管器件。如果这些结构和方法是成本有效的、对生产集成是高效的并且不有害地影响器件性能，将会是有益的。
实用新型内容
本公开的一个实施例的一个目的是提供一种半导体器件结构以提高异质结功率器件的耐用性。
根据本公开的一个方面，提供了一种半导体器件，其特征在于，所述半导体器件包括：半导体衬底，具有第一主表面和相对的第二主表面；邻近所述第一主表面的异质结构，所述异质结构包括：沟道层；以及在所述沟道层上方的势垒层；第一电极，设置成靠近沟道层的第一部分；第二电极，设置成靠近所述沟道层的第二部分并且与第一电极间隔开；第三电极，设置在所述半导体衬底的第二主表面上；第一控制电极，设置在第一电极与第二电极之间并且配置成控制在所述第一电极和所述第二电极之间的第一电流通道；沟槽电极，延伸穿过异质结构进入半导体衬底，其中沟槽电极电耦接到第一电极；以及箝位器件，设置在半导体衬底中并且电耦接到沟槽电极并且电耦接到第三电极，其中所述箝位器件配置成提供垂直于第一电流通道的第二电流通道。
根据本公开的一种实施例，所述半导体器件包括III-V族晶体管结构；所述第一电极包括覆盖沟槽电极的指状物；所述箝位器件具有比III-V族晶体管结构的额定电压高的击穿电压；以及所述半导体器件进一步包括：引线框，具有管芯焊盘和与管芯焊盘有间隔关系的多个引线，其中第三电极附着到管芯焊盘，而第一电极电耦接到第一引线；以及常关半导体晶体管器件，具有第一载流电极、第二载流电极和第二控制电极，其中：所述第一载流电极电耦接到第三电极并且配置成与地耦接，所述第二载流电极电耦接到第二电极，所述第一控制电极电耦接到第一载流电极，以及所述第二控制电极电耦接到第三引线。
根据本公开的另一个方面，提供了一种半导体器件，其特征在于，所述半导体器件包括：半导体衬底，具有第一主表面和相对的第二主表面；邻近所述第一主表面的异质结构，所述异质结构包括：沟道层；以及在沟道层上方的势垒层；第一电极，设置成靠近沟道层的第一部分；第二电极，设置成靠近沟道层的第二部分并且与第一电极间隔开；第一控制电极，设置在第一电极与第二电极之间并且配置成控制在第一电极和第二电极之间的第一电流通道；第一沟槽电极，延伸穿过异质结构进入半导体衬底中，其中第一沟槽电极电耦接到第一电极；以及箝位器件，设置在半导体衬底中并且电耦接到沟槽电极并且电耦接到第三电极，其中所述箝位器件配置成提供第二电流通道。
根据本公开的一种实施例，所述第三电极设置在异质结构上，并且与第一电极间隔开并且通过第二沟槽电极电耦接到箝位器件；所述箝位器件包括设置在半导体衬底中的多个背对背二极管；以及所述第二电流通道与第一电流通道横向分隔开。
根据本公开的再一个方面，提供了一种半导体器件，其特征在于，所述半导体器件包括：半导体衬底，具有第一主表面和相对的第二主表面；邻近所述第一主表面的异质结构，所述异质结构包括：沟道层；以及在沟道层上方的势垒层；第一电极，设置成靠近沟道层的第一部分，所述第一电极包括附着到第一焊盘部分的多个第一指状物；第二电极，设置成靠近沟道层的第二部分并且与第一电极间隔开，所述第二电极包括与多个第一指状物交叉并且附着到第二焊盘部分的多个第二指状物；第三电极，设置在半导体衬底的第二主表面上；第一控制电极，设置在第一电极与第二电极之间并且配置成控制在第一电极和第二电极之间的第一电流通道；第四电极，电耦接到半导体衬底靠近第一主表面处并且电耦接到第一电极；以及箝位器件，设置在半导体衬底中并且电耦接到第四电极并且电耦接到第三电极，其中所述箝位器件配置成提供垂直于第一电流通道的第二电流通道。
根据本公开的一种实施例，所述箝位器件包括具有第一导电类型并且邻近第四电极的下表面的第一掺杂区，以及所述半导体衬底包括：半导体区域，邻近第一掺杂区本征掺杂；以及第二掺杂区，具有与第一导电类型相反的第二导电类型且邻近第二主表面。
根据本公开的再一个方面，提供了一种级联开关结构，其特征在于，所述级联开关结构包括：III-V族晶体管结构，具有第一载流电极、第二载流电极和第一控制电极；半导体MOSFET器件，具有电耦接到第二载流电极的第三载流电极、电耦接到第一控制电极的第四载流电极和第二控制电极；第一二极管，具有电耦接到第一载流电极的第一阴极电极和第一阳极电极；以及第二二极管，具有电耦接到第一电极的第二阳极和电耦接到第四载流电极的第二阴极。
根据本公开的一种实施例，所述第一载流电极配置成接收峰值负电压；以及所述第二二极管配置成具有比峰值负电压高的击穿电压。
根据本公开的再一个方面，提供了一种级联开关结构，其特征在于，所述级联开关结构包括：常开III-V族晶体管结构，具有第一载流电极、第二载流电极和第一控制电极；常关半导体MOSFET器件，具有电耦接到第二载流电极的第三载流电极、电耦接到第一控制电极的第四载流电极和第二控制电极；以及箝位器件，具有电耦接到第一载流电极的第五载流电极和电耦接到第四载流电极的第六载流电极，其中所述箝位器件和所述常开III-V族晶体管结构集成在公共衬底中，并且其中所述常开III-V族晶体管结构为级联开关结构提供第一电流通道，并且其中所述箝位器件为级联开关结构提供垂直于第一电流通道的第二电流通道。
根据本公开的一种实施例，其中所述常开III-V族晶体管结构和所述箝位器件包括：半导体衬底，具有第一主表面和相对的第二主表面；邻近第一主表面的异质结构，所述异质结构包括：沟道层；以及沟道层上方的势垒层，其中所述公共衬底包括半导体衬底和异质结构；所述第一载流电极设置成靠近沟道层的第一部分；所述第二载流电极设置成靠近沟道层的第二部分并且与第一载流电极间隔开；所述第六载流电极设置在半导体衬底的第二主表面上；所述第一控制电极设置在第一载流电极和第二载流电极之间并且配置成控制在第一载流电极和第二载流电极之间的第一电流通道；所述第一载流电极包括沟槽电极，该沟槽电极延伸穿过异质结构进入半导体衬底；以及所述箝位器件包括设置在半导体衬底中的一个或多个掺杂区。
根据本公开的一个实施例的一个技术效果是提供了改善的半导体器件结构，其是成本有效的、对生产集成是高效的并且不有害地影响器件性能。
附图说明
图1示出了依据本实用新型的实施例的包括一个或多个箝位器件的级联开关结构的电路原理图；
图2示出了依据本实用新型的几个实施例的具有集成的箝位器件的多种配置的III-V族晶体管结构的部分俯视图；
图3示出了依据本实用新型的第一实施例的具有集成的箝位器件的III-V族晶体管结构沿图2中的参考线3-3取得的部分剖视图；
图4示出了依据本实用新型的第二实施例的具有集成的箝位器件的III-V族晶体管结构沿图2中的参考线4-4取得的部分剖视图；
图5示出了依据本实用新型的第三实施例的具有集成的箝位器件的III-V族晶体管结构沿图2中的参考线5-5取得的部分剖视图；
图6示出了依据本实用新型的实施例的部分组装的包括具有箝位器件的III-V族晶体管结构的级联配置的透视顶视图；
图7示出了依据本实用新型的另一个实施例的具有集成的箝位器件的III-V族晶体管结构的部分顶视图；
图8示出了具有集成的箝位器件的III-V族晶体管结构沿图7中的参考线8-8取得的部分剖视图；
图9示出了依据本实用新型的进一步的实施例的具有集成的箝位器件的III-V族晶体管结构的部分剖视图；
图10示出了依据本实用新型的实施例的包括配置成减少反向恢复的箝位器件的级联开关结构的电路原理图；
图11示出了依据本实用新型的实施例的具有集成的箝位器件的III-V族晶体管结构的部分剖视图，其中箝位器件有减少的反向恢复；
图12示出了图11中示出的III-V族晶体管结构的另一部分的部分剖视图；
图13示出了依据本实用新型的更进一步的实施例的具有集成的箝位器件的III-V族晶体管结构的部分剖视图；以及
图14示出了依据本实用新型的实施例的用于具有集成的箝位器件的III-V族晶体管结构的边缘终结结构部分的部分剖视图。
具体实施方式
本申请要求2014年10月28日提交的第62/069,761号美国临时专利申请的优先权，该临时专利申请通过引用以其整体结合到本文中。
为了阐述简单清晰，图中的元件不是必然按比例画出的，并且不同图中的相同参考编号指示相同的元件。此外，为描述简单，省略了对熟知的步骤和元件的描述及细节。如本文中使用的，载流电极意思是器件中承载通过器件的电流的元件，例如MOS晶体管的源极或漏极，双极型晶体管的发射极或集电极，或者二极管的阴极或阳极，而控制电极意思是器件中控制通过器件的电流的元件，例如MOS晶体管的栅极或者双极型晶体管的基极。尽管本文中器件解释为特定的N型区和特定的P型区，本领域一般技术人员理解的是，导电类型可以颠倒并且也可能符合本说明。并且，本文中解释的器件可以是Ga面GaN器件或N面GaN器件。本领域一般技术人员理解的是，导电类型指的是机理，通过该机理发生传导，例如通过空穴或电子的传导，因此，并且导电类型指的不是掺杂浓度而是掺杂类型，例如P型或N型。本领域技术人员会认识到如本文中有关电路操作所使用的词语“在…期间”、“与…同时”、“当…时”不是指在起始动作发生时立即发生动作的精确用语，而是指在被起始动作启动的反应动作之间可能存在一些小的但合理的延迟，例如多种传播延迟。此外，术语“与…同时”意思是特定动作发生在至少是起始动作期间的一部分之内。词语“大约”或“大致”的使用意思是元件的值具有一个参量，该参量期望为接近指定的值或位置。然而，如本领域熟知的，总是存在细微的变化，阻止值或位置准确地符合指定。本领域中已确认上至至少百分之十(10％)的变化(对半导体掺杂浓度为上至百分之二十(20％))是偏离准确地符合描述的理想目标的合理的变化。在权利要求或/和在附图描述中的术语“第一”、“第二”、“第三”等等，如在元件的名称的一部分中使用的，用于区分相似的元件而不是必然用于描述序列，无论在时间上、空间上、等级上或是其它任何方式上。应当理解的是，如此使用的术语在合适的环境下是可以互换的，并且本文描述的实施例能够以不同于本文描述或示出的其它序列操作。为了附图清晰，器件结构的掺杂区示为具有大致为直线的边缘及精确的角度的角落。然而，本领域技术人员理解的是，由于掺杂物的扩散和激活，掺杂区的边缘大致上可能不是直线，并且角落可能不是精确的角度。此外，应当理解的是，在本文中指出一个层或区形成或设置在第二个层或另一个区上面的地方，第一层可能直接形成或设置在第二个层上面，否则在第一层和第二层之间可能有介入层。进一步地，如本文中所使用的，术语“形成在…上”的使用与“位于…上”或“设置在…上”意思相同，且并不意为限制涉及任何特定制造工艺。再者，在结合半导体区域、晶片或衬底时使用的术语“主表面”意思是半导体区域、晶片或衬底的表面，该表面与另一材料，例如电介质、绝缘体、导体或多晶半导体，形成界面。主表面可以具有在x，y和z方向变化的表面形态。此外，如本文中所使用的术语“集成的”大致意为所述元件结合在或部分地结合在公共半导体区或体之中和/或之上。
在本说明书中，“III-V族”半导体器件或类似术语涉及包括一个或多个III族元素和一个或多个V族元素的化合物半导体结构。范例包括但不限于氮化铟铝镓(InAlGaN)，氮化铟镓(InGaN)，氮化镓(GaN)，以及对本领域一般技术人员已知的类似的化合物。此外，“III族氮化物半导体”涉及包括一个或多个III族元素的化合物半导体结构，范例包括但不限于InAlGaN，InGaN，GaN，AlGaN，AlN，InN以及对本领域一般技术人员已知的类似的化合物。
本说明书涉及连接到含硅的箝位器件的III-V族半导体器件，其中箝位器件除其它方面以外通过提供接地的并联导电通路来防止III-V族半导体器件遭受电应力(例如非箝位电感开关或“UIS”)。在一个实施例中，III-V族半导体器件是常开晶体管器件并以级联配置进一步连接到常关器件(例如含硅的晶体管或含硅的二极管)。在一些实施例中，III-V族半导体器件的衬底接地。在进一步的实施例中，III-V族半导体器件的衬底配置成连接级联配置的常关器件的源极或阳极，其可以也可以不接地。在另一个实施例中，III-V族半导体器件的衬底可以是电浮的。在另一个实施例中，含硅的箝位器件和III-V族半导体器件在公共的半导体衬底中集成到一起。在一个优选的实施例中，含硅的箝位器件配置成提供大致垂直于III-V族半导体器件的主要电流通路的电流通路。
在一个实施例中，半导体器件包括具有第一主表面和相对的第二主表面的半导体衬底。异质结构临近第一主表面，该异质结构包括沟道层和在沟道层上方的势垒层。第一电极设置成靠近沟道层的第一部分。第二电极设置成靠近沟道层的第二部分并且与第一电极间隔开。第三电极设置在半导体衬底的第二主表面上。第一控制电极设置在第一电极和第二电极之间并且配置成控制在第一电极和第二电极之间的第一电流通道。沟槽电极延伸穿过异质结构进入半导体衬底中，其中沟槽电极电耦接到第一电极。箝位器件设置在半导体衬底中并且电耦接到沟槽电极，并且电耦接到第三电极，其中箝位器件配置成提供大致垂直于第一电流通道的第二电流通道。
在另一个实施例中，半导体器件包括具有第一主表面和相对的第二主表面的半导体衬底。异质结构临近第一主表面，该异质结构包括沟道层和在沟道层上方的势垒层。第一电极设置成靠近沟道层的第一部分。第二电极设置成靠近沟道层的第二部分并且与第一电极间隔开。第一控制电极设置在第一电极和第二电极之间并且配置成控制在第一电极和第二电极之间的第一电流通道。第一沟槽电极延伸穿过异质结构进入半导体衬底中，其中第一沟槽电极电耦接到第一电极。箝位器件设置在半导体衬底中并且电耦接到沟槽电极，并且电耦接到第三电极，其中箝位器件配置成提供第二电流通道。
在进一步的实施例中，半导体器件包括具有第一主表面和相对的第二主表面的半导体衬底。异质结构临近第一主表面，该异质结构包括：沟道层和在沟道层上方的势垒层。第一电极设置成靠近沟道层的第一部分，第一电极包括附着于第一焊盘部分的多个第一指状物。第二电极设置成靠近沟道层的第二部分并且与第一电极间隔开，第二电极包括与多个第一指状物交叉并且附着到第二焊盘部分的多个第二指状物。第三电极设置在半导体衬底的第二主表面上。第一控制电极设置在第一电极和第二电极之间并且配置成控制在第一电极和第二电极之间的第一电流通道。第四电极电耦接到半导体衬底靠近第一主表面并且电耦接到第一电极。箝位器件设置在半导体衬底中并且电耦接到第四电极，并且电耦接到第三电极，其中箝位器件配置成提供大致垂直于第一电流通道的第二电流通道。
在更进一步的实施例中，级联开关结构包括具有第一载流电极、第二载流电极和第一控制电极的III-V族晶体管结构。半导体MOSFET器件具有电耦接到第二载流电极的第三载流电极，电耦接到第一控制电极的第四载流电极，以及第二控制电极。第一二极管具有电耦接到第一载流电极的第一阴极电极，以及第一阳极电极。第二二极管具有电耦接到第一电极的第二阳极和电耦接到第四载流电极的第二阴极。
在另一个实施例中，级联开关结构包括具有第一载流电极、第二载流电极和第一控制电极的常开III-V族晶体管结构。常关半导体MOSFET器件具有电耦接到第二载流电极的第三载流电极，电耦接到第一控制电极的第四载流电极和第二控制电极。箝位器件具有电耦接到第一载流电极的第五载流电极和电耦接到第四载流电极的第六载流电极，其中箝位器件和常开III-V族晶体管结构集成在公共衬底中，并且其中常开III-V族晶体管结构为级联开关结构提供第一电流通道，并且其中箝位器件为级联开关结构提供大致垂直于第一电流通道的第二电流通道。
图1示出了依据一个实施例的开关结构10的电路图，其中包括在级联开关配置20中的常开III-V族晶体管器件11和常关硅MOSFET器件21。
依据本实施例，开关结构10进一步包括具有雪崩能力的与级联开关配置20并联的箝位器件30。在一个实施例中，箝位器件30配置成具有与级联开关配置20的额定击穿电压相比较高的实际击穿电压。
在一个实施例中，箝位器件30可以是单个器件30(a)。在另一个实施例中，箝位器件30可以是一对背对背二极管。在进一步的实施例中，箝位器件30可以是多个器件30(1)-30(n)，例如背对背配置的多个二极管。在一个实施例中，箝位器件30可以是自由运转配置的独立于级联开关配置20或在其外部的器件。在优选实施例中，箝位器件30提供成内置的或与III-V族晶体管器件11集成。
III-V族晶体管器件11包括第一载流电极或源极13，第二载流电极或漏极12，以及控制电极或栅极14。MOSFET器件21包括第一载流电极或源极23，第二载流电极或漏极22，以及控制电极或栅极24。在级联开关配置20中，漏极12配置成电连接到负载VDD(例如电感负载)，源极13电连接到MOSFET器件21的漏极22，MOSFET 21的源极23电连接到栅极14并且在一个实施例中配置成级联开关配置14的可用于控制开关结构的关/开状态的栅极电极。如前所述，依据本实施例的箝位器件可以是如元件30所指出的自由运转配置，或者可以是与III-V族晶体管11集成并由元件30’所指出的。
当级联开关配置20连接到在节点VDD处的电感负载，开关结构可以被暴露于UIS条件(例如，在大电流条件下的高反向电压)。UIS特性决定开关结构在反向偏压条件下的耐用性。在硅器件中，器件的雪崩能力箝位电压，但此能力不存在于III-V族晶体管中。本实施例通过提供与级联开关配置20并联的箝位器件30和/或30’解决此问题。依据一些实施例，箝位器件30/30’可以是pn结二极管器件或者多个背对背pn结器件(例如，单晶或多晶)，并联连接到级联开关配置20以便在反向偏压条件期间击穿并在电应力事件期间提供接地的电流通道。在可选的实施例中，如果电路配置成提供反向栅极电压来关闭FET器件，依据本实施例的此原理可以应用到常开的独立FET器件。
图2示出了依据几个示范实施例的具有箝位器件的多种配置的III-V族晶体管结构或器件200的部分俯视图，其中实施例将与图3-5结合来进一步描述。结构200是图1中示出的III-V族晶体管11的实施例，并且包括具有主表面128的半导体衬底28，在该主表面上提供了多种导电电极图案。更特别地，在一个实施例中，结构200包括第一载流电极或源极电极13，控制电极或栅极电极14，以及第二载流电极或漏极电极12。
在一些实施例中，漏极电极12可以包括漏极焊盘部分120和大致从焊盘部分120的侧面垂直伸出的多个间隔开的漏极指状部分或指状物123和124。在一个实施例中，指状物124设置成朝向结构200的外部边缘250。源极电极13可以包括源极焊盘部分130和在大致朝向焊盘部分120的方向上大致从焊盘部分130的侧面垂直伸出的多个间隔开的源极指状部分或指状物131。在此配置中，漏极指状物123和源极指状物131大致如图2所示设置成交替或交叉的方式或样式。在一个实施例中，栅极电极14可以包括焊盘部分140和在指状物123和131之间延伸的多个栅极流道部分141。在一个实施例中，焊盘部分140可以设置成靠近结构200的边缘250。在一些实施例中，栅极流道141在指状物124及其邻近的指状物123之间可以不存在于结构200的部分。在一个稍后将结合图3描述的实施例中，漏极焊盘120可以配置成几个部分，包括漏极触点部分1200和箝位器件部分1201。
漏极电极12，源极电极13和栅极电极14可以是适合用于III-V族晶体管器件的导电材料。在一些实施例中，可以使用具有种子和抗反射涂层的铝合金材料。在一些实施例中，可以使用氮化钛/铜铝合金/氮化钛材料，并且可以使用例如蒸发、溅射、和/或电镀技术形成。包括其组合及其与掺杂多晶半导体材料的组合的前述材料，也可以用于下文所述的导电电极120，720和920。这些层可以使用光刻和蚀刻技术图案化。在一些实施例中，可以使用多个导电材料层，且其通过层间介电层而彼此绝缘。
图3示出了依据第一实施例的具有集成的箝位器件230的III-V族晶体管结构或器件203沿图2中的参考线3-3取得的部分剖视图。在一个实施例中，III-V族晶体管结构203配置成常开器件。在本实施例中，III-V族晶体管结构203包括半导体衬底28，其可以包括基础衬底、基础半导体衬底、半导体材料区域、半导体区域或半导体衬底110。在几个实施例中，衬底110是具有(111)朝向的硅衬底。在其它实施例中，衬底110可以具有其它朝向。在其它实施例中，衬底110可以是碳化硅或其它半导体材料。在一个实施例中，衬底110包括半导体区域112和邻近衬底110的主表面190的掺杂区111。在进一步的实施例中，半导体衬底110可以不配有掺杂区111，以便半导体区域112邻近半导体衬底110的主表面190。半导体区域112可以是本征掺杂区，或者可以是轻度掺杂区，例如轻度掺杂的p型区。半导体区域112可以使用外延形成技术或对本领域一般技术人员已知的其它技术来形成。在一个实施例中，掺杂区111可以是掺杂p型，并且可以具有分级的掺杂分布，例如p+/p/p-分布，其中p+部分邻近或靠近衬底110的主表面190，并且掺杂分布可以以预先确定的方式从主表面190向内延伸减少。掺杂区111可以使用离子注入和扩散技术、外延形成技术或其它对本领域一般技术人员已知的技术来形成。
在一个实施例中，半导体衬底28包括缓冲层或成核层116，过渡区117，沟道层119和形成在衬底110上或邻近衬底110的势垒层121。在一些实施例中，缓冲层116可以是例如位于衬底110上方的AlN层。过渡区117可以是一个或多个AlGaN层，其中每层可以具有不同浓度的Al。例如，铝的浓度可以在靠近衬底110的过渡区117的层中较高，并且铝的浓度可以在靠近沟道层119的过渡区117的层中较低。
在其它实施例中，过渡区117可以包含设置在缓冲层116上的超晶格结构，以及设置在超晶格结构上的一个或多个背势垒层。在一个实施例中，背势垒包括不同厚度、铝浓度和碳浓度的AlGaN层。在一些实施例中，贴近超晶格结构的AlGaN背势垒可以具有大约8％的铝，大约0.2um的厚度，大约1.0x1018原子/cm3的碳浓度。在一些实施例中，第二AlGaN背势垒层设置在第一AlGaN背势垒上方，具有大约8％的Al，大约0.8um的厚度，和大约3.0x1016原子/cm3或更低的碳浓度。在一个实施例中，包括GaN的沟道层119设置在第二AlGaN背势垒层上方，并且GaN沟道层可以具有低于大约3.0x1016原子/cm3的碳浓度以及从大约100nm到大约200nm的典型厚度。
沟道层119可以形成在位于缓冲层116或可选的过渡层117上方。在几个实施例中，沟道层119可以是例如GaN层。在一些实施例中，势垒层121可以是AlGaN，并且可以形成在沟道层119上方。缓冲层116、过渡层117、沟道层119和势垒层121提供了半导体衬底28的异质结构113部分，并且在一个实施例中，可以使用金属有机化学气相沉积(“MOCVD”)技术或其它对本领域一般技术人员已知的形成技术来形成。如对本领域一般技术人员已知的，在势垒层121和沟道119的界面形成二维电子气(2DEG)层或区122。在其它实施例中，可以使用晶片键合技术来形成半导体衬底28。
在本实施例中，可以使用离子注入技术来在靠近箝位器件230邻近沟道层119和势垒层121的地方的势垒层121和沟道层119的部分1211中去除部分2DEG区122。在一个实施例中，使用一个或多个氮离子注入步骤。在一个实施例中，可以使用多重离子注入剂量和注入能量。在一些实施例中，离子注入剂量可以在从大约9.0x1012原子/cm2到大约2.5x1013原子/cm2的范围内，而注入能量可以在大约30keV到大约400keV的范围内。在其它实施例中，可以使用浅沟槽结构来去除部分2DEG区122。
在一些实施例中，III-V族晶体管结构203也可以包括位于半导体衬底28的部分主表面128上方的绝缘或者一个或多个绝缘层131，其可以是例如氮化硅、氮化铝、其组合，或者其它对本领域一般技术人员已知的绝缘材料。在一些实施例中，绝缘层131可以是使用等离子体增强化学气相沉积技术(“PECVD”)、低压化学气相沉积(“LPCVD”)、金属有机化学气相沉积(“MOCVD”)、或原子层沉积(“ALD”)来形成的氮化硅，并且在一些实施例中可以具有从大约0.1微米到大约10.0微米的厚度。在一些实施例中，氮化硅形成场板，其减少可能在漏极区和栅极区之间形成的高电场的影响。
依据本实施例，沟槽139形成为从主表面128大致向下延伸，并且延伸穿过异质结构113，进入衬底110的半导体区域112。沟槽139可以使用光刻技术和湿法或干法蚀刻技术形成。在一些实施例中，沟槽139衬有或覆盖有绝缘材料或层144。绝缘层144可以是例如氧化硅、氮化硅、氧化铝、氮化铝或其它对本领域一般技术人员已知的材料。绝缘层144可以使用PECVD技术和/或原子层沉积(ALD)技术来形成，并且典型地具有足够将导电电极120从异质结构113电隔离的厚度。部分绝缘层144从沟槽139的底端或下表面1390去除，以便在导电电极120和半导体区域112之间提供电通信。在一些实施例中，绝缘层144全部从沟槽139的下表面1390去除以便暴露邻近下表面1390的部分半导体区域112。作为范例，可以使用各向异性蚀刻工艺来去除部分绝缘层144。在另一个范例中，可使用间隔工艺来去除部分绝缘层144。III-V族晶体管结构203进一步包括栅极介电层126，其将进一步结合图4描述。
依据本实施例，掺杂区114设置成邻近沟槽139的下表面1390。在一个实施例中，掺杂区114可以是n-型区或者具有分级掺杂分布的区域，例如n+/n/n-，其中最高掺杂靠近沟槽139的下表面1390并且向着半导体衬底110的主表面190降低。掺杂区114可以使用例如磷或砷离子注入和退火技术或者其它对本领域一般技术人员已知的技术来形成。在可选实施例中，可以使用一系列离子注入来创建预先确定的掺杂分布来为箝位器件230提供例如期望的击穿特性。在一个实施例中，对较高电压的应用(例如，大约400伏特到大约900伏特)，从掺杂区114的下表面到掺杂区111的上表面的垂直距离可以在大约40微米到大约90微米之间。
沟槽139可以用导电材料填充(包括但不限于完全填充)或衬有(包括但不限于部分填充)导电材料以便提供导电电极120。在一个实施例中，可以使用导电材料来在部分主表面128上方进一步提供漏极电极12以便导电电极120和漏极电极12同时形成。在可选实施例中，导电电极120和漏极电极12可以使用相同或不同的材料在两个独立的步骤中形成。作为范例，导电电极120可以是一种或多种金属和/或掺杂多晶半导体材料。然后，如图3大致所示，导电材料可以使用例如光刻和蚀刻技术图案化以提供漏极电极12。在本实施例中，漏极电极12配有几个部分，包括接触在III-V族结构203的有源部分中的2DEG层122的部分1200，以及接触箝位器件230的部分1201。部分1200和1201可以连接在一起，例如如图3中大致所示的通过另一部分1202。依据本实施例，部分1201覆盖包括沟槽139和导电电极120的沟槽电极，为箝位器件230提供一个电触点(例如，阴极电极)。此配置的一个好处是横向分离减少了箝位器件230和漏极电极12的部分1200与2DEG区122之间的欧姆触点之间的电相互作用。
依据一个优选的实施例，III-V晶体管结构203进一步包括邻近衬底110的主表面190形成的导电电极136。在几个实施例中，导电电极136可以是钛-镍-银、铬-镍-金或其它对本领域一般技术人员已知的导电材料的叠层结构。依据本实施例，导电电极136配置成箝位器件230的阳极电极，并且在一些实施例中配置成在例如图1示出的级联配置中电连接MOSFET器件21的源极23。在一些实施例中，如大致在图3中示出的，导电电极136优选地配置成电连接到接地节点15。
依据本实施例，掺杂区111、半导体区域112和掺杂区114配置成p-i-n二极管器件作为箝位器件230的一个实施例，其集成在III-V晶体管结构203之中以便给III-V晶体管结构203提供垂直的电流通道，垂直的反向电压箝位能力，或垂直的雪崩能力。换言之，箝位器件230提供大致垂直于有源III-V族晶体管器件的电流通道的电流通道，这有利地提供了通过结构203的主表面190的雪崩事件的灌入。除其它方面以外，此配置给III-V晶体管结构203提供了改进的UIS性能。此外，本实施例在衬底的硅部分中形成p-i-n箝位器件，给级联开关结构10提供了雪崩能力。并且，本实施例减少了箝位器件和III-V族晶体管器件的欧姆漏极触点之间的任何相互作用。如同将结合下文描述的几个范例实施例来描述的，此技术也可以通过使漏极焊盘延伸超出指状物区域来做出箝位器件，以便对其它实施例用于在有源上焊结(“BOA”)的情况中。
此配置的另一个好处是沟槽电极的沟槽139被蚀刻穿过异质结构113进入半导体区域112，这已被实验证实能减少III-V族晶体管结构203中的局部应力。这有利于减少异质结构113的厚度，从而提高III-V族晶体管结构203的热性能。并且，本实施例的此配置通过改变半导体区域112的本征区的厚度来帮助调节箝位器件230的击穿电压。在其它实施例中，不使用掺杂区111，而使用肖特基二极管作为箝位器件230。在一个实施例中，可以使用肖特基势垒材料作为部分导电电极136或导电电极136。在肖特基实施例中，半导体区域112可以在靠近主表面190轻度掺杂n型，并且掺杂区114可以重度掺杂n型，以便提供到导电电极120的欧姆触点。应当理解的是，肖特基二极管可以使用于下文所述的一个或多个进一步的实施例中。在其它实施例中，可以排除沿沟槽139的侧壁的介电衬层144。
图4示出了依据第二实施例的具有箝位器件330的III-V族晶体管结构或器件303沿图2中的参考线4-4取得的部分剖视图。III-V族晶体管结构303类似于III-V族晶体管203，下文将仅描述不同之处。III-V族晶体管结构303是在一个或多个漏极指状物123之中提供箝位器件的实施例。在一些实施例中，III-V族晶体管结构303进一步包括位于部分势垒层121上方的栅极介电层126，如图4中大致所示。在其它实施例中，任何III-V族晶体管可以配置有肖特基栅极。
在一些实施例中，栅极介电区126可以是氮化硅、氮化铝、氧化铝、二氧化硅或其组合、氧化铪或其它对本领域一般技术人员已知的材料。控制或栅极电极14(可包括栅极流道141)位于栅极介电区126上方，并且可以是例如铝与钛和/或氮化钛势垒或其它对本领域一般技术人员已知的导电材料。在本横截面视图，源极指状物131设置成邻近势垒层121之处，并且在栅极电极14上与漏极指状物123相对的侧部与2DEG区122形成欧姆触点。应当理解的是，栅极电极14/141可以进一步配置有一个或多个场板结构并且/或者源极电极13/131可以进一步配置在场板结构上。
在一个实施例中，III-V族晶体管结构303可以配置在BOA配置中(即没有独立的漏极焊结盘)。在这样的实施例中，箝位器件330可以贯穿结构的漏极指状物123集成。在本实施例中，漏极指状物123覆盖在沟槽电极(例如沟槽139和导电材料120)之上。在一个实施例中，欧姆漏极触点可以形成在靠近2DEG区122，并且用于接触掺杂区114的沟槽139和导电电极120可以从漏极指状物123的一个或多个边缘插入，以便减少与2DEG区122的欧姆触点的任何相互作用。在一个实施例中，箝位器件330可以沿着漏极指状物123的长度形成，并从而提供更大面积给箝位器件330来应对UIS电流。这是本实施例的一个有利特征，其与器件的长度和UIS能力成比例。
图5示出了依据第三实施例的具有箝位器件430的III-V族晶体管结构或器件403沿图2中的参考线5-5取得的部分剖视图。III-V族晶体管结构403类似于III-V族晶体管203和303，下文将仅描述不同之处。在本实施例中，箝位器件430配备成独立的漏极指状物124的一部分，其与2DEG区122和漏极指状物123间隔开，如图5中大致所示。在一个实施例中，使用例如离子注入技术，例如前述的，来去除漏极指状物123和124之间的2DEG区122。在此实施例中，III-V族晶体管结构403减少箝位器件430与漏极指状物123提供的欧姆触点结构之间的电相互作用。在一些实施例中，III-V族晶体管结构403配备在BOA配置中。在一个实施例中，除源极指状物131和漏极指状物123之外，这可以包括一个或多个专用的漏极指状物124。漏极指状物124及其邻近的漏极指状物123之间的距离并不必是大距离以保证器件的节距不显著增加。在一个实施例中，此距离可以在从0.1微米到大约100微米的范围内。
本实施例的箝位概念通过将箝位二极管(在自由运转配置中)并联连接到级联GaN整流器和常关开关来测试。为了测试，使用0.3mH电感器用于测量。更特别地，使用安森美半导体公司的MUR860，超快恢复开关模式8安培600伏特电源整流器，用于箝位二极管。表1提供UIS测试结果的总结。起初测试箝位二极管，观察到86.4毫焦(mJ)的UIS能力。一个独立的级联GaN整流器带来3mJ的UIS。随着电流渐变至失效，在GaN整流器器件损坏之前，级联系统的漏极的电压开始增加一直到1200V。级联整流器与并联的箝位二极管将漏极电压箝位在大约800V，并且具有66.2mJ的UIS能量。这样，使用箝位二极管，实现了UIS能量的大约20倍的增长。对级联开关的测试产生类似的结果，如表1所示。在UIS波形中，观察到在电流渐变至零期间，电压被箝位(即在800V左右保持稳定)。这样，箝位二极管在通过进入雪崩并箝位电压来给UIS能量提供灌至接地的通道。随着UIS能量/电流回到零，二极管不再处于雪崩之中而电压也回到零。
表1 III-V族晶体管带用于UIS的箝位二极管
本实施例的相关特征包括但不限于包含或集成箝位器件与级联III-V族晶体管或任何级联配置(来使用常开器件形成常关器件)以便除其它方面以外提高非箝位电感开关能力。并且，依据本实施例，级联电路的衬底可以优选地连接到整个级联系统的接地节点(例如接地节点15)以便提高动态开的电阻的特性。此外，提供具有垂直于III-V族晶体管结构的主要有源导电通道的导电通道的箝位器件并且为UIS能力结合箝位二极管来稳定级联开关结构中的中点电压是超越现有器件的几个区别。
图6示出了部分组装的级联配置600的透视顶视图，该配置包括依据一个图1所示的级联开关结构20的实施例的具有箝位器件和常关MOSFET器件621的常开III-V族晶体管结构611。依据本实施例，级联配置600包括衬底，例如引线框603。在一个实施例中，引线框603包括管芯焊盘，管芯板或管芯附着焊盘606和多个引线607，608，及609。III-V族晶体管结构611使用例如导电胶层(未示出)附着到管芯焊盘606。在一个实施例中，III-V族晶体管结构611包括暴露在例如主表面628上的漏极电极612、源极电极613和栅极电极614。作为范例，III-V族晶体管结构611可以是本文描述的III-V族晶体管结构实施例之一，并且配置有箝位器件，例如箝位器件30，230，330，430，707，730和/或830，其提供穿过III-V族晶体管结构611到管芯焊盘606的垂直电流通道。
级联配置600可以进一步包括常关半导体器件，例如常关硅MOSFET 621。在一个实施例中，硅MOSFET 621的漏极电极622连接到III-V族晶体管结构611的源极电极613。作为范例，可以使用导电胶(未示出)或其它对本领域一般技术人员已知的导电材料来将漏极电极622附着到源极电极613。硅MOSFET 621的栅极电极624使用导电结构，例如焊线631，连接到引线609。硅MOSFET 621的源极电极623使用导电结构，例如压片632，连接到引线608。源极电极623使用导电结构，例如焊线634，进一步连接到III-V族晶体管结构611的栅极电极614。III-V族晶体管结构611的漏极电极612使用导电结构，例如压片636，连接到引线607。尽管未示出，级联配置600可进一步包括保护罩(例如，盖或模制密封件)覆盖III-V族晶体管结构611、硅MOSFET 621、导电结构631，632，634和636以及至少一部分的引线607，608和609和管芯焊盘606。部分的引线607，608和609和管芯焊盘606可以留作暴露，以便有利于附着到组件的下一级，例如印刷电路板。在另一个实施例中，管芯焊盘606和引线608可以是整体的结构，而压片632可以用于将晶体管结构611的衬底连接到硅MOSFET 621的源极电极623。
依据本实施例，如图6中大致所示，管芯焊盘606配置成连接到地节点615。此外，如图6中大致所示，管芯焊盘606可进一步电连接到引线608。可以通过使用例如印刷电路板来为此提供便利。可选地，管芯焊盘606和引线608可以直接连接，或者源极电极623可以电连接到管芯焊盘606。在高能量事件中(例如UIS事件)，集成的箝位器件(例如箝位器件30，230，330，430，707，730，和/或830)与III-V族晶体管结构611配置成提供穿过III-V族晶体管器件611到接地的垂直导电通道，从而保护III-V族晶体管器件611。
图7示出了依据另一个实施例的具有箝位器件730的III-V族晶体管结构或器件700的顶视图。图8示出了III-V族晶体管结构700沿图7中的参考线8-8取得的部分剖视图。III-V族晶体管结构700是用于将具有雪崩能力的硅基箝位器件结合到III-V族晶体管器件的可选的方法和结构。如图7中所示，III-V族晶体管结构700包括间隔开并且设置在半导体衬底28的主表面128上的漏极电极712和另一个电极713。在本实施例中，电极713可以配置成III-V族晶体管结构700的阳极电极。
如图8所示，III-V族晶体管结构700是结构的范例实施例，其中箝位器件730包括多个(即多于一个)背对背p-n二极管器件731。在一个实施例中，p-n二极管器件731包括多个n型区732，每个n型区都由设置在半导体区域112中的p型区733横向分隔开。在一些实施例中，介电层741设置在半导体区域112中，并且可以是例如使用离子注入技术或其它对本领域一般技术人员已知的技术形成的掩埋氧化物或BOX层。在一个实施例中，沟槽739形成为从主表面128延伸穿过异质结构113进入部分半导体区域112，但是留下部分半导体区域112在介电层741上方。在一些实施例中，可以使用光掩模技术和离子注入和扩散或退火技术来形成n型区732和p-型区733，邻近介电层741并邻近沟槽739的底表面。在可选实施例中，箝位器件730可以使用设置成例如靠近介电层741的多晶硅层来形成。
在随后的步骤中，可以用介电区746填充沟槽739。在一个实施例中，介电材料746可以是氧化硅、氮化硅、氮化铝、其组合，或者其它对本领域一般技术人员已知的绝缘材料。接下来，可以使用光刻和蚀刻技术来形成延伸穿过介电区746到第一n型区732的沟槽839并且形成延伸到另一个n型区732，如图8中所示。在一些实施例中，异质结构113的暴露部分可以用介电层744来绝缘。可以用导电材料120填充沟槽839和939，随后形成漏极电极712和第二电极713。
由于箝位器件731的电流通道与有源器件的电流通道并联，III-V族晶体管结构700不同于先前的实施例。然而，箝位器件731的电流通道是有利地与有源器件的电流通道横向分离的(即，这两条电流通道不重叠)，从而减少两条通道之间的任何相互作用。在级联开关配置中，第二电极713可以电连接到常关硅MOSFET器件的源极电极，并且可以进一步连接到接地节点。应当理解的是，导电电极120可以与漏极电极712和第二电极713是相同的材料或不同的材料。
图9示出了依据进一步的实施例的具有箝位器件730的III-V族晶体管结构或器件900的部分剖视图。III-V族晶体管结构900类似于III-V族晶体管结构700，下文将仅描述不同之处。具体在III-V族晶体管结构900中，沟槽1039在靠近衬底110的掺杂区111蚀刻，以便放置导电电极920靠近电极136。在一些实施例中，高度掺杂区911可以形成在靠近衬底110的主表面190来增进电极920和电极136之间的接触。在此实施例中，第二电极713有选择地由电极136排除，为箝位器件730提供阳极电极。更进一步地，此实施例提供了具有与有源器件的电流通道横向间隔开的水平电流通道(即，这两条电流通道不重叠)的箝位器件，从而减少两条通道之间的任何相互作用。
现转至图10-13，描述了具有集成的箝位器件的可选实施例，其中箝位器件具有降低的反向恢复性能并进一步促进将衬底电连接到接地。更具体地，当使用箝位二极管来提供雪崩能力，二极管可以引起反向恢复时间，在一些应用中造成开关损失。本实施例配置成除其它方面以外解决这样的反向恢复损失。
图10示出了依据一个实施例的级联开关结构70的电路原理图，该结构具有常开器件，例如III-V族晶体管结构或器件71，常关器件，例如硅MOSFET器件72，第一二极管706，第二二极管707，第三二极管708，和第四二极管709。更具体地，依据本实施例，级联开关结构70是具有降低的反向恢复限制的雪崩能力的实施例。依据一个实施例，III-V族晶体管结构71与二极管706-709集成在同一个半导体区域中，以便提供具有降低的反向恢复性能的集成结构710。在级联开关结构70的可选实施例中，二极管707和二极管708可以在III-V族晶体管器件71和硅MOSFET器件72的外部放置在背对背配置中，从而提供分离的实施例711。在这个可选的实施例中，二极管706和二极管709可被有选择地排除。在可选的实施例中，二极管707的阴极配置成电连接到III-V族晶体管器件71的漏极12；二极管707的阳极电连接到二极管708的阳极；以及二极管708的阴极电连接到接地节点15和/或硅MOSFET器件72的源极23。
图11示出了依据一个实施例的集成结构710的部分剖视图。III-V族晶体管结构71类似于例如III-V族晶体管结构303，并且是在有源上焊结的配置的另一个范例。下文将仅描述III-V族晶体管71和III-V族晶体管结构303之间的不同之处。在III-V族晶体管71中，漏极指状物1233可以比在III-V族晶体管结构303中的漏极指状物123更宽，以便沟槽139和导电电极120与III-V族晶体管结构71的有源区的横向间隔更大。更具体地，漏极指状物1233包括欧姆接触2DEG区122的第一部分1234，接触导电电极120的第二部分1235，和使得第一部分1234与第二部分1235互连的第三部分1236。在可选实施例中，在III-V族晶体管结构71中的沟槽139可以比在III-V族晶体管结构303中的窄。
在本实施例中，衬底110具有不同的配置，以便包含二极管706-709。应当理解的是，本实施例的描述可以用于本文所述的其它III-V族晶体管结构(例如其它漏极电极配置)。在一个实施例中，具有n型导电性的掺杂区714横向延伸跨过衬底100并与导电电极在沟槽139的表面1390处电接触。在实施例中，掺杂区714是n-/n/n+/n/n-区，并且可以使用外延生长技术、埋层形成技术、离子注入和退火技术或者其它对本领域一般技术人员已知的技术来形成。在一个实施例中，掺杂区714的n+邻近导电电极120，并且掺杂浓度优选地以预先确定的方式离开导电电极120在朝着主表面128和190的两个垂直方向延伸降低。
在本实施例中，半导体区域112包括部件1120和1121，其中每个都可以是如之前的实施例中的本征掺杂和/或轻度掺杂p型。在一个实施例中，部件1120的厚度大于部件1121的厚度，以便支撑具有比第二二极管707更大的击穿电压的第一二极管706。如在之前的实施例中，掺杂区111可以掺杂成p+/p/p-。依据本实施例，衬底110进一步包括掺杂区719和掺杂区721。更具体地，掺杂区719是n型，并且可以具有n+/n/n-掺杂分布，其中n+部分邻近主表面190，并且掺杂浓度以预先确定的方式从主表面190向内降低。掺杂区721是p型区，并且可以具有p+/p/p-掺杂分布，其中p+部分邻近种子层116，并且掺杂浓度以预先确定的方式向主表面190降低。可以使用离子注入和退火技术、外延生长技术或其它对本领域一般技术人员已知的技术来形成掺杂区721和719。如图11中所示，掺杂区714，半导体区域1120和掺杂区721界定第一二极管706；掺杂区714，半导体区域1121和掺杂区111界定第二二极管707；并且掺杂区111和掺杂区719界定第三二极管708。依据本实施例，掺杂分布可以通过包括但不限于多种箝位器件结构或区域的期望的击穿电压的因素来确定。依据一个优选的实施例，第一二极管706的击穿电压大于第二二极管707的击穿电压，以便半导体衬底110和异质结构113之间的界面保持为接地电位。
图12示出了集成结构710的另一部分的部分剖视图，以便示出一个用于在集成结构710中放置第四二极管709的实施例。在一个实施例中，沟槽740设置成从主表面128延伸穿过异质结构113进入掺杂区721。在一个实施例中，沿沟槽739的侧壁表面配备绝缘层。依据本实施例，掺杂区设置成邻近沟槽740的下表面，并且导电电极720设置在沟槽740之中并且电接触掺杂区733。在一个实施例中，掺杂区733是n型区，例如n+/n/n-掺杂区，其中n+部分邻近导电触点720。掺杂浓度可以以预先确定的方式离开导电触点720向下延伸降低。可以使用离子注入和退火技术或其它对本领域一般技术人员已知的技术来形成掺杂区733，并且掺杂区733可以方便地穿过沟槽740形成。依据本实施例，掺杂区733和掺杂区721界定第四二极管709。如图12中大致所示，栅极焊盘14电连接到导电电极720。在可选的实施例中，如图12中大致沿沟槽740的侧壁741所示，沿沟槽740的侧壁的绝缘层144可以被排除。在此实施例中，使用例如之前描述的离子注入工艺在异质结构113的区域中去除2DEG沟道121。当不存在2DEG沟道121，泄漏和/或击穿的问题被减少。
依据本实施例，第二二极管707是雪崩二极管，其配置成具有与III-V族晶体管结构71的额定电压相比大致相同或较高的击穿电压。在一个实施例中，第三二极管708与第二二极管707串联，以便在例如UIS事件期间通过处于正向偏置来提供导电通道。当III-V族晶体管结构71的漏极电极12承受负偏压，第二二极管707被第三二极管708阻止进入正向偏压条件。这样，依据本实施例，第三二极管708的击穿电压被选择为高于在特定应用中级联系统的漏极要遭受的最高或峰值负电压。峰值负漏极电压由有源级联开始导电的电压确定。在一个实施例中，第二二极管707和第三二极管708配置成串联，以便形成浮动基极n-p-n双极型晶体管。为防止此双极型晶体管转变，配置掺杂区111来减少来自发射极的载流子并显著降低增益。在一个实施例中，半导体区域1121也帮助降低双极型晶体管的增益。在一些实施例中，第三二极管708不需要与第二二极管707相同的面积。由于第三二极管708被正向偏置以便在UIS事件期间提供导电通道，这样的事件类似于对p-n/p-i-n二极管的浪涌事件。这样，第三二极管708的尺寸或表面面积可以做成小于第二二极管707。本实施例的这个特征帮助减少来自第二二极管707和三二极管708对级联系统700的总电容贡献，从而显著减少对系统性能的影响。
在一个实施例中，增加第一二极管706以利于将衬底110/异质结构113的界面置于接地电位。应当注意的是，在一些实施例中，第一二极管706和第四二极管709对于给系统提供UIS能力不是必要的。然而，在需要或期望衬底110接地或靠近接地电位放置的实施例中，遂可增加第一二极管706和第四二极管709。在一个实施例中，第一二极管706设计为具有与第二二极管707相比较高的击穿电压，以便第一二极管706在UIS事件中不击穿。当漏极电压在级联系统70中变为负值，第一二极管706可以被正向偏置，并且为了防止反向恢复，第四二极管709配置成阻止任何导电通道，因此不存在反向恢复从而改进系统的反向恢复损失。
图13示出了依据另一个实施例的具有集成箝位器件830的III-V族晶体管结构或器件800的部分剖视图FIG。III-V族晶体管结构800类似于例如III-V族晶体管结构303和71，下文将仅描述不同之处。具体地，衬底110在III-V族晶体管器件800中不同，并且配置成包括箝位结构830，箝位结构830电连接到沟槽139中的导电电极120和漏极电极1233，并且电连接到在衬底110的主表面190上的导电电极136。在本实施例中，箝位器件830包括多个背对背连接的p-n二极管。依据本实施例，在具有与III-V族晶体管器件800的额定击穿电压相比较高的击穿电压的背对背p-n二极管配置中配备多个n型区844和多个p型区846。可以使用离子注入和退火技术、外延生长技术或其它对本领域一般技术人员已知的技术来形成区域844和846。
依据本实施例，箝位器件830配置成在UIS事件过程中击穿，并且为III-V族晶体管结构800提供雪崩能力。本实施例进一步包括掺杂区821，其可以是p型区，例如在其它实施例中所述的p+/p/p-区。在本实施例中，包含掺杂区821以便有利于将异质结构113与衬底110之间的界面置为级联系统的源极电位。依据本实施例，由掺杂区821和半导体区域112形成的二极管配置成具有比箝位器件830更高的击穿电压。作为范例，可以以图12中所示相似的方式使用在栅极电极14与掺杂区821之间的沟槽电极来促进与掺杂区821的接触。掺杂区733也可以包含在栅极沟槽触点中，以便减少在掺杂区821和半导体区域112之间的二极管的任何反向恢复。在一个实施例中，n型区844和p型区846可以使用一个或多个介电区沿III-V族晶体管器件800的一个或多个边缘来终结。
现转至图14，其示出了依据附加实施例的III-V族晶体管结构1400的部分剖视图。具体地，结构1400示出了可以与前述实施例使用的用于终结箝位器件的范例边缘终结结构1402和1404。在一个实施例中，边缘终结结构1402包括设置成从主表面190向衬底110的内部部分延伸的沟槽或沟壕结构1406。在一个实施例中，沟槽1406延伸经过掺杂区111。边缘终结结构1402进一步包括介电区1408，例如氧化物、玻璃、光玻璃或其它对本领域技术人员已知的介电材料。边缘终结结构1404包括设置成从主表面190向内延伸的多个掺杂环1412。在一个实施例中，掺杂环1412可以是设置成邻近掺杂区111的边缘1110的p型掺杂环。掺杂环1412可以具有多种间隔、多种深度和/或多种横向宽度。在一个实施例中，边缘终结结构1404进一步包括设置在主表面190之上或上方掺杂环1412所在的部分的介电层1414。在一个实施例中，介电层1414可以包括氧化物、氮化物、聚酰亚胺、其组合或其它对本领域技术人员已知的合适材料。
本领域技术人员应认识到，依据一个实施例，级联开关结构包括III-V族晶体管结构(例如，元件11，71)，其具有第一载流电极(例如，元件12)，第二载流电极(例如，元件13)，和第一控制电极(例如，元件14)。半导体MOSFET器件(例如，元件21，72)包括电连接到第二载流电极的第三载流电极(例如，元件22)，电连接到第一控制电极的第四载流电极(例如，元件23)，以及第二控制电极。第一二极管(例如，元件707)包括配置成电连接到负载并且电连接到第一载流电极的第一阴极电极，以及电连接到第二二极管(例如，元件708)的第二阳极的第一阳极电极，其中第二二极管具有电连接到第四载流电极的第二阴极，并且其中第一二极管和第二二极管在背对背的配置中。在另一个实施例中，第一载流电极配置成接收峰值负电压，以及第二二极管配置成具有比峰值负电压高的击穿电压。在进一步的实施例中，第一二极管具有比第二二极管高的击穿电压。在更进一步的实施例中，第二二极管具有比第一二极管小的表面面积。在另一个实施例中，第二二极管具有比第一二极管小的电容。
鉴于以上全部，显而易见新颖的具有UIS能力的结构和做出该结构的方法。除其他特征外，还包括能够提供雪崩保护并与III-V族晶体管结构集成的结构，以便提供增强的UIS能力。除其它方面外，本实施例还提供将器件集成到级联电路中的配置，以便避免成为需要共包装及其相应成本和寄生问题的分离的方案。
尽管本实用新型的主题以特定的优选实施例和范例实施例描述，其中前面的附图和描述仅仅描写主题的典型实施例，并且不应因此看作限制其范畴。显而易见，众多替代方案和变体对本领域技术人员是明显的。例如，III-V族晶体管结构的硅衬底可以具有多种浓度不同的外延或掺杂层。此外，二极管可以通过在漏极区中的沟槽中的离子注入进入衬底形成n/p层来形成。进一步地，肖特基箝位器件可以使用肖特基势垒作为背侧电极的一部分或背侧电极来提供，并且提供成具有衬底一个导电类型，例如n型导电性。更进一步地，结构可使用独立于形成二极管的区域的具有有源器件/沟道的区域。在其它实施例中，衬底可以耦接到不同于接地的电位或者留为浮动的。
如下文的权利要求反映的，实用新型的方面可以存在于少于单个前面公开的实施例的全部特征。这样，下文表达的权利要求由此在表达上结合到附图详细说明之中，其中每条权利要求独自作为本实用新型单独的实施例。更进一步地，尽管本文描述的一些实施例包括一些不是在其它实施例中包括的特征，不同实施例的特征的组合是意在本实用新型的范畴内的，并且意在如本领域技术人员所理解地形成不同的实施例。

Claims (4)

1.一种级联开关结构，其特征在于，所述级联开关结构包括：
III-V族晶体管结构，具有第一载流电极、第二载流电极和第一控制电极；
半导体MOSFET器件，具有电耦接到第二载流电极的第三载流电极、电耦接到第一控制电极的第四载流电极和第二控制电极；
第一二极管，具有电耦接到第一载流电极的第一阴极电极和第一阳极电极；以及
第二二极管，具有电耦接到第一电极的第二阳极和电耦接到第四载流电极的第二阴极。
2.如权利要求1所述的级联开关结构，其特征在于：
所述第一载流电极配置成接收峰值负电压；以及
所述第二二极管配置成具有比峰值负电压高的击穿电压。
3.一种级联开关结构，其特征在于，所述级联开关结构包括：
常开III-V族晶体管结构，具有第一载流电极、第二载流电极和第一控制电极；
常关半导体MOSFET器件，具有电耦接到第二载流电极的第三载流电极、电耦接到第一控制电极的第四载流电极和第二控制电极；以及
箝位器件，具有电耦接到第一载流电极的第五载流电极和电耦接到第四载流电极的第六载流电极，其中所述箝位器件和所述常开III-V族晶体管结构集成在公共衬底中，并且其中所述常开III-V族晶体管结构为级联开关结构提供第一电流通道，并且其中所述箝位器件为级联开关结构提供垂直于第一电流通道的第二电流通道。
4.如权利要求3所述的级联开关结构，其中所述常开III-V族晶体管结构和所述箝位器件包括：
半导体衬底，具有第一主表面和相对的第二主表面；
邻近第一主表面的异质结构，所述异质结构包括：
沟道层；以及
在沟道层上方的势垒层，其中所述公共衬底包括半导体衬底和异质结构；
所述第一载流电极设置成靠近沟道层的第一部分；
所述第二载流电极设置成靠近沟道层的第二部分并且与第一载流电极间隔开；
所述第六载流电极设置在半导体衬底的第二主表面上；
所述第一控制电极设置在第一载流电极和第二载流电极之间并且配置成控制在第一载流电极和第二载流电极之间的第一电流通道；
所述第一载流电极包括沟槽电极，该沟槽电极延伸穿过异质结构进入半导体衬底；以及
所述箝位器件包括设置在半导体衬底中的一个或多个掺杂区。
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