CN103531614A - 电荷补偿半导体器件 - Google Patents

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Abstract

本发明涉及电荷补偿半导体器件。提供了一种半导体器件。半导体器件包括半导体主体和设置在半导体主体上的源极金属化部。在截面中，半导体主体包括：第一导电类型的漂移区、邻接漂移区的第二导电类型的第一主体区、第二导电类型的第一补偿区和第一电荷陷阱，其中第一补偿区邻接第一主体区，具有比第一主体区更低的最大掺杂浓度并且与漂移区形成第一pn结。第一电荷陷阱邻接第一补偿区并且包括场板和绝缘区，该绝缘区邻接漂移区并部分包围场板。源极金属化部设置为与第一主体区电阻电连接。进一步，提供了一种用于制作半导体器件的方法。

Description

电荷补偿半导体器件
技术领域
本发明的实施例涉及具有电荷补偿结构的半导体器件和相关的用于制作半导体器件的方法，尤其涉及具有电荷补偿结构的功率半导体晶体管。
背景技术
半导体晶体管，尤其是诸如金属氧化物半导体场效应晶体管（MOSFET）或绝缘栅双极型晶体管（IGBT）的场效应控制开关器件已经被用于各种应用中，这些应用包括但不限于在电源和功率变换器、电动汽车、空调和甚至立体声系统中用作开关。尤其就能够开关大电流和/或在高电压下操作的功率设备而言，经常期望低导通状态电阻Ron和高击穿电压Ubd。
为此目的，开发了电荷补偿半导体器件。补偿原理是基于在MOSFET的漂移区中的n掺杂区和p掺杂区中的电荷的相互补偿。
通常，对于垂直电荷补偿型MOSFET，由p型区和n型区形成的电荷补偿结构被设置为位于具有源极区、主体区和栅极区的实际MOSFET结构的下方，并且也位于相关的MOS沟道的下方，该MOS沟道以这样的方式在半导体器件的半导体体积中被设置成相互邻接或者相互交错，使得它们的电荷在关断状态下相互耗尽，并在激活状态或导通状态下产生从表面附近的源极到设置在背面上的漏极的不中断的低阻抗传导路径。
借助p型掺杂和n型掺杂的补偿，在补偿组件的情况下，能够显著增加载流区的掺杂，尽管载流面积损失，但这导致导通状态电阻Ron的显著减少。这种半导体功率器件的导通状态电阻Ron的减少是与热损耗的减少相关的，使得这种具有电荷补偿结构的半导体功率器件与常规的半导体功率器件相比仍然是“凉快”的。
同时，半导体器件的开关损耗变得更加重要。依赖于器件的操作，输出电荷QOSS和电能EOSS分别主要确定开关损耗，其中输出电荷QOSS和电能EOSS分别存储于在关断状态中和在反向偏置期间形成的空间电荷区内。具有电荷补偿结构的半导体器件的储存电荷QOSS可能是比较高的。这可能导致显著的开关损耗EOSS。除了使能反向阻断，输出电荷QOSS（在具体的阻断电压下）必须被完全地移除，这导致开关延迟。
此外，为了实现低导通状态电阻Ron和高阻断电压两者，期望的是很好地平衡电荷补偿结构的p型区和n型区的掺杂。这通常对制造提出高要求，并且可能限制器件的缩减。例如，为形成电荷补偿结构可使用这几个工艺：外延生长和掩蔽注入，后面是热驱入。在热驱入期间，被注入的结构也在横向方向上生长。这限制了电荷补偿结构的p型区和n型区之间的间距。
因此，需要减少具有电荷补偿结构的半导体器件的开关损耗和开关延迟并且改进这些器件的制造。
发明内容
根据半导体器件的实施例，半导体器件包括半导体主体和设置在半导体主体上的源极金属化部。在截面中，半导体主体包括：第一导电类型的漂移区、邻接漂移区的第二导电类型的第一主体区、第二导电类型的第一补偿区和第一电荷陷阱，其中第一补偿区邻接第一主体区，具有比第一主体区更低的最大掺杂浓度并且与漂移区形成第一pn结。第一电荷陷阱邻接第一补偿区并且包括场板和绝缘区，该绝缘区邻接漂移区并部分地包围场板。源极金属化部设置为与第一主体区电阻电连接。
根据半导体器件的实施例，半导体器件包括半导体主体和源极金属化部。半导体主体具有第一表面并且包括第一导电类型的漂移区、第二导电类型的多个补偿区和多个电荷陷阱，其中每个补偿区与漂移区形成pn结并且邻接第二导电类型的具有比邻接的补偿区更高的最大掺杂浓度的相应主体区，每个电荷陷阱包括场板和部分地包围场板的绝缘区。多个电荷陷阱的每个场板邻接多个补偿区中的至少一个。源极金属化部设置在第一表面上并且与每个补偿区电阻电连接。
根据用于制作半导体器件的方法的实施例，该方法包括：提供具有带有法线方向的主表面并且包含延伸到主表面的第一导电类型的半导体层的半导体主体；在半导体主体中形成多个电荷陷阱结构，每个电荷陷阱结构包括在基本上垂直于主表面的水平截面中被绝缘区部分地包围的场板；形成第二导电类型的多个补偿区以便每个补偿区在半导体主体中形成相应的pn结并且每个补偿区在该截面中邻接至少一个电荷陷阱结构；和形成与多个补偿区的每个都电阻电连接的源极金属化部。
本领域技术人员通过阅读下面详细的描述和通过查看附图将认识到额外的特征和优点。
附图说明
图中的组件不必按比例绘制，而是重点放在图示本发明的原理。而且，在图中，同样的附图标记指定对应的部分。在图中：
图1图示根据实施例的通过半导体器件的半导体主体的垂直截面；
图2图示根据实施例的图1中图示的通过半导体器件的垂直截面的一部分；
图3图示根据实施例的通过半导体器件的半导体主体的垂直截面；
图4图示根据实施例的通过半导体器件的半导体主体的垂直截面和半导体器件的电场分布；
图5图示根据实施例的通过半导体器件的半导体主体的垂直截面；
图6图示根据实施例的与图5中图示的类似半导体器件的半导体主体上的示意平面视图；并且
图7-9图示根据实施例的在方法的方法步骤期间通过半导体主体的垂直截面。
具体实施方式在下面的详细描述中，参考形成该详细描述一部分的附图，并且在附图中以图示的方式示出可以实施本发明的具体实施例。在这一点上，方向术语诸如“顶”、“底”、“前”、“后”、“头”、“尾”等是参照被描述的附图定向使用的。因为实施例的组件能以多种不同的定向放置，因此方向术语用于说明目的而绝无进行限制。要理解的是，在不偏离本发明范围的情况下，可以利用其他的实施例并且可以进行结构或逻辑上的改变。因此，下面的详细描述不要以限制的意义进行理解，并且本发明的范围由附加的权利要求限定。
现在将详细参考各个实施例，它们中的一个或多个例子在附图中说明。每个例子通过解释的方式提供，并且不意味着作为发明的限制。例如，作为一个实施例的部分说明或描述的特征可以用在其他实施例中或者与其他实施例结合使用以产生其他实施例。旨在本发明包括这些修改和变化。这些例子使用特定的语言进行描述，该语言不应解释为限制所附权利要求的范围。附图并不是按比例绘制并且仅用于说明的目的。为清晰起见，如无另外说明，相同的元件或者制造步骤在不同的图中已指定相同的参考符号。
在本说明书中所用的术语“水平”旨在描述基本上平行于半导体基底或主体的第一或主水平表面的定向。这例如可以是晶片或管芯的表面。
在本说明书中所用的术语“垂直”旨在描述基本上设置成垂直于第一表面即平行于半导体基底或主体的第一表面的法线方向的定向。
在本说明书中，半导体基底或半导体主体的第二表面被认为由下表面或背面表面形成，而第一表面被认为由半导体基底的上表面、前表面或主表面形成。因此，在本说明书中所用的术语“以上”和“以下”描述一个结构特征相对于另一个结构特征在考虑这个方向时的相对位置。
在本说明书中，n掺杂被称为第一导电类型，而p掺杂被称为第二导电类型。可替代地，半导体器件能以相反掺杂关系形成从而第一导电类型可以是p掺杂而第二导电类型可以是n掺杂。此外，一些附图通过在掺杂类型旁边指示“-”或“+”来图示相对掺杂浓度。例如，“n-”表示低于“n”掺杂区的掺杂浓度的掺杂浓度而“n+”掺杂区具有比“n”掺杂区更大的掺杂浓度。然而，除非另有说明，指示相对掺杂浓度并不表示相同相对掺杂浓度的掺杂区必然具有相同的绝对掺杂浓度。例如，两个不同的n+掺杂区可能具有不同的绝对掺杂浓度。对于例如n+掺杂区和p+掺杂区同样也适用。
在本说明书中描述的具体的实施例关于但不限于半导体器件，尤其场效应半导体晶体管及其制造方法。在本说明书中，术语“半导体器件”和“半导体组件”被同义地使用。半导体器件通常是在第一导电类型的漂移区和第二导电类型的主体区之间具有形成体二极管的pn结的MOSFET，例如，具有源极金属化部、绝缘栅电极和漏极金属化部的垂直MOSFET，其中该源极金属化部和绝缘栅电极被设置在第一表面上，该漏极金属化部连接漏极区并设置在与第一表面相对的第二表面上。
在本说明书中所用的术语“换向”旨在描述半导体器件的电流从pn负载结（例如MOSFET的主体区和漂移区之间的pn结）正向偏置的正向方向或传导方向到pn负载结反向偏置的相对方向或反向的切换。操作具有反向偏置pn负载结的半导体器件在下面也称为在阻断模式下操作半导体器件。同样地，操作具有正向偏置pn负载结的半导体器件在下面也称为在正向模式下操作半导体器件。在本说明书中所用的术语“硬换向”旨在描述以至少大约1010V/s的速度换向，更通常以至少大约2*1010V/s的速度换向。
通常，半导体器件是具有带有用于传送或控制负载电流的多个MOSFET单元的有源区的功率半导体器件。而且，功率半导体器件通常具有外围区，该外围区具有当从上方观察时至少部分地包围有源区的至少一个边缘终止结构。
在本说明书中所用的术语“功率半导体器件”旨在描述具有高电压和/或高电流开关能力的在单一芯片上的半导体器件。换句话说，功率半导体器件旨在用于通常在安培范围内的高电流。在本说明书中，术语“功率半导体器件”和“功率半导体组件”被同义地使用。
在本说明书中所用的术语“场效应”旨在描述第一导电类型的导电沟道的电场介导的形成和/或在第二导电类型的半导体区（通常第二导电类型的主体区）的沟道的导电性和/或形状的控制。由于场效应，在第一导电类型的源极区或射极区与第一导电类型的漂移区之间形成和/或控制通过沟道区的单极电流路径。漂移区可分别与漏极区或集电区相接触。漏极区或集电区与漏极或集电极低电阻电接触。源极区或射极区与源极或射极低电阻电接触。
在本说明书的背景下，术语“电阻电接触”或“电阻电连接”旨在描述至少当没有电压施加到半导体器件和/或横跨半导体器件施加时，在半导体器件相应的元件或部分之间存在电阻的电流路径。同样地，术语“低电阻电接触”和“低电阻电连接”旨在描述至少当没有电压施加到半导体器件和/或横跨半导体器件施加时，在半导体器件相应的元件或部分之间存在低电阻的电流路径。在本说明书中，术语“低电阻电接触”，“电耦合”和“低电阻电连接”被同义地使用。在一些实施例中，在阈值电压以上，例如由于耗尽了形成电流路径的至少一部分的半导体区，在半导体器件相应的元件或部分之间的低电阻电流路径的电阻率变高，其中低电阻电流路径的电阻率在低电压（例如小于一或几伏特的吸极电压）施加到半导体器件和/或横跨半导体器件施加时为低。
在本说明书的背景下，术语“MOS”(金属氧化物半导体)应理解为包括更一般的术语“MIS”(金属绝缘体半导体)。例如，术语MOSFET（金属氧化物半导体场效应晶体管）应理解为包括具有非氧化物的栅极绝缘体的FET，例如，术语MOSFET分别用于IGFET（绝缘栅场效应晶体管）和MIFET（金属绝缘体半导体场效应晶体管）的更一般术语含义中。
在本说明书的背景下，术语“栅电极”旨在描述位于紧靠主体区并与主体区绝缘并且被配置用于形成和/或控制通过主体区的沟道区的电极。
在本说明书的背景下，术语“场板”旨在描述如下电极：该电极设置于紧靠半导体区（通常漂移区），与半导体区部分地绝缘，并且配置为通过充电至适当的电压（通常对于n型半导体区而言关于周围半导体区的负电压）来扩大半导体区内的耗尽区。
通常，场板包括形成电极的导电区，设置于半导体主体中并且通过绝缘区与半导体主体仅部分地绝缘。通常，在垂直截面中，场板在三侧通过绝缘区与半导体主体绝缘，以便由部分绝缘的场板形成的结构配置成在阻断模式期间捕获电荷（对于邻接绝缘区的n型半导体区通常为负电荷），使得半导体区的一部分被捕获的电荷所耗尽。由场板和邻接的绝缘区形成的结构在下文中也被称为电荷陷阱。导电区域通常由具有足够高导电性的材料制成以便在器件操作期间导电区形成等电位区。例如，导电区可由具有金属或近金属导电性的材料（诸如金属，例如钨、高掺杂合金硅、硅化物或类似物）制成。导电区还可由掺杂单晶半导体区（通常为第二导电类型的单晶半导体区）制成。此外，场板可包括在其中可形成电子沟道的弱掺杂单晶半导体区。通常，导电区与MOSFET的源极金属化部电阻电连接。绝缘区可由任何合适的绝缘材料（诸如氧化硅，例如热氧化硅、氮化硅、氧氮化硅或类似物）制成。
在本说明书的背景下，术语“自充电电荷陷阱”旨在描述配置为在半导体器件的阻断模式期间和/或在换向半导体器件期间产生并捕获电荷的电荷陷阱。术语“自充电电荷陷阱”应包含具有场板的电荷陷阱，该场板包括电荷产生中心用于在换向半导体器件期间和/或在半导体器件的阻断模式期间产生电子-空穴对。进一步，术语“自充电电荷陷阱”应包含浮置场板，浮置场板至少在与周围半导体材料接触的开放区中具有在场板中和/或在周围半导体材料中的适中或高n掺杂的场截止部分。在换向半导体器件期间和/或在半导体器件的阻断模式期间，电子可在场截止部分中被释放并且在自充电电荷陷阱中被捕获。场截止部分的掺杂浓度选择为使得在换向期间和/或在阻断模式期间形成的电场在场截止部分中或紧靠场截止部分被截止。
在本说明书的背景下，术语“台面”或“台面区”旨在描述在垂直截面中延伸进入半导体基底或主体的两个临近沟槽之间的半导体区域。
在下面，主要参照硅（Si）半导体器件来解释关于半导体器件和用于形成半导体器件的制造方法的实施例。因此，单晶半导体区或层通常是单晶Si区或Si层。然而，应当理解的是，半导体主体可由任何适合于制造半导体器件的半导体材料制成。这些材料的示例包括但不限于：单质半导体材料（诸如硅（Si）或锗（Ge））、第IV族化合半导体材料（诸如碳化硅（SiC）或锗化硅（SiGe））、双元、三元或四元III-V族的半导体材料（诸如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、磷化铟镓（InGaPa）、氮化铝镓（AlGaN）、氮化铟铝（AlInN）、氮化铟镓（InGaN）、铝镓铟氮化物（AlGaInN）或砷化铟镓磷化物（InGaAsP））和双元或三元II-VI族半导体材料（诸如碲化镉（CdTe）和碲镉汞（HgCdTe））等等。上面提到的半导体材料也被称为同质结半导体材料。当组合两种不同的半导体材料时，形成了异质结半导体材料。异质结半导体材料的示例包括但不限于：氮化铝镓（AlGaN）-铝镓铟氮化物（AlGaInN）、氮化铟镓（InGaN）-铝镓铟氮化物（AlGaInN）、氮化铟镓（InGaN）-氮化镓（GaN）、氮化铝镓（AlGaN）-氮化镓（GaN）、氮化铟镓（InGaN）-氮化铝镓（AlGaN）、硅-碳化硅（SixC1-x）和硅-锗化硅异质结半导体材料。目前主要Si、SiC、GaAs和GaN材料用于功率半导体应用。如果半导体主体包括分别具有高击穿电压和高临界雪崩场强的高带隙材料（诸如SiC或GaN），则相应半导体区的掺杂可选择得更高，这减少导通状态电阻Ron，导通状态电阻Ron在下文中也称为导通电阻Ron。
参照图1，解释了半导体器件100的第一个实施例。图1图示为通过半导体器件100的半导体主体40的垂直截面。半导体主体40在第一表面101和与第一表面相对设置的第二表面102之间延伸，第一表面的法线方向定义垂直方向en。垂直截面在下文中还分别称为第一截面或截面。通常形成源极金属化部的第一金属化部（图1未示出）通常设置在第一表面101上。通常形成漏极金属化部的第二金属化部11设置在第二表面102上。此外，通常形成栅极金属化部的第三金属化部（图1也未示出）通常也被设置在第一表面101上并且与第一金属化部和半导体主体40绝缘。因此，半导体器件100可操作为三端器件。
半导体主体40通常包括一块单晶材料4和形成于其上的至少一个外延层1。由于在沉积一个或多个外延层期间可以调整掺杂浓度，因此使用外延层1在调节（tailor）材料的本底掺杂中提供更多的自由度。
在图1中图示的示范性实施例中，半导体主体40包括延伸到第一表面101的n型第一半导体层1和设置在第一半导体层1以下并邻接第一半导体层1的n+型半导体层4，n+型半导体层4延伸到第二表面102并且通常形成漏极接触层或漏极接触区。
根据实施例，第一半导体层1包括多个p型主体区5和具有p型补偿区6的pn补偿结构，每个p型补偿区6邻接相应的主体区5。在垂直截面中，p型补偿区6垂直地设置于第一半导体层1的剩余n型部分1a之间，剩余n型部分1a形成漂移区的上部，剩余n型部分1a在下文中也称为漂移区的第一部分1a。p型补偿区6和剩余n型部分1a形成了相应的pn结。p型主体区5的最大掺杂浓度通常高于p型补偿区6的最大掺杂浓度。
在示范性实施例中，p型补偿区6形成为垂直定向的柱状物。可替代地，p型补偿区6形成为基本垂直定向的条型平行六面体。
补偿区6与源极金属化部低电阻电连接。这关于图2来解释，图2图示了图1中图示的第一半导体层1和通常形成在第一表面101上的结构的放大部分。图2的图示部分通常分别对应于第一半导体层1的多个单元中的一个和半导体器件100的上部。
在示范性实施例中，p+型主体接触区5c和n+型源极区15形成于主体区5中。此外，p+型接触区6c在主体接触区5c和补偿区6之间延伸。为清楚起见，主体接触区5c、源极区15和接触区6c在图1以及以下图中没有示出。
电介质区13设置在第一表面101上。电介质区13的一部分13a设置在第一表面101和栅电极12之间，栅电极12以水平方向沿主体区5从漂移区1a至少延伸到源极区15，以便沿形成栅极电介质区的部分13a可以由主体区5中的场效应形成反型沟道，该反型沟道在此还称为MOS沟道。因此，半导体器件100可操作为MOSFET。
电介质区13的剩余部分在源极金属化部10及栅电极12和第一表面101之间分别形成层间电介质。
在示范性实施例中，源极金属化部10经由浅沟槽接触部与源极区15和主体接触区5c（以及因此p型补偿区6）电接触，浅沟槽接触部穿过层间电介质15到半导体主体40中形成。在其他实施例中，源极金属化部10在第一表面101与源极区15和主体接触区5c电接触。
根据实施例，漂移区的第一部分1a和p型补偿区6的掺杂浓度选择为使得在关断状态下它们的电荷能够相互耗尽并且在导通状态下从源极金属化部10到漏极金属化部11形成不中断的低电阻传导路径。
根据另一个实施例，栅电极12和栅极电介质13a可形成于从第一表面101延伸到半导体主体40中的沟槽中。在这个实施例中，主体区5和源极区15与沟槽的上部邻接，而漂移区1a与沟槽的下部邻接。在这个实施例中，漂移区1a可不延伸到位于有源区中的第一表面101。
在图1中图示的示范性实施例中，在每个p型补偿区6以下设置相应的邻接场板7。通过相应的绝缘区8，每个场板7与漂移区的下部1b部分地绝缘，漂移区的下部1b在下文中也称为漂移区的第二部分1b。
场板7可设置于相对于对应的补偿区6基本上居中。在其他实施例中，场板7相对于对应的邻接补偿区6在水平方向上偏离。
场板7可由导电区（例如具有金属或近金属导电性的材料诸如金属、p型掺杂多晶硅、硅化物或类似物）形成。因此，每个场板7通过邻接的p型补偿区6与源极金属化部10电阻电连接。这意味着在半导体器件100的阻断模式期间只要补偿区6没有耗尽，则从源极金属化部到场板7存在相应的低电阻电流路径。当半导体器件100从正向模式换向到阻断模式时，只要漂移区的上部1a和补偿区6没有完全耗尽，场板7基本上保持在源极电位Vs，其中在正向模式中对于图示的n沟道MOSFET，比施加到漏极金属化部11的源极电压VS低的漏极电压VD施加到漏极金属化部11，在阻断模式中，漏-源电压VDS=VD-VS大于0并且没有形成横跨主体区5的沟道区。在换向到阻断模式期间，漏-源电压VDS随着源极电压VS低于漏极电压VD而升高。这导致用由于绝缘区8的形状而不能到达漏极金属化部11的电子对场板7负充电。因此，被相应的绝缘区8部分包围的场板7形成电荷陷阱，在示范性实施例中为电子陷阱。如果漏-源电压VDS在阻断模式中变得大于例如30V的阈值电压，则因为低电阻电流路径被基本上不再包含自由电荷载流子尤其自由的多数电荷载流子（在示范性实施例中为电子）的完全耗尽的补偿区6中断，包括捕获电荷的场板7是浮置的。因为场板7已经充电至阈值电压以下，所以在低阻断电压（VDS>0）下已经从电荷陷阱7，8到漂移区的下部1b中形成空间电荷区。取决于电压等级，阈值电压可在额定击穿电压VBR的大约3%到大约25%之间变动。例如，对于额定击穿电压为600V的半导体器件，阈值电压可为大约10V到大约20V。因此，可达到电能EOSS的最小值。因此，可改进硬换向期间的器件性能。此外，电荷陷阱7、8通常相对于电荷补偿进行自调整。因此，在漂移区的下部1b中避免了由于针对pn电荷补偿结构可能发生的制造变化所致的电荷补偿偏差。这意味着由p型补偿区6形成的pn补偿结构和邻接的漂移区上部1a在给定的额定击穿电压VBR下能分别地以更高的电荷补偿误差和更大的工艺窗口制造，在示范性实施例中邻接的漂移区上部1a形成n型补偿区1a。按一般规律，上补偿结构的电荷补偿误差在给定的额定击穿电压VBR下可增加到大约DL/DS倍，例如1.2或1.5倍，其中电介质层和DS分别是pn补偿结构6、1a和由电荷陷阱7、8和漂移区下部1b的插入部分构成的邻接电荷补偿结构的总垂直延伸和pn补偿结构6、1a的垂直延伸。这允许减少p型补偿区6的间距并且因此减少在放大工艺窗口的导通状态电阻Ron。因此，可实现更好的器件性能价格比。
当半导体器件切换回正向模式时，被捕获的电子向源极金属化部10流动，在源极金属化部处它们最终被放电。因此，确保低导通状态电阻Ron。
上部的最大掺杂浓度通常低于基本上设置在p型补偿区6以下的下部1b的最大掺杂浓度。
在示范性实施例中，不仅场板7而且绝缘区8分别邻接相应的p型补偿区6和形成在相应的p型补偿区6和漂移区1a之间的pn结。因此，在阻断模式期间，在电荷陷阱7、8中能够安全地捕获电荷。
通常，电荷陷阱7、8形成于垂直沟槽78中。绝缘区8可由设置在垂直沟槽78的底壁和侧壁上的电介质层形成。每个场板7邻接至少一个p型补偿区6并且通常至少填充相应的垂直沟槽78的下部。在示范性实施例中，每个垂直沟槽78的最上部被邻接p型补偿区6的最下部填充。
此外，用于在电场中产生电子-空穴对的电荷产生中心（诸如晶格缺陷或杂质）可形成于场板7中，例如处在和/或靠近场板7和p型半导体区6与相应的n+型接触区之间形成的结。例如，场板7可由具有位于漂移区1a、1b的半导体材料的导带中的费密能量的导电材料构成。例如，场板7可由金属比如钨或硅化物（在电场中具有高电荷产生率）构成。
可替代地，场板7可由具有晶格缺陷的导电半导体材料（诸如高掺杂的多晶硅或非晶硅）构成。晶格缺陷还可通过注入形成。此外，通过将Au、Cu或Pt注入到场板7的半导体材料中而形成和/或在场板7和相应的绝缘区8之间的界面处形成的深陷阱可用作电荷产生中心。更进一步，场板7可包括一个或多个空腔。半导体和空腔之间的界面也可形成电子-空穴对的产生中心。
在垂直截面中，场板7和电荷陷阱7、8通常分别具有与最大水平延伸相比更大的垂直延伸。在垂直截面中，绝缘区8可以为基本上U形或基本上V形。
图1中图示的半导体器件100是示范性垂直半导体器件。用于接触栅电极12的栅极金属化部可设置在第一表面101上。在其他实施例中，栅极金属化部设置在第二表面102上并且通过导电通孔与紧靠第一表面101设置的栅电极12接触。
此外，关于垂直半导体器件100解释的自调整电荷陷阱7、8和下面关于图3-6解释的垂直半导体器件也可用于横向补偿MOSFET中，横向补偿MOSFET的源极金属化部10、漏极金属化部11和栅极金属化部设置在一个表面上。在这些实施例中，电荷陷阱7、8也被设置在相应的邻接第一补偿区（在n沟道MOSFET情况下为p型）和漏极金属化部11之间的漂移区中。在这些实施例中，电荷陷阱7、8通常还基本上根据阻断模式期间的电场线进行定向。
例如，除了漏极金属化部11，图1中图示的结构还可与通过横向补偿MOSFET 100的半导体主体40的基本水平截面对应。在这个实施例中，漏极金属化部11以及源极和栅极金属化部通常设置在与图1的截面基本平行的第三表面上。这通常还适用于下面解释的图3-5。此外，在相应的截面中，对于垂直补偿MOSFET和横向补偿MOSFET两者，主体区5和邻接p型补偿区6之间的最大距离通常比主体区5和邻接该邻接p型补偿区6的电荷陷阱7、8之间的最大距离小。
图3图示了通过半导体器件200的半导体主体40的垂直截面。半导体器件200与上面关于图1和2所解释的半导体器件100类似。然而，在垂直截面中，每个电荷陷阱7、8包括邻接相应的p型补偿区6的第一部分和从第一部分分隔开的第二部分。在示范性实施例中，该第一部分包括场板的第一部分7a，该第一部分7a在垂直截面中通过基本上U形的绝缘区8a与邻接p型补偿区6绝缘。第二部分包括场板的第二部分7b，该场板的第二部分7b在垂直截面中通过基本上U形的绝缘区8b部分地绝缘于漂移区1a、1b的邻接第二部分1b。绝缘区8a、8b在垂直截面中还可为基本上V形。与上面关于图1解释的类似，第二部分通常形成于垂直沟槽78”中。U型绝缘区8a、8b成对上下设置，并且使得在垂直截面中第一部分7a在顶面和在侧壁被绝缘以及第二部分7b在顶面和在侧壁被绝缘。因此，第一部分形成了电子陷阱而第二部分形成了空穴陷阱。换句话说，电荷陷阱7a、7b、8a、8b形成了组合的电子-空穴电荷陷阱。因此，因为当半导体器件200换向到正向模式时，在阻断模式下捕获的电荷可相互消除，所以可改进半导体器件200的开关性能。在正向模式中和在阻断模式期间的低反向电压下，场板的第一部分7a和场板的第二部分7b二者均可与源极金属化部电阻电连接。例如，在另一个垂直截面中，半导体器件200可基本上如上面关于图1解释的那样形成。因此，场板的第一部分7a和场板的第二部分7b可形成连续区域。
在其他实施例中，场板的第一部分7a和场板的第二部分7b不连接。在这些实施例中，场板的第二部分7b可不与源极金属化部电阻电连接。部分绝缘的第二部分7b仍可形成电荷陷阱，即在示范性实施例中的电子电荷陷阱。在反向电压超过阈值电压使得空间电荷区延伸到第二部分1b的情况下，电子-空穴对在第二部分1b的电荷产生中心产生并且在电场中被分离，其中该阈值电压例如是额定阻断电压的十分之一、五分之一或四分之一或者在之间的任何值。在电荷陷阱的第二部分1b中积累的电子在漂移区的下部1b中形成空间电荷区的固定电荷的反电荷。因此，在漂移区的下部1b提供了自充电的电子陷阱。因此，避免任何电荷补偿失配。
图4示出了通过半导体器件300的半导体主体40的垂直截面和在半导体器件300的阻断模式期间的电场分布。半导体器件300与上面关于图1和2所解释的半导体器件100类似。然而，在漂移区1和漂移区4之间额外设置了第二半导体层2和第三半导体层3，第一和第二半导体层二者均为第一导电类型，在示范性实施例中为n型。此外，第三半导体层3包括两个设置在电荷陷阱7、8以下的垂直沟槽789中的浮置电荷陷阱7c、8c、9。为清楚起见，在图4中图示了仅1个电荷陷阱7、8和仅两个浮置电荷陷阱7c、8c、9。
第二半导体层2可具有与第一漂移区1相同的最大掺杂浓度。设置于漂移区1以下的第二半导体层的体积在大约为标称反向关断电压Uoff的反向电压下可操作为场截止部件，标称反向关断电压Uoff低于额定击穿电压Ubd。因此，第二半导体层2每水平面积通常具有的掺杂电荷Q大约为Qc*Uoff/Ubd，例如大约为所用半导体材料的每面积击穿电荷Qc的三分之二。例如，依赖于掺杂浓度，对于硅来说，每面积击穿电荷Qc为大约每平方厘米2*1012个元电荷到大约每平方厘米3*1012个元电荷。
根据实施例，第三半导体层3包括浮置电荷陷阱7c、8c、9，浮置电荷陷阱7c、8c、9配置为：当第二半导体层2在阻断模式期间被穿通时即当p型补偿区6和电荷陷阱7c、8c之间形成的空间电荷区延伸通过第二半导体层2时，耗尽第三半导体层3。因此，避免了在标称反向关断电压Uoff和额定击穿电压之间的电压下的半导体器件300的雪崩击穿。
浮置电荷陷阱7c、8c、9类似于电荷陷阱7、8形成。然而，p型浮置半导体区9设置在相应的浮置场板7c以上并且和相应的浮置场板7c接触，浮置场板7c包括电荷产生中心。因此，浮置场板7c不与第三半导体层3直接接触，而是经由相应的在第三半导体层3和p型浮置半导体区9之间形成的pn结电接触。在其他实施例中，p型浮置半导体区9相对于浮置场板7轻微地位移。当半导体器件300再次切换到正向电流方向时，这促进被充电的浮置场板7的完全放电。可替代地，通过在浮置场板7c上设置间断的p型浮置半导体区9可以促进被充电的浮置场板7的完全放电。例如，在另一个通过半导体器件300的垂直截面中可能不存在p型浮置半导体区9。由于p型浮置半导体区9，在阻断模式和高反向电压期间第三半导体层3中的电场相比于不具有p型浮置半导体区9的半导体器件增大了。
在反向电压超过标称反向关断电压Uoff的情况下，电子-空穴对在浮置场板7c的电荷产生中心产生，并且在电场中被分离。当空穴在电场中分别朝源极金属化部和第一表面101移动时，由于绝缘区8c，产生的电子仍然被捕获在浮置场板7。当浮置场板7c充分充电并且基本上无电场时，停止产生电子-空穴对。被捕获的电荷为第三半导体层3的耗尽区的固定电荷提供反电荷。绝缘区8c也可在顶部部分地绝缘浮置场板7。
在图4中图示的示范性实施例中，被相应的绝缘区8c部分地绝缘的浮置场板7c形成自充电电子陷阱7c、8c。在第三半导体层3为p型的其他实施例中，部分地绝缘的浮置场板7c提供自充电空穴陷阱7c、8c。
当半导体器件300再次切换到正向电流方向时，被充电的浮置场板7c和场板7再次放电以保持低导通电阻Ron。
此外，图4图示了阻断模式期间沿垂直线s的半导体器件300的电场分布，垂直线s部分通过半导体器件300的p型补偿区6延伸。当等于或小于标称反向关断电压Uoff的反向电压U（U≤Uoff）施加于漏极金属化部和源极金属化部之间时，反向电压U基本上分别横跨漂移区1和p型补偿区6与第二半导体层2下降，如电场分布E1所示。
在半导体器件300的阻断模式期间并且如果第二半导体层2被穿通，浮置场板7c充电，即对于n型第三半导体层3来说负充电。因此，第三半导体层3在场板7c之间水平耗尽，并且因此避免了在标称反向关断电压Uoff和额定击穿电压Ubd之间的电压下的半导体器件300的雪崩击穿。由于使用了浮置场板7c，第三半导体层3的掺杂浓度可比较高，例如基本上与漂移区1的掺杂浓度匹配。因此，半导体器件300的导通状态电阻Ron通常保持为低。而且，浮置场板7仅在标称反向关断电压Uoff以上的异常高电压下充电。因此，半导体器件300的正常操作期间的开关损耗保持为低。因为高于标称反向关断电压Uoff的反向电压很罕见，所以半导体器件300的总开关损耗通常低于常规的具有相同导通状态电阻Ron的补偿MOSFET。换句话说，改进了开关损耗和正向电流损耗之间的平衡。MOSFET在典型应用中主要暴露于显著低于额定阻断电压的反向电压。通常，MOSFET用于在标称操作期间具有指定电路电压的电路中，该标称操作导致标称反向电压Uc为额定阻断电压的仅大约30%到大约70%，例如对于650伏的额定阻断电压，标称反向电压大约到400伏。
图5图示了通过半导体器件400的半导体主体40的垂直截面。半导体器件400与上面关于图1和2所解释的半导体器件100类似。然而，n型漂移区包括三个n型部分：邻接p型补偿区6的上部1a、包括至少电荷陷阱7、8主要部分的下部1b和邻接漏极区4的最下部1c。漂移区的下部1b通常具有比漂移区的上部1a和最下部1c更高的最大掺杂浓度。而且，在图5中，设置在垂直沟槽78’中的电荷陷阱7、8的场板7与相应的p型补偿区6不邻接。然而，设置在垂直沟槽78’中的电荷陷阱7、8的场板7也可例如在另一个垂直截面中与源极金属化部电阻电连接。设置在垂直沟槽78’中的电荷陷阱7、8的场板7在下文中还称为第三电荷陷阱7、8。
根据实施例，在水平截面中，即在基本上垂直于垂直截面的第二截面中，p型补偿区6和所有电荷陷阱7、8的形状为基本上平行的条状，它们相对于彼此倾斜了例如如图6图示的大约90o，图6示出了通过与图5中图示的半导体器件400类似的半导体器件500的水平截面。因此，半导体器件400、500的每个场板7可邻接多个p型补偿区6。在其他实施例中，在水平截面中并且从上方看时，p型补偿区6和电荷陷阱7、8的形状分别为圆形、椭圆形、多边形或基本上环形。
在其他实施例中，设置在垂直沟槽78’中的电荷陷阱7、8的场板7不与源极金属化部电阻电连接，并且场板7包括电荷产生中心。因此，与上面关于图3解释的类似，第三电荷陷阱形成自充电电荷陷阱。
通常，当在第一表面101的法线方向en上看时，多个补偿区6形成第一晶格，并且当在法线方向en上看时，多个电荷陷阱7、8形成第二晶格。
第一晶格和第二晶格可相对于彼此倾斜。这促进对器件参数的微调以获得低电能EOSS和低导通电阻Ron两者。更通常，为获得最低的电能EOSS和最低的导通电阻Ron，如图4、5中图示的那样，第二晶格的晶格常数或间距pf小于第一晶格的晶格常数或间距ps。为了这个目的，漂移区的第一部分1a和p型补偿区6之间的最大水平压降Us与场板7和漂移区的第二部分1b之间的最大水平电压降Uf在阻断模式下应基本上相等。给定图5中包括电荷陷阱7、8的层1b的大约150V的示范性阻断电压，电荷补偿结构1a、6必须经受600V的额定阻断电压的大约75%。按一般规律，在这些假定下，总导通电阻Ron1为：
Figure 2013102806465100002DEST_PATH_IMAGE001
其中Ron2是额定阻塞电压为600V但不具有包括电荷陷阱7、8的第二部分1b的类似半导体器件的导通电阻。
对于p型补偿区的更大间距ps，可实现导通电阻的显著减少。如果p型补偿区6的间距ps相对小，导通电阻的减少也较小。然而，制造电荷陷阱7、8比制造常规的pn补偿结构更加成本高效。因此，成本-性能因数（Ron乘以面积乘以成本）可减少高达大约30%。
图7至9图示了根据几个实施例的形成半导体器件100的方法。这些图示出了在特定的方法步骤期间或之后通过半导体主体的垂直截面。在第一工艺中，提供具有主表面或顶表面103和与顶表面103相对的第二或背面表面102的半导体主体，例如晶片或基底。顶表面103的法线方向en定义垂直方向。如图7所示，半导体主体通常包括延伸到第二表面102并通常形成要制作的半导体器件的漏极层的n+型第四半导体层4。n型半导体层1b设置在第四半导体层4上并且延伸到顶表面103。半导体层1b可形成要制造的半导体器件的下漂移层或漂移区1b。
参照图8，垂直沟槽78从顶表面103刻蚀到半导体层1b中。此外，垂直沟槽78的侧壁和底壁被绝缘区8绝缘。这可通过沉积和/或热氧化和从顶表面103去除形成的电介质层来完成。可替代地，用于形成垂直沟槽78的电介质层或硬掩模可用作刻蚀停止部以随后形成场板，并其后被去除。
参照图9，场板7形成于垂直沟槽78中。形成场板7可包括沉积导电材料和对沉积的导电材料进行背刻蚀，其中导电材料诸如为金属（如钨）、高掺杂p型多晶硅、高掺杂p型非晶硅或高掺杂p型多孔硅。
场板7可形成为使得将电荷产生中心包含于场板7中。例如，晶格缺陷可通过注入形成在导电材料中。可替代地或除此之外，通过将Au、Cu或Pt注入到浮置场板7的沉积半导体材料中和/或在场板7和相应的绝缘区8之间的界面，可形成深陷阱。
其后，几个n型外延层通常被沉积在顶表面103上，并且执行离子注入工艺以形成设置在下漂移层1b上并且延伸到第一表面101的n型上漂移层1a，并在第一半导体层1中形成补偿区6和主体区5。通常，补偿区6形成为基本上垂直定向的柱状体或基本上垂直定向的条状平行六面体。
以积分离子剂量执行离子注入工艺，使得当大约反向阈值电压的反向电压以反向电流方向横跨半导体主体施加时，形成上漂移区的第一半导体层1的剩余部分1a被基本上耗尽，其中该反向阈值电压低于半导体器件的额定击穿电压，该反向电流方向对应于反向偏置形成在补偿区6和漂移区1a之间的pn结。
可替代地，可通过在沉积在下漂移层1b上的一个或多个外延层上刻蚀垂直沟槽和用p型半导体材料填充垂直沟槽来形成补偿区6。
其后，n+型源极区、p型主体区和p+型主体接触区可通过注入形成。此外，绝缘栅电极通常形成在第一半导体层1延伸到的第一表面101上。层间电介质通常形成在第一表面101上并在源极区和主体区以上凹陷。
其后，与源极区、主体接触区并因此与主体区5、补偿区6和场板7低电阻接触的源极金属化部形成在第一表面101上。而且，与栅电极低电阻接触的栅极金属化部可形成在第一表面101上。为了形成三端n沟道MOSFET，漏极金属化部沉积在第二表面102上。产生的半导体器件100图示于图1、2中。用相反的掺杂关系可形成类似的p沟道MOSFET。
形成的半导体器件通常是垂直MOSFET，更通常是在第一表面101上具有源极金属化部和栅极金属化部的垂直功率MOSFET。可替代地，栅极金属化部也可相应地形成并设置在第二表面101上。
根据实施例，半导体器件包括具有定义垂直方向的第一表面的半导体主体和设置在第一表面上的源极金属化部。在垂直截面中，半导体主体进一步包括：第一导电类型的漂移区、第二导电类型的第一主体区、第二导电类型的第一补偿区和第一电荷陷阱，其中第一补偿区邻接第一主体区，具有比第一主体区更低的最大掺杂浓度，与漂移区形成第一pn结并且与第一金属化部电阻电连接。第一电荷陷阱设置在第一表面以下，与第一主体区分隔开并且包括与源极金属化部电阻电连接的场板和邻接漂移区并部分包围场板的绝缘区。
根据实施例，半导体器件包括半导体主体和源极金属化部。半导体主体具有第一表面并且包括第一导电类型的漂移区、多个第二导电类型的补偿区和多个电荷陷阱，其中每个补偿区与漂移区形成pn结并且邻接第二导电类型的相应主体区，该相应主体区具有比邻接的补偿区（即该相应主体区邻接的补偿区）更高的最大掺杂浓度，每个电荷陷阱包括场板和部分包围场板的绝缘区。多个电荷陷阱的每个场板邻接多个补偿区中的至少一个。源极金属化部设置在第一表面上并且与每个补偿区电阻电连接。
根据实施例，制作垂直半导体器件的方法包括：提供具有定义垂直方向的顶表面和与顶表面相对设置的背面表面的第一导电型的半导体主体；在半导体主体中从顶表面形成多个电荷陷阱结构，每个电荷陷阱结构包括被绝缘区部分地包围的场板；在顶表面上形成第一导电类型的上漂移层，上漂移层包括多个第二导电类型的补偿区，使得每个补偿区在上漂移层中形成相应的pn结并且每个补偿区邻接至少一个电荷陷阱结构；和形成与多个补偿区的每个都电阻电连接的源极金属化部。
在另一个实施例中，形成横向MOSFET，更通常是横向功率MOSFET。在这个实施例中，在垂直截面中并排地设置漂移区的部分1a、1b和漏极区4。
形成横向MOSFET通常还包括下列工艺：提供具有带有法线方向的主表面103和相对设置的背面表面并包含延伸到主表面103（参照图7）的第一导电类型的半导体层1b的半导体主体；在半导体主体中形成多个电荷陷阱结构7、8，每个电荷陷阱结构7、8包括在基本上垂直于主表面103的截面中被绝缘区8部分地包围的场板7；形成多个第二导电类型的补偿区6使得每个补偿区6在半导体主体中形成相应的pn结并且每个补偿区6在该截面中邻接至少一个电荷陷阱结构7、8；和形成与多个补偿区的每个都电阻电连接的源极金属化部10。然而，形成电荷陷阱结构通常包括：从半导体主体的基本上垂直于主表面（即基本上平行于图7中图示的截面）的第三表面刻蚀沟槽78到半导体主体中，代替如关于图8解释的从主表面刻蚀沟槽78到半导体主体中。换句话说，在横向MOSFET的情形中，主表面和背表面通常分别由半导体主体和半导体晶片的横向表面形成。此外，为电荷陷阱结构7、8形成的沟槽78可与为形成补偿区6而填充有第二导电类型的半导体材料的额外沟槽一起形成。此外，在这个工艺顺序中，形成外延层不需要用于形成pn补偿结构。因此，可促进制造具有电荷陷阱的横向补偿MOSFET。其他工艺可类似于上面针对垂直MOSFET关于图7至图9解释的那样实施。在制造横向MOSFET期间，源极金属化部10、漏极金属化部11和栅极金属化部通常形成在第三表面上。进一步，在制造横向MOSFET期间，绝缘栅电极通常紧靠第三表面形成。
尽管已公开了本发明的各种示范性实施例，但是对于本领域技术人员来说将显而易见的是，在不脱离本发明的精神和范围的情况下能进行将达到本发明的一些优点的各种改变和修改。对于这些本领域具有适当技术的人员来说将明显的是，可用其他执行相同功能的组件取代。应该提到的是，即使在没有明确提到这一点的这些情况中，参照特定附图解释的特征也可以与其他附图的特征组合。对于发明构思的这样的修改旨在被所附的权利要求覆盖。
为了易于描述，使用空间相对术语诸如“之下”、“以下”、“下”、“以上”、“上”和类似词语来解释一个元件相对于第二元件的定位。这些术语旨在包含除与描绘在附图中的不同的定向之外的器件的不同定向。进一步，术语诸如“第一”、“第二”和类似词语也用于描述各种元件、区域、部分等，并且也不旨在进行限制。贯穿整个说明书，同样的术语指代同样的元件。
在这里使用的术语“具有”、“含有”、“包含”、“包括”和类似词语是开放式术语，其指示存在所述的元件或特征但不排除额外的元件或特征。冠词“一”、“一个”、“该”旨在包括多个和一个，除非上下文另外明确指示。
考虑到上面变化和应用的范围，应当理解本发明不限于前面的描述，也不受附图限制。相反，本发明仅由所附的权利要求和它的法定等同物限制。

Claims (25)

1.一种半导体器件，包括：
半导体主体，在第一截面中包括：
       第一导电类型的漂移区；
       邻接所述漂移区的第二导电类型的第一主体区；
       第二导电类型的第一补偿区，所述第一补偿区邻接所述第一主体区，具有比所述第一主体区更低的最大掺杂浓度并且与所述漂移区形成第一pn结；和
       第一电荷陷阱，邻接所述第一补偿区并且包括场板和绝缘区，所述绝缘区邻接所述漂移区并部分包围所述场板；以及
源极金属化部，设置在半导体主体上并且与所述第一主体区电阻电连接。
2.根据权利要求1所述的半导体器件，在所述第一截面中进一步包括：
第二导电类型的第二主体区，第二主体区与所述第一主体区分隔开并且与所述第一主体区电阻电连接；
第二导电类型的第二补偿区，第二补偿区邻接所述第二主体区，具有比所述第二主体区更低的最大掺杂浓度，与所述漂移区形成第二pn结，并且与所述源极金属化部电阻电连接；和
第二电荷陷阱，邻接所述第二补偿区并且包括场板和邻接所述漂移区并部分地包围所述场板的绝缘区。
3.根据权利要求2所述的半导体器件，其中所述第一电荷陷阱邻接所述第二补偿区。
4.根据权利要求2所述的半导体器件，其中半导体主体包括具有定义垂直方向的法线方向的第一表面，其中所述源极金属化部设置在所述第一表面上，并且其中所述截面为垂直截面，半导体器件进一步包括与源极金属化部相对设置并与所述漂移区电阻电连接的漏极金属化部，其中所述场板具有到所述第一表面的最小距离，并且其中所述空间电荷区在所述漂移区中在所述第一补偿区和第二补偿区之间延伸，并且当高于阈值电压的反向电压施加到源极金属化部和漏极金属化部之间时，所述空间电荷区垂直延伸到所述最小距离的下方，并且其中所述阈值电压不大于半导体器件的额定阻断电压的大约四分之一。
5.根据权利要求1所述的半导体器件，其中在第一截面中所述场板包括邻接所述第一补偿区的第一部分和与所述第一部分隔开的第二部分。
6.根据权利要求1所述的半导体器件，其中所述场板与源极金属化部电阻电连接。
7.根据权利要求1所述的半导体器件，其中所述场板包括至少一个电荷产生中心。
8.根据权利要求1所述的半导体器件，其中所述场板包括下列中的至少一个：空腔、多晶半导体材料、非晶半导体材料、包括晶格缺陷的半导体材料、具有形成深陷阱的杂质的半导体材料、p型掺杂硅、硅化物和金属。
9.根据权利要求1所述的半导体器件，其中所述绝缘区邻接所述第一pn结。
10.根据权利要求1所述的半导体器件，其中在第一截面中所述绝缘区为基本上U形或V形。
11.根据权利要求1所述的半导体器件，其中在第一截面中所述绝缘区包括：第一部分，第一部分设置于所述场板和所述第一补偿区之间并且至少在所述场板的顶侧邻接所述场板；和第二部分，第二部分与所述第一部分分隔开并且至少邻接所述场板的底侧，所述底侧与顶侧相对设置。
12.根据权利要求11所述的半导体器件，其中第一部分和第二部分中的至少一个为基本上U形或V形。
13.根据权利要求1所述的半导体器件，其中所述漂移区包括第一导电类型的第一部分和第一导电类型的第二部分，其中第一部分具有第一最大掺杂浓度并且邻接所述第一主体区，第二部分邻接所述漂移区的所述第一部分和所述第一电荷陷阱并且包括高于所述第一掺杂浓度的第二掺杂浓度。
14.根据权利要求1所述的半导体器件，其中所述半导体主体包括具有定义垂直方向的法线方向的第一表面，其中所述源极金属化部设置在所述第一表面上，并且其中在第一截面中所述第一电荷陷阱基本上设置在所述第一补偿区的下方。
15.根据权利要求2所述的半导体器件，进一步包括第三电荷陷阱，第三电荷陷阱在第一截面中设置在所述第一电荷陷阱和第二电荷陷阱之间，并且包括场板和邻接所述漂移区并部分地包围场板的绝缘区。
16.根据权利要求15所述的半导体器件，其中在基本上垂直于第一截面的第二截面中，所述第一补偿区和第二补偿区的形状为基本上平行的条状，并且其中在第二截面中第一、第二和第三电荷陷阱的场板的形状为基本上相互平行并且相对于所述第一补偿区和所述第二补偿区倾斜的条状。
17.根据权利要求1所述的半导体器件，进一步包括：
第一导电类型的漏极区，包括高于漂移区的最大掺杂浓度的最大掺杂浓度；和
第一导电类型的第三半导体层，设置于所述漂移区和所述漏极区之间并且包括浮置场板和浮置电荷陷阱中的至少一个。
18.根据权利要求1所述的半导体器件，其中在所述第一截面中，所述第一补偿区形成为基本上以第一截面的法线方向定向的柱状物和基本上以法线方向定向的条型平行六面体中的一种。
19.一种半导体器件，包括：
半导体主体，具有第一表面并且包括第一导电类型的漂移区、第二导电类型的多个补偿区和多个电荷陷阱，其中每个所述补偿区与所述漂移区形成pn结并且邻接第二导电类型的相应的主体区，所述相应的主体区具有比邻接的补偿区更高的最大掺杂浓度，每个所述电荷陷阱包括场板和部分包围所述场板的绝缘区，其中多个电荷陷阱中的每个邻接多个补偿区中的至少一个；和
源极金属化部，设置在所述第一表面上并且与每个补偿区电阻电连接。
20.根据权利要求19所述的半导体器件，其中当在第一表面的法线方向上看时所述多个补偿区形成第一晶格，并且其中当在法线方向上看时所述多个电荷陷阱形成第二晶格。
21.根据权利要求20所述的半导体器件，其中所述第二晶格的晶格常数小于第一晶格的晶格常数。
22.根据权利要求20所述的半导体器件，其中所述第二晶格相对于所述第一晶格倾斜。
23.一种制作半导体器件的方法，包括：
提供具有带有法线方向的主表面并且包括延伸到所述主表面的第一导电类型的半导体层的半导体主体；
在半导体主体中形成多个电荷陷阱结构，每个电荷陷阱结构包括在基本上垂直于主表面的截面中被绝缘区部分地包围的场板；
形成第二导电类型的多个补偿区，以便每个补偿区在半导体主体中形成相应的pn结并且每个补偿区在所述截面中邻接至少一个所述电荷陷阱结构；和
形成与多个补偿区的每个都电阻电连接的源极金属化部。
24.根据权利要求23所述的方法，其中形成所述电荷陷阱结构包括下列步骤的至少一个：
从主表面刻蚀沟槽到半导体主体中；
从半导体主体的基本上垂直于主表面的表面刻蚀沟槽到半导体主体中；
使所述沟槽的侧壁和底壁绝缘；
用导电区至少部分地填充每个所述沟槽；和
在至少一个所述导电区形成电荷产生中心。
25.根据权利要求23所述的方法，其中形成多个补偿区包括下列步骤的至少一个：
使用外延沉积，在半导体层上形成第一导电类型的至少一个外延层；
在至少一个外延层中掩模注入第二导电类型的掺杂剂；
刻蚀附加沟槽到半导体主体和至少一个外延层中的至少一个中；
用第二导电类型的半导体材料填充所述附加沟槽。
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