JP7378947B2 - 半導体装置 - Google Patents
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Description
本発明は、半導体装置に関する。
特許文献１は、半導体基板と、半導体基板の上に形成されたスーパージャンクション構造とを含む半導体装置を開示している。スーパージャンクション構造は、半導体基板の主面に平行な方向に交互に配置されたｎ型半導体層およびｐ型半導体層を含む。
本発明の一実施形態は、逆回復動作時のリンギングを抑制できる半導体装置を提供する。
本発明の一実施形態は、主面を有する半導体層と、前記主面の表層部に形成された第１導電型のドリフト領域と、前記ドリフト領域の表層部に形成された第２導電型のボディ領域と、前記ボディ領域から前記ドリフト領域の底部に向けて延びるように前記ドリフト領域に形成された第２導電型のコラム領域と、前記主面の法線方向から見た平面視において前記コラム領域に重なるように、前記半導体層において前記ドリフト領域の底部および前記ボディ領域の底部の間の領域に浮遊状態に形成された絶縁体と、を含む、半導体装置を提供する。
この半導体装置によれば、逆回復動作時においてドリフト領域およびコラム領域の間を流れる電流の一部を絶縁体によって遮蔽できる。これにより、逆回復動作時におけるリンギングを抑制できる。
以下では、添付図面を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明の実施形態に係る半導体装置１を示す平面図である。図２は、図１に示す領域IIの拡大図である。図３は、図２に示すIII-III線に沿う断面図であって、第１形態例に係る絶縁体２１を含む形態を示している。図４は、図２に示すIV-IV線に沿う断面図である。図１では、領域IIにおいて半導体装置１の内部構造の一部が透過して示されている。
図１は、本発明の実施形態に係る半導体装置１を示す平面図である。図２は、図１に示す領域IIの拡大図である。図３は、図２に示すIII-III線に沿う断面図であって、第１形態例に係る絶縁体２１を含む形態を示している。図４は、図２に示すIV-IV線に沿う断面図である。図１では、領域IIにおいて半導体装置１の内部構造の一部が透過して示されている。
図１～図４を参照して、半導体装置１は、絶縁ゲート型のトランジスタの一例としてのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含む半導体スイッチングデバイスである。半導体装置１は、直方体形状に形成された半導体層２を含む。半導体層２は、この形態では、Ｓｉ（シリコン）からなる。
半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５Ａ、５Ｂ、５Ｃ、５Ｄを含む。側面５Ａ～５Ｄは、より具体的には、第１側面５Ａ、第２側面５Ｂ、第３側面５Ｃおよび第４側面５Ｄを含む。
半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５Ａ、５Ｂ、５Ｃ、５Ｄを含む。側面５Ａ～５Ｄは、より具体的には、第１側面５Ａ、第２側面５Ｂ、第３側面５Ｃおよび第４側面５Ｄを含む。
第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。第１側面５Ａおよび第２側面５Ｂは、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに対向している。第２方向Ｙは、より具体的には、第１方向Ｘに直交している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに対向している。
半導体装置１は、第１主面３の上に形成されたゲート端子電極６を含む。ゲート端子電極６は、第１主面３の上において第３側面５Ｃに沿う領域に配置されている。ゲート端子電極６は、この形態では、第１主面３の上において第３側面５Ｃの中央部に沿う領域に配置されている。ゲート端子電極６は、平面視において半導体層２の任意の角部に沿う領域に配置されていてもよい。ゲート端子電極６は、平面視において四角形状に形成されていてもよい。
半導体装置１は、第１主面３の上においてゲート端子電極６に接続されたゲート配線電極７を含む。ゲート配線電極７は、ゲート端子電極６から帯状に引き出されている。ゲート配線電極７は、この形態では、ゲート端子電極６から第１側面５Ａ、第２側面５Ｂおよび第３側面５Ｃに沿って帯状に延び、半導体層２の内方領域を３方向から区画している。
半導体装置１は、半導体層２の第１主面３の上に形成されたソース端子電極８を含む。ソース端子電極８は、ゲート端子電極６およびゲート配線電極７によって区画された領域に形成されている。ソース端子電極８は、ゲート端子電極６およびゲート配線電極７から間隔を空けて第１主面３の上に形成されている。
半導体装置１は、半導体層２の第１主面３の上に形成されたソース端子電極８を含む。ソース端子電極８は、ゲート端子電極６およびゲート配線電極７によって区画された領域に形成されている。ソース端子電極８は、ゲート端子電極６およびゲート配線電極７から間隔を空けて第１主面３の上に形成されている。
ゲート端子電極６、ゲート配線電極７およびソース端子電極８は、Ｔｉ層、ＴｉＮ層、Ｎｉ層、Ｐｄ層、Ａｕ層、Ａｌ層、Ｃｕ層、ＡｌＳｉＣｕ合金層、ＡｌＳｉ合金層およびＡｌＣｕ合金層のうちの少なくとも１種をそれぞれ含んでいてもよい。
ゲート端子電極６、ゲート配線電極７およびソース端子電極８は、Ｔｉ層、ＴｉＮ層、Ｎｉ層、Ｐｄ層、Ａｕ層、Ａｌ層、Ｃｕ層、ＡｌＳｉＣｕ合金層、ＡｌＳｉ合金層またはＡｌＣｕ合金層からなる単層構造をそれぞれ有していてもよい。ゲート端子電極６、ゲート配線電極７およびソース端子電極８は、Ｔｉ層、ＴｉＮ層、Ｎｉ層、Ｐｄ層、Ａｕ層、Ａｌ層、Ｃｕ層、ＡｌＳｉＣｕ合金層、ＡｌＳｉ合金層およびＡｌＣｕ合金層のうちの１つまたは２つ以上を任意の態様で積層させた積層構造をそれぞれ有していてもよい。
ゲート端子電極６、ゲート配線電極７およびソース端子電極８は、Ｔｉ層、ＴｉＮ層、Ｎｉ層、Ｐｄ層、Ａｕ層、Ａｌ層、Ｃｕ層、ＡｌＳｉＣｕ合金層、ＡｌＳｉ合金層またはＡｌＣｕ合金層からなる単層構造をそれぞれ有していてもよい。ゲート端子電極６、ゲート配線電極７およびソース端子電極８は、Ｔｉ層、ＴｉＮ層、Ｎｉ層、Ｐｄ層、Ａｕ層、Ａｌ層、Ｃｕ層、ＡｌＳｉＣｕ合金層、ＡｌＳｉ合金層およびＡｌＣｕ合金層のうちの１つまたは２つ以上を任意の態様で積層させた積層構造をそれぞれ有していてもよい。
図３および図４を参照して、半導体層２は、ｎ型のドリフト領域１０およびｎ＋型のドレイン領域１１を含む。ドリフト領域１０は、半導体層２の第１主面３の表層部に形成されている。ドリフト領域１０は、第１主面３を形成している。ドリフト領域１０のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。
ドリフト領域１０は、１０μｍ以上１００μｍ以下の厚さを有していてもよい。ドリフト領域１０の厚さは、１０μｍ以上２５μｍ以下、２５μｍ以上５０μｍ以下、５０μｍ以上７５μｍ以下、または、７５μｍ以上１００μｍ以下であってもよい。ドリフト領域１０の厚さは、４５μｍ以上６５μｍ以下であることが好ましい。
ドリフト領域１０は、１０μｍ以上１００μｍ以下の厚さを有していてもよい。ドリフト領域１０の厚さは、１０μｍ以上２５μｍ以下、２５μｍ以上５０μｍ以下、５０μｍ以上７５μｍ以下、または、７５μｍ以上１００μｍ以下であってもよい。ドリフト領域１０の厚さは、４５μｍ以上６５μｍ以下であることが好ましい。
ドレイン領域１１は、半導体層２においてドリフト領域１０の直下の領域に形成されている。ドレイン領域１１は、より具体的には、ドリフト領域１０に対してドリフト領域１０の底部側の領域に形成されている。ドレイン領域１１は、第２主面４を形成している。
ドリフト領域１０およびドレイン領域１１の境界は、第１主面３に対して平行に延びている。ドレイン領域１１は、ドリフト領域１０のｎ型不純物濃度を超えるｎ型不純物濃度を有している。ドレイン領域１１のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。
ドリフト領域１０およびドレイン領域１１の境界は、第１主面３に対して平行に延びている。ドレイン領域１１は、ドリフト領域１０のｎ型不純物濃度を超えるｎ型不純物濃度を有している。ドレイン領域１１のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。
ドレイン領域１１は、ドリフト領域１０の厚さを超える厚さを有している。ドレイン領域１１の厚さは、５０μｍ以上４５０μｍ以下であってもよい。ドレイン領域１１の厚さは、５０μｍ以上１５０μｍ以下、１５０μｍ以上２５０μｍ以下、２５０μｍ以上３５０μｍ以下、または、３５０μｍ以上４５０μｍ以下であってもよい。ドレイン領域１１の厚さは、１５０μｍ以上３５０μｍ以下であることが好ましい。
ドリフト領域１０は、この形態では、ｎ型のエピタキシャル層によって形成されている。ドレイン領域１１は、この形態では、ｎ＋型の半導体基板によって形成されている。
半導体装置１は、第２主面４の上に形成されたドレイン端子電極１２を含む。ドレイン端子電極１２は、ドレイン領域１１に電気的に接続されている。ドレイン端子電極１２は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１種を含んでいてもよい。ドレイン端子電極１２は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層を含む単層構造を有していてもよい。ドレイン端子電極１２は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの１つまたは２つ以上を任意の態様で積層させた積層構造を有していてもよい。
半導体装置１は、第２主面４の上に形成されたドレイン端子電極１２を含む。ドレイン端子電極１２は、ドレイン領域１１に電気的に接続されている。ドレイン端子電極１２は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１種を含んでいてもよい。ドレイン端子電極１２は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層を含む単層構造を有していてもよい。ドレイン端子電極１２は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの１つまたは２つ以上を任意の態様で積層させた積層構造を有していてもよい。
半導体装置１は、ドリフト領域１０の表層部に形成されたｐ型の複数のボディ領域１３を含む。複数のボディ領域１３は、第１主面３から露出している。ボディ領域１３のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。
複数のボディ領域１３は、ドリフト領域１０の表層部において第１方向Ｘに間隔を空けて形成され、第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。これにより、複数のボディ領域１３は、平面視において全体としてストライプ状に形成されている。各ボディ領域１３は、ドリフト領域１０の底部から第１主面３側に間隔を空けて形成されている。これにより、各ボディ領域１３の底部は、第１主面３およびドリフト領域１０の底部の間の領域に位置している。
複数のボディ領域１３は、ドリフト領域１０の表層部において第１方向Ｘに間隔を空けて形成され、第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。これにより、複数のボディ領域１３は、平面視において全体としてストライプ状に形成されている。各ボディ領域１３は、ドリフト領域１０の底部から第１主面３側に間隔を空けて形成されている。これにより、各ボディ領域１３の底部は、第１主面３およびドリフト領域１０の底部の間の領域に位置している。
半導体装置１は、複数のボディ領域１３の表層部にそれぞれ形成されたｎ＋型の複数のソース領域１４を含む。この形態では、２つのソース領域１４が、各ボディ領域１３の表層部に形成されている。複数のソース領域１４は、第１主面３から露出している。複数のソース領域１４は、ドリフト領域１０のｎ型不純物濃度を超えるｎ型不純物濃度をそれぞれ有している。複数のソース領域１４のｎ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
複数のソース領域１４は、各ボディ領域１３の表層部において第１方向Ｘに間隔を空けて形成され、第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。各ソース領域１４は、ボディ領域１３の底部から第１主面３側に間隔を空けて形成されている。これにより、各ソース領域１４の底部は、第１主面３およびボディ領域１３の底部の間の領域に位置している。
各ソース領域１４は、各ボディ領域１３の縁部から間隔を空けて各ボディ領域１３の内方に形成されている。各ソース領域１４は、各ボディ領域１３の表層部においてドリフト領域１０との間でチャネル領域１５を画定している。
半導体装置１は、複数のボディ領域１３の表層部にそれぞれ形成されたｐ＋型の複数のコンタクト領域１６を含む。この形態では、１つのコンタクト領域１６が、各ボディ領域１３の表層部において互いに隣り合う複数のソース領域１４の間の領域に形成されている。複数のコンタクト領域１６は、ボディ領域１３のｐ型不純物濃度を超えるｐ型不純物濃度を有している。複数のコンタクト領域１６のｐ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
半導体装置１は、複数のボディ領域１３の表層部にそれぞれ形成されたｐ＋型の複数のコンタクト領域１６を含む。この形態では、１つのコンタクト領域１６が、各ボディ領域１３の表層部において互いに隣り合う複数のソース領域１４の間の領域に形成されている。複数のコンタクト領域１６は、ボディ領域１３のｐ型不純物濃度を超えるｐ型不純物濃度を有している。複数のコンタクト領域１６のｐ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
複数のコンタクト領域１６は、第２方向Ｙに沿って延びる帯状に形成されている。各コンタクト領域１６は、ボディ領域１３の底部から第１主面３側に間隔を空けて形成されている。これにより、各コンタクト領域１６の底部は、第１主面３およびボディ領域１３の底部の間の領域に位置している。
半導体装置１は、複数のボディ領域１３からドリフト領域１０の底部に向けて延びるようにドリフト領域１０に形成されたｐ型の複数のコラム領域１７を含む。複数のコラム領域１７は、各ボディ領域１３の底部およびドリフト領域１０の底部の間の領域に形成されている。複数のコラム領域１７は、ドリフト領域１０との間でｐｎ接合部をそれぞれ形成している。これにより、複数のコラム領域１７は、ドリフト領域１０との間でＳＪ（Super Junction）構造を形成している。
半導体装置１は、複数のボディ領域１３からドリフト領域１０の底部に向けて延びるようにドリフト領域１０に形成されたｐ型の複数のコラム領域１７を含む。複数のコラム領域１７は、各ボディ領域１３の底部およびドリフト領域１０の底部の間の領域に形成されている。複数のコラム領域１７は、ドリフト領域１０との間でｐｎ接合部をそれぞれ形成している。これにより、複数のコラム領域１７は、ドリフト領域１０との間でＳＪ（Super Junction）構造を形成している。
複数のコラム領域１７は、コンタクト領域１６のｐ型不純物濃度未満のｐ型不純物濃度を有している。複数のコラム領域１７のｐ型不純物濃度は、ボディ領域１３のｐ型不純物濃度と等しくてもよい。複数のコラム領域１７のｐ型不純物濃度は、ボディ領域１３のｐ型不純物濃度を超えていてもよい。複数のコラム領域１７のｐ型不純物濃度は、ボディ領域１３のｐ型不純物濃度未満であってもよい。
複数のコラム領域１７は、第１方向Ｘに間隔を空けて形成され、第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。複数のコラム領域１７は、複数のボディ領域１３に対して１対１対応の関係で形成されている。これにより、複数のコラム領域１７は、平面視において全体としてストライプ状に形成されている。
各コラム領域１７は、平面視において各ボディ領域１３の中央部に重なる領域に形成されている。各コラム領域１７は、各ボディ領域１３の一部を挟んでコンタクト領域１６に対向している。各コラム領域１７の第１方向Ｘの幅ＷＣは、各ボディ領域１３の第１方向Ｘの幅ＴＢ未満（ＷＣ＜ＴＢ）である。各幅ＷＣは、各コラム領域１７において最も広い領域の幅である。
各コラム領域１７は、平面視において各ボディ領域１３の中央部に重なる領域に形成されている。各コラム領域１７は、各ボディ領域１３の一部を挟んでコンタクト領域１６に対向している。各コラム領域１７の第１方向Ｘの幅ＷＣは、各ボディ領域１３の第１方向Ｘの幅ＴＢ未満（ＷＣ＜ＴＢ）である。各幅ＷＣは、各コラム領域１７において最も広い領域の幅である。
各コラム領域１７は、対応するボディ領域１３に接続されている。各コラム領域１７は、ドリフト領域１０の底部からボディ領域１３側に間隔を空けて形成されている。各コラム領域１７は、より具体的には、第１主面３側の第１端部および第２主面４側の第２端部を有している。
各コラム領域１７の第１端部は、対応するボディ領域１３に接続されている。各コラム領域１７の第２端部は、ドリフト領域１０の底部から第１主面３側に間隔を空けて形成されている。これにより、各コラム領域１７の底部は、ドリフト領域１０の底部およびボディ領域１３の底部の間の領域に位置している。
各コラム領域１７の第１端部は、対応するボディ領域１３に接続されている。各コラム領域１７の第２端部は、ドリフト領域１０の底部から第１主面３側に間隔を空けて形成されている。これにより、各コラム領域１７の底部は、ドリフト領域１０の底部およびボディ領域１３の底部の間の領域に位置している。
各コラム領域１７は、この形態では、複数のコラム部分が法線方向Ｚに沿って積層された積層構造を有している。複数のコラム部分は、積層方向に互いに接続されており、全体として１つのコラム領域１７を形成している。コラム部分の個数は任意であり、特定の値に限定されない。複数のコラム部分は、ｐ型不純物の導入工程およびエピタキシャル成長工程を交互に行うマルチエピタキシャル成長法によって形成されていてもよい。
各コラム領域１７は、この形態では、８個のコラム部分１８Ａ，１８Ｂ，１８Ｃ，１８Ｄ，１８Ｅ，１８Ｆ，１８Ｇ，１８Ｈをそれぞれ含む。各コラム領域１７の第１端部は、最上のコラム部分１８Ｈによって形成されている。各コラム領域１７の第２端部は、最下のコラム部分１８Ａによって形成されている。
半導体装置１は、半導体層２においてドリフト領域１０の底部およびボディ領域１３の底部の間の領域において浮遊状態となるように埋め込まれた複数の絶縁体２１を含む。複数の絶縁体２１は、平面視においてコラム領域１７に重なる位置にそれぞれ形成されている。
半導体装置１は、半導体層２においてドリフト領域１０の底部およびボディ領域１３の底部の間の領域において浮遊状態となるように埋め込まれた複数の絶縁体２１を含む。複数の絶縁体２１は、平面視においてコラム領域１７に重なる位置にそれぞれ形成されている。
複数の絶縁体２１は、酸化シリコンを含んでいてもよい。複数の絶縁体２１は、たとえば、イオン照射法によって半導体層２内に酸素分子を導入した後、熱酸化法によって半導体層２のシリコンおよび酸素分子を反応させることによって形成される。複数の絶縁体２１は、コラム領域１７の形成工程後に形成されてもよいし、コラム領域１７の形成工程に先立って形成されてもよい。
複数の絶縁体２１は、より具体的には、第１方向Ｘに間隔を空けて形成され、第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。また、複数の絶縁体２１は、複数のコラム領域１７に対して１対１対応の関係で形成されている。これにより、複数の絶縁体２１は、平面視において全体としてストライプ状に形成されている。
複数の絶縁体２１は、ボディ領域１３からドリフト領域１０の底部側に間隔を空けてそれぞれ形成されている。複数の絶縁体２１は、ドリフト領域１０の底部からボディ領域１３側に間隔を空けてそれぞれ形成されている。これにより、複数の絶縁体２１は、半導体層２において浮遊状態にそれぞれ形成されている。
複数の絶縁体２１は、ボディ領域１３からドリフト領域１０の底部側に間隔を空けてそれぞれ形成されている。複数の絶縁体２１は、ドリフト領域１０の底部からボディ領域１３側に間隔を空けてそれぞれ形成されている。これにより、複数の絶縁体２１は、半導体層２において浮遊状態にそれぞれ形成されている。
複数の絶縁体２１は、複数のコラム領域１７の深さ方向中間部に対して複数のコラム領域１７の底部側の領域に形成されていることが好ましい。複数の絶縁体２１は、この形態では、複数のコラム領域１７にそれぞれ接している。
複数の絶縁体２１は、この形態では、対応するコラム領域１７の底部にそれぞれ接している。複数の絶縁体２１は、より具体的には、対応するコラム領域１７の底部に接する部分および対応するコラム領域１７の底部から露出する部分をそれぞれ含む。
複数の絶縁体２１は、この形態では、対応するコラム領域１７の底部にそれぞれ接している。複数の絶縁体２１は、より具体的には、対応するコラム領域１７の底部に接する部分および対応するコラム領域１７の底部から露出する部分をそれぞれ含む。
複数の絶縁体２１の露出部は、ドリフト領域１０に接している。複数の絶縁体２１は、ドリフト領域１０を挟んでドレイン領域１１に対向している。複数の絶縁体２１は、法線方向Ｚに関して、コラム領域１７およびボディ領域１３を挟んでコンタクト領域１６にそれぞれ対向している。
各絶縁体２１の第１方向Ｘの幅ＷＩは、各コラム領域１７の幅ＷＣ未満（ＷＩ＜ＷＣ）であることが好ましい。各絶縁体２１の幅ＷＩは、各コラム領域１７の幅ＷＣを超えていてもよい（ＷＣ＜ＷＩ）。各絶縁体２１の幅ＷＩは、各コラム領域１７の幅ＷＣと等しくてもよい（ＷＣ＝ＷＩ）。
各絶縁体２１の第１方向Ｘの幅ＷＩは、各コラム領域１７の幅ＷＣ未満（ＷＩ＜ＷＣ）であることが好ましい。各絶縁体２１の幅ＷＩは、各コラム領域１７の幅ＷＣを超えていてもよい（ＷＣ＜ＷＩ）。各絶縁体２１の幅ＷＩは、各コラム領域１７の幅ＷＣと等しくてもよい（ＷＣ＝ＷＩ）。
各絶縁体２１は、法線方向Ｚに関して、各コラム部分１８Ａ～１８Ｈの厚さＴＣ未満の厚さＴＩ（ＴＩ＜ＴＣ）を有していることが好ましい。各絶縁体２１の厚さＴＩは、各コラム部分１８Ａ～１８Ｈの厚さＴＣを超えていてもよい（ＴＣ＜ＴＩ）。各絶縁体２１の厚さＴＩは、各コラム部分１８Ａ～１８Ｈの厚さＴＣ未満の厚さＴＩと等しくてもよい（ＴＩ＝ＴＣ）。
複数の絶縁体２１は、図５Ａ～図５Ｄに示される形態を有していてもよい。
図５Ａは、図３に対応する断面図であって、第２形態例に係る絶縁体２１を含む形態を示している。図５Ａにおいて図１～図４に示された構造に対応する構造については、同一の参照符号を付して説明を省略する。
図５Ａを参照して、複数の絶縁体２１は、この形態では、複数のコラム領域１７の深さ方向中間部に対して複数のコラム領域１７の底部側の領域にそれぞれ形成されている。複数の絶縁体２１は、この形態では、対応するコラム領域１７の底部側の領域において、当該コラム領域１７にそれぞれ埋め込まれている。
図５Ａは、図３に対応する断面図であって、第２形態例に係る絶縁体２１を含む形態を示している。図５Ａにおいて図１～図４に示された構造に対応する構造については、同一の参照符号を付して説明を省略する。
図５Ａを参照して、複数の絶縁体２１は、この形態では、複数のコラム領域１７の深さ方向中間部に対して複数のコラム領域１７の底部側の領域にそれぞれ形成されている。複数の絶縁体２１は、この形態では、対応するコラム領域１７の底部側の領域において、当該コラム領域１７にそれぞれ埋め込まれている。
複数の絶縁体２１は、より具体的には、対応するコラム部分１８Ａおよびコラム部分１８Ｂの境界近傍においてコラム部分１８Ａにそれぞれ埋め込まれている。複数の絶縁体２１は、対応するコラム領域１７から露出していない。複数の絶縁体２１の全域は、対応するコラム領域１７によって被覆されている。
図５Ｂは、図３に対応する断面図であって、第３形態例に係る絶縁体２１を含む形態を示している。図５Ｂにおいて図１～図４に示された構造に対応する構造については、同一の参照符号を付して説明を省略する。
図５Ｂは、図３に対応する断面図であって、第３形態例に係る絶縁体２１を含む形態を示している。図５Ｂにおいて図１～図４に示された構造に対応する構造については、同一の参照符号を付して説明を省略する。
図５Ｂを参照して、複数の絶縁体２１は、この形態では、複数のコラム領域１７の深さ方向中間部に対して複数のコラム領域１７の底部側の領域にそれぞれ形成されている。複数の絶縁体２１は、この形態では、対応するコラム領域１７の底部にそれぞれ埋め込まれている。
複数の絶縁体２１は、より具体的には、対応するコラム部分１８Ｂおよびコラム部分１８Ｃの境界近傍においてコラム部分１８Ｂにそれぞれ埋め込まれている。複数の絶縁体２１は、対応するコラム領域１７から露出していない。複数の絶縁体２１の全域は、対応するコラム領域１７によって被覆されている。
複数の絶縁体２１は、より具体的には、対応するコラム部分１８Ｂおよびコラム部分１８Ｃの境界近傍においてコラム部分１８Ｂにそれぞれ埋め込まれている。複数の絶縁体２１は、対応するコラム領域１７から露出していない。複数の絶縁体２１の全域は、対応するコラム領域１７によって被覆されている。
図５Ｃは、図３に対応する断面図であって、第４形態例に係る絶縁体２１を含む形態を示している。図５Ｃにおいて図１～図４に示された構造に対応する構造については、同一の参照符号を付して説明を省略する。
図５Ｃを参照して、複数の絶縁体２１は、この形態では、互いに異なる深さ位置で対応するコラム領域１７に接する複数の絶縁体２１Ａ、２１Ｂを含む。複数の絶縁体２１Ａ、２１Ｂは、対応するコラム領域１７の深さ方向中間部に対してドリフト領域１０の底部側の領域にそれぞれ形成されている。
図５Ｃを参照して、複数の絶縁体２１は、この形態では、互いに異なる深さ位置で対応するコラム領域１７に接する複数の絶縁体２１Ａ、２１Ｂを含む。複数の絶縁体２１Ａ、２１Ｂは、対応するコラム領域１７の深さ方向中間部に対してドリフト領域１０の底部側の領域にそれぞれ形成されている。
複数の絶縁体２１Ａ、２１Ｂは、法線方向Ｚに沿って間隔を空けて対応するコラム領域１７内に配置されている。複数の絶縁体２１Ａ、２１Ｂは、対応するコラム領域１７から露出していない。複数の絶縁体２１Ａ、２１Ｂの全域は、対応するコラム領域１７によって被覆されている。
複数の絶縁体２１Ａは、より具体的には、対応するコラム部分１８Ａおよびコラム部分１８Ｂの境界近傍においてコラム部分１８Ａに埋め込まれている。複数の絶縁体２１Ｂは、対応するコラム部分１８Ｂおよびコラム部分１８Ｃの境界近傍においてコラム部分１８Ｂに埋め込まれている。
複数の絶縁体２１Ａは、より具体的には、対応するコラム部分１８Ａおよびコラム部分１８Ｂの境界近傍においてコラム部分１８Ａに埋め込まれている。複数の絶縁体２１Ｂは、対応するコラム部分１８Ｂおよびコラム部分１８Ｃの境界近傍においてコラム部分１８Ｂに埋め込まれている。
図５Ｄは、図３に対応する断面図であって、第５形態例に係る絶縁体２１を含む形態を示している。図５Ｄにおいて図１～図４に示された構造に対応する構造については、同一の参照符号を付して説明を省略する。
図５Ｄを参照して、複数の絶縁体２１は、この形態では、互いに異なる深さ位置で対応するコラム領域１７に接する複数の絶縁体２１Ａ、２１Ｂ、２１Ｃを含む。複数の絶縁体２１Ａ～２１Ｃは、対応するコラム領域１７の深さ方向中間部に対してドリフト領域１０の底部側の領域にそれぞれ形成されている。
図５Ｄを参照して、複数の絶縁体２１は、この形態では、互いに異なる深さ位置で対応するコラム領域１７に接する複数の絶縁体２１Ａ、２１Ｂ、２１Ｃを含む。複数の絶縁体２１Ａ～２１Ｃは、対応するコラム領域１７の深さ方向中間部に対してドリフト領域１０の底部側の領域にそれぞれ形成されている。
複数の絶縁体２１Ａ～２１Ｃは、法線方向Ｚに沿って間隔を空けて対応するコラム領域１７内に配置されている。複数の絶縁体２１Ａ～２１Ｃは、この形態では、等間隔に配置されている。複数の絶縁体２１Ａ～２１Ｃは、互いに異なる間隔で配置されていてもよい。複数の絶縁体２１Ａ～２１Ｃは、対応するコラム領域１７から露出していない。複数の絶縁体２１Ａ～２１Ｃの全域は、対応するコラム領域１７によって被覆されている。
複数の絶縁体２１Ａは、対応するコラム部分１８Ａおよびコラム部分１８Ｂの境界近傍においてコラム部分１８Ａに埋め込まれている。複数の絶縁体２１Ｂは、対応するコラム部分１８Ｂおよびコラム部分１８Ｃの境界近傍においてコラム部分１８Ｂに埋め込まれている。複数の絶縁体２１Ｃは、対応するコラム部分１８Ｃおよびコラム部分１８Ｄの境界近傍においてコラム部分１８Ｃに埋め込まれている。
図５Ｅは、図３に対応する断面図であって、第６形態例に係る絶縁体２１を含む形態を示している。図５Ｅにおいて図１～図４に示された構造に対応する構造については、同一の参照符号を付して説明を省略する。
図５Ｅを参照して、複数の絶縁体２１は、半導体層２においてドリフト領域１０の底部およびコラム領域１７の底部の間の領域に浮遊状態にそれぞれ形成されている。複数の絶縁体２１は、ドリフト領域１０の底部およびコラム領域１７の底部の間の領域に１つずつ形成されている。複数の絶縁体２１は、ドリフト領域１０およびコラム領域１７から間隔を空けて形成されている。つまり、複数の絶縁体２１は、ドリフト領域１０およびコラム領域１７に接していない。
図５Ｅを参照して、複数の絶縁体２１は、半導体層２においてドリフト領域１０の底部およびコラム領域１７の底部の間の領域に浮遊状態にそれぞれ形成されている。複数の絶縁体２１は、ドリフト領域１０の底部およびコラム領域１７の底部の間の領域に１つずつ形成されている。複数の絶縁体２１は、ドリフト領域１０およびコラム領域１７から間隔を空けて形成されている。つまり、複数の絶縁体２１は、ドリフト領域１０およびコラム領域１７に接していない。
図１～図４を再度参照して、半導体装置１は、半導体層２の第１主面３の上に形成された複数のプレーナゲート構造３１（ゲート構造）を含む。複数のプレーナゲート構造３１は、第１方向Ｘに間隔を空けて形成され、第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。
複数のプレーナゲート構造３１は、互いに隣り合う複数のボディ領域１３の間の領域にそれぞれ配置されている。これにより、複数のプレーナゲート構造３１は、平面視において全体としてストライプ状に形成されている。複数のプレーナゲート構造３１は、平面視において複数の絶縁体２１から間隔を空けて形成されている。複数のプレーナゲート構造３１は、平面視において複数の絶縁体２１に重なっていない。
複数のプレーナゲート構造３１は、互いに隣り合う複数のボディ領域１３の間の領域にそれぞれ配置されている。これにより、複数のプレーナゲート構造３１は、平面視において全体としてストライプ状に形成されている。複数のプレーナゲート構造３１は、平面視において複数の絶縁体２１から間隔を空けて形成されている。複数のプレーナゲート構造３１は、平面視において複数の絶縁体２１に重なっていない。
複数のプレーナゲート構造３１は、ゲート絶縁層３２およびゲート電極３３をそれぞれ含む。ゲート絶縁層３２は、ドリフト領域１０、ボディ領域１３、ソース領域１４およびチャネル領域１５を被覆している。ゲート絶縁層３２は、より具体的には、ドリフト領域１０を挟んで互いに隣り合う２つのボディ領域１３に跨って形成されている。
ゲート絶縁層３２は、一方のボディ領域１３側においてソース領域１４およびチャネル領域１５を被覆し、他方のボディ領域１３側においてソース領域１４およびチャネル領域１５を被覆している。ゲート絶縁層３２は、酸化シリコン、窒化シリコンおよび酸化アルミニウムのうちの少なくとも１種を含んでいてもよい。
ゲート絶縁層３２は、一方のボディ領域１３側においてソース領域１４およびチャネル領域１５を被覆し、他方のボディ領域１３側においてソース領域１４およびチャネル領域１５を被覆している。ゲート絶縁層３２は、酸化シリコン、窒化シリコンおよび酸化アルミニウムのうちの少なくとも１種を含んでいてもよい。
ゲート電極３３は、ゲート絶縁層３２の上に形成されている。ゲート電極３３は、ゲート絶縁層３２を挟んで、ドリフト領域１０、ボディ領域１３、ソース領域１４およびチャネル領域１５に対向している。
ゲート電極３３は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。ゲート電極３３は、この形態では、導電性ポリシリコンを含む。ゲート電極３３は、ｎ型ポリシリコンまたはｐ型ポリシリコンを含んでいてもよい。
ゲート電極３３は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。ゲート電極３３は、この形態では、導電性ポリシリコンを含む。ゲート電極３３は、ｎ型ポリシリコンまたはｐ型ポリシリコンを含んでいてもよい。
半導体装置１は、第１主面３の上において複数のプレーナゲート構造３１を一括して被覆する主面絶縁層４０を含む。主面絶縁層４０は、酸化シリコンを含んでいてもよい。主面絶縁層４０には、複数のコンタクト孔４１が形成されている。複数のコンタクト孔４１は、複数のボディ領域１３に対して１対１対応の関係で形成されている。
各コンタクト孔４１は、対応するボディ領域１３内に形成された複数のソース領域１４およびコンタクト領域１６を露出させている。各コンタクト孔４１は、平面視においてコラム領域１７および絶縁体２１に重なっている。
各コンタクト孔４１は、対応するボディ領域１３内に形成された複数のソース領域１４およびコンタクト領域１６を露出させている。各コンタクト孔４１は、平面視においてコラム領域１７および絶縁体２１に重なっている。
前述のソース端子電極８は、主面絶縁層４０の上に形成されている。ソース端子電極８は、主面絶縁層４０の上から各コンタクト孔４１内に入り込んでいる。ソース端子電極８は、各コンタクト孔４１内において複数のソース領域１４およびコンタクト領域１６に電気的に接続されている。
主面絶縁層４０において図示しない領域には、ゲート電極３３を露出させるゲートコンタクト孔（図示せず）が形成されている。前述のゲート配線電極７は、ゲートコンタクト孔を介してゲート電極３３に接続されている。これにより、前述のゲート端子電極６は、ゲート配線電極７を介してゲート電極３３に電気的に接続されている。
主面絶縁層４０において図示しない領域には、ゲート電極３３を露出させるゲートコンタクト孔（図示せず）が形成されている。前述のゲート配線電極７は、ゲートコンタクト孔を介してゲート電極３３に接続されている。これにより、前述のゲート端子電極６は、ゲート配線電極７を介してゲート電極３３に電気的に接続されている。
図６は、半導体装置１の逆回復特性を説明するためのグラフである。図６において縦軸は電流［Ａ］を示し、横軸は時間［ｓｅｃ］を示している。
半導体装置１がバイアス状態から逆バイアス状態になると、半導体装置１は、電流状態がそれぞれ異なる第１フェイズ、第２フェイズおよび第３フェイズを経てオフ状態となる。第１フェイズは、順方向電流ＩＦが減少率ｄＩＦ／ｄＴで減少する期間である。
半導体装置１がバイアス状態から逆バイアス状態になると、半導体装置１は、電流状態がそれぞれ異なる第１フェイズ、第２フェイズおよび第３フェイズを経てオフ状態となる。第１フェイズは、順方向電流ＩＦが減少率ｄＩＦ／ｄＴで減少する期間である。
第２フェイズは、逆回復電流ＩＲが流れる期間である。逆回復電流ＩＲは、第１逆回復時間Ｔａを経てピーク値Ｉｒｒまで減少し、第２逆回復時間Ｔｂを経てピーク値Ｉｒｒから零地点まで回復する。第１逆回復時間Ｔａおよび第２逆回復時間Ｔｂの合計値によって逆回復時間Ｔｒｒが定義される。
第３フェイズは、順方向電流ＩＦおよび逆回復電流ＩＲが交互に流れるリンギング期間である。第３フェイズでは、正の第１リンギング部Ｒ１、負の第２リンギング部Ｒ２および正の第３リンギング部Ｒ３を含むリンギング波形が形成されている。
第３フェイズは、順方向電流ＩＦおよび逆回復電流ＩＲが交互に流れるリンギング期間である。第３フェイズでは、正の第１リンギング部Ｒ１、負の第２リンギング部Ｒ２および正の第３リンギング部Ｒ３を含むリンギング波形が形成されている。
第１リンギング部Ｒ１は、順方向電流ＩＦの第１ピーク値Ｐ１を有している。第２リンギング部Ｒ２は、逆回復電流ＩＲの第２ピーク値Ｐ２を有している。第３リンギング部Ｒ３は、順方向電流ＩＦの第３ピーク値Ｐ３を有している。第２ピーク値Ｐ２の絶対値は、第１ピーク値Ｐ１の絶対値未満（｜Ｐ２｜＜｜Ｐ１｜）である。第３ピーク値Ｐ３の絶対値は、第２ピーク値Ｐ２の絶対値未満（｜Ｐ３｜＜｜Ｐ２｜＜｜Ｐ１｜）である。
第１ピーク値Ｐ１の絶対値、第２ピーク値Ｐ２の絶対値および第３ピーク値Ｐ３の絶対値をシミュレーションによって調べた結果を表１に示す。表１には、比較例に係る半導体装置、および、第１～第６形態例に係る絶縁体２１を有する半導体装置１の測定結果が示されている。比較例に係る半導体装置は、絶縁体２１を有していない。
表１には、比較例に係る第１ピーク値Ｐ１、第２ピーク値Ｐ２および第３ピーク値Ｐ３をそれぞれ「１．００」とした場合の、第１～第６形態例に係る第１ピーク値Ｐ１の比、第２ピーク値Ｐ２の比および第３ピーク値Ｐ３の比がそれぞれ示されている。
表１には、比較例に係る第１ピーク値Ｐ１、第２ピーク値Ｐ２および第３ピーク値Ｐ３をそれぞれ「１．００」とした場合の、第１～第６形態例に係る第１ピーク値Ｐ１の比、第２ピーク値Ｐ２の比および第３ピーク値Ｐ３の比がそれぞれ示されている。
表１を参照して、第１～第６形態例に係る第１ピーク値Ｐ１は、いずれも比較例に係る第１ピーク値Ｐ１未満であった。第１～第６形態例に係る第２ピーク値Ｐ２は、第３形態例を除いて比較例に係る第２ピーク値Ｐ２未満であった。第１～第６形態例に係る第３ピーク値Ｐ３は、第２形態例および第３形態例を除いて比較例に係る第３ピーク値Ｐ３未満であった。
第２形態例では第３ピーク値Ｐ３が増加し、第３形態例では第２ピーク値Ｐ２および第３ピーク値Ｐ３が増加したが、第１～第６形態例に係る絶縁体２１を形成することにより、最も大きい値である第１ピーク値Ｐ１を低減させることができた。第２形態例および第３形態例では、絶縁体２１の配置を微調整することにより、第２ピーク値Ｐ２および第３ピーク値Ｐ３を改善できると考えられる。
このように、第１～第６形態例に係る絶縁体２１を形成することによって、逆回復動作時のリンギングを抑制できることが分かった。また、１つコラム領域１７に対する絶縁体２１の配置や個数を調整することによって、第１ピーク値Ｐ１、第２ピーク値Ｐ２および第３ピーク値Ｐ３を調整できることが分かった。
以上、この半導体装置１によれば、第１～第６形態例に係る絶縁体２１のいずれか１つを含む。絶縁体２１は、平面視においてコラム領域１７に重なるように、半導体層２においてドリフト領域１０の底部およびボディ領域１３の底部の間の領域に浮遊状態となるように埋め込まれている。これにより、逆回復動作時においてドリフト領域１０およびコラム領域１７の間を流れる電流の一部を絶縁体２１によって遮蔽できる。その結果、逆回復動作時におけるリンギングを抑制できる。
以上、この半導体装置１によれば、第１～第６形態例に係る絶縁体２１のいずれか１つを含む。絶縁体２１は、平面視においてコラム領域１７に重なるように、半導体層２においてドリフト領域１０の底部およびボディ領域１３の底部の間の領域に浮遊状態となるように埋め込まれている。これにより、逆回復動作時においてドリフト領域１０およびコラム領域１７の間を流れる電流の一部を絶縁体２１によって遮蔽できる。その結果、逆回復動作時におけるリンギングを抑制できる。
絶縁体２１は、より具体的には、逆回復動作時において絶縁体２１の直下の領域において多数キャリアである正孔を滞留させる。これにより、多数キャリアである正孔の急激な移動を抑制できるから、逆回復動作時におけるリンギングを抑制できる。
また、半導体装置１によれば、コラム領域１７の深さ方向中間部に対してコラム領域１７の底部側の領域に形成された絶縁体２１を含む。逆回復動作時のリンギング期間（第３フェイズ）では、コラム領域１７から拡がる空乏層がコラム領域１７の底部近傍において伸縮（振動）する。
また、半導体装置１によれば、コラム領域１７の深さ方向中間部に対してコラム領域１７の底部側の領域に形成された絶縁体２１を含む。逆回復動作時のリンギング期間（第３フェイズ）では、コラム領域１７から拡がる空乏層がコラム領域１７の底部近傍において伸縮（振動）する。
そのため、空乏層の伸縮に起因して、コラム領域１７の底部側の領域からドリフト領域１０に正孔が流れ込み、ドリフト領域１０からコラム領域１７の底部側の領域に正孔が流れ込む。したがって、コラム領域１７の深さ方向中間部に対してコラム領域１７の底部側の領域に絶縁体２１を配置することによって、逆回復動作時において正孔を適切に滞留させることができる。これにより、逆回復動作時におけるリンギングを適切に抑制できる。
本発明の実施形態について説明したが、本発明の実施形態は他の形態で実施できる。
前述の実施形態では、各コラム領域１７が複数のコラム部分１８Ａ～１８Ｈを含む例について説明した。しかし、複数のコラム部分１８Ａ～１８Ｈを有さないコラム領域１７が形成されてもよい。一例として、複数のコラム領域１７は、第１主面３に形成されたトレンチ、当該トレンチに埋設されたｐ型ポリシリコン層をそれぞれ含んでいてもよい。
前述の実施形態では、各コラム領域１７が複数のコラム部分１８Ａ～１８Ｈを含む例について説明した。しかし、複数のコラム部分１８Ａ～１８Ｈを有さないコラム領域１７が形成されてもよい。一例として、複数のコラム領域１７は、第１主面３に形成されたトレンチ、当該トレンチに埋設されたｐ型ポリシリコン層をそれぞれ含んでいてもよい。
前述の実施形態では、シリコンからなる半導体層２が採用された例について説明した。しかし、前述の実施形態においてワイドバンドギャップ半導体からなる半導体層２が採用されてもよい。半導体層２は、ワイドバンドギャップ半導体の一例としてのＳｉＣ（炭化シリコン）からなっていてもよい。
前述の実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
前述の実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
前述の実施形態において、ドレイン領域１１に代えてｐ＋型の不純物領域が採用されてもよい。この構造によれば、ＭＩＳＦＥＴに代えて、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を提供できる。この場合、前述の実施形態において、ＭＩＳＦＥＴの「ソース」がＩＧＢＴの「エミッタ」に読み替えられ、ＭＩＳＦＥＴの「ドレイン」がＩＧＢＴの「コレクタ」に読み替えられる。
前述の実施形態において、絶縁体２１の個数および配置は逆回復動作時におけるリンギングを抑制できる限り任意であり、特定の個数および配置に限定されない。第１～第６形態例に係る絶縁体２１のうちの少なくとも２つが組み合わされた形態が採用されてもよい。また、複数の絶縁体２１は、図７～図９に示される形態を有していてもよい。
図７は、図３に対応する断面図であって、第１変形例に係る絶縁体２１を含む形態を示している。以下では、図１～図６において述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図７は、図３に対応する断面図であって、第１変形例に係る絶縁体２１を含む形態を示している。以下では、図１～図６において述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図７を参照して、複数の絶縁体２１は、互いに異なる深さ位置で対応するコラム領域１７に接する複数の絶縁体２１Ａ、２１Ｂ、２１Ｃ、２１Ｄ、２１Ｅ、２１Ｆ、２１Ｇを含む。複数の絶縁体２１Ａ～２１Ｇは、対応するコラム領域１７の深さ方向中間部に対してドリフト領域１０の底部側の領域およびボディ領域１３側の領域にそれぞれ形成されている。
複数の絶縁体２１Ａ～２１Ｇは、法線方向Ｚに沿って間隔を空けて対応するコラム領域１７内に配置されている。複数の絶縁体２１Ａ～２１Ｇは、この形態では、等間隔に配置されている。複数の絶縁体２１Ａ～２１Ｇは、互いに異なる間隔で配置されていてもよい。複数の絶縁体２１Ａ～２１Ｇは、対応するコラム領域１７から露出していない。複数の絶縁体２１Ａ～２１Ｇの全域は、対応するコラム領域１７によって被覆されている。
複数の絶縁体２１Ａは、対応するコラム部分１８Ａおよびコラム部分１８Ｂの境界近傍においてコラム部分１８Ａに埋め込まれている。複数の絶縁体２１Ｂは、対応するコラム部分１８Ｂおよびコラム部分１８Ｃの境界近傍においてコラム部分１８Ｂに埋め込まれている。
複数の絶縁体２１Ｃは、対応するコラム部分１８Ｃおよびコラム部分１８Ｄの境界近傍においてコラム部分１８Ｃに埋め込まれている。複数の絶縁体２１Ｄは、対応するコラム部分１８Ｄおよびコラム部分１８Ｅの境界近傍においてコラム部分１８Ｄに埋め込まれている。
複数の絶縁体２１Ｃは、対応するコラム部分１８Ｃおよびコラム部分１８Ｄの境界近傍においてコラム部分１８Ｃに埋め込まれている。複数の絶縁体２１Ｄは、対応するコラム部分１８Ｄおよびコラム部分１８Ｅの境界近傍においてコラム部分１８Ｄに埋め込まれている。
複数の絶縁体２１Ｅは、対応するコラム部分１８Ｅおよびコラム部分１８Ｆの境界近傍においてコラム部分１８Ｅに埋め込まれている。複数の絶縁体２１Ｆは、対応するコラム部分１８Ｆおよびコラム部分１８Ｇの境界近傍においてコラム部分１８Ｆに埋め込まれている。複数の絶縁体２１Ｇは、対応するコラム部分１８Ｇおよびコラム部分１８Ｈの境界近傍においてコラム部分１８Ｇに埋め込まれている。
図８は、図３に対応する断面図であって、第２変形例に係る絶縁体２１を含む形態を示している。以下では、図１～図６において述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図８を参照して、複数の絶縁体２１は、互いに異なる深さ位置で対応するコラム領域１７に接する複数の絶縁体２１Ａ、２１Ｂ、２１Ｃを含む。複数の絶縁体２１Ａ～２１Ｃは、対応するコラム領域１７の深さ方向中間部に対してボディ領域１３側の領域にそれぞれ形成されている。
図８を参照して、複数の絶縁体２１は、互いに異なる深さ位置で対応するコラム領域１７に接する複数の絶縁体２１Ａ、２１Ｂ、２１Ｃを含む。複数の絶縁体２１Ａ～２１Ｃは、対応するコラム領域１７の深さ方向中間部に対してボディ領域１３側の領域にそれぞれ形成されている。
複数の絶縁体２１Ａ～２１Ｃは、法線方向Ｚに沿って間隔を空けて対応するコラム領域１７内に配置されている。複数の絶縁体２１Ａ～２１Ｃは、この形態では、等間隔に配置されている。複数の絶縁体２１Ａ～２１Ｃは、互いに異なる間隔で配置されていてもよい。複数の絶縁体２１Ａ～２１Ｃは、対応するコラム領域１７から露出していない。複数の絶縁体２１Ａ～２１Ｃの全域は、対応するコラム領域１７によって被覆されている。
複数の絶縁体２１Ａは、対応するコラム部分１８Ｅおよびコラム部分１８Ｆの境界近傍においてコラム部分１８Ｅに埋め込まれている。複数の絶縁体２１Ｂは、対応するコラム部分１８Ｆおよびコラム部分１８Ｇの境界近傍においてコラム部分１８Ｆに埋め込まれている。複数の絶縁体２１Ｃは、対応するコラム部分１８Ｇおよびコラム部分１８Ｈの境界近傍においてコラム部分１８Ｇに埋め込まれている。
図９は、図４に対応する断面図であって、第３変形例に係る絶縁体２１を示している。以下では、図１～図６において述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図９を参照して、各絶縁体２１は、この形態では、第１方向Ｘに沿って互いに間隔を空けて形成された複数の部分５０を含む。各絶縁体２１が複数の部分５０を含む構造は、前述の第１～第６形態例に係る絶縁体２１、および、第１～第２変形例に係る絶縁体２１にも適用できる。
図９を参照して、各絶縁体２１は、この形態では、第１方向Ｘに沿って互いに間隔を空けて形成された複数の部分５０を含む。各絶縁体２１が複数の部分５０を含む構造は、前述の第１～第６形態例に係る絶縁体２１、および、第１～第２変形例に係る絶縁体２１にも適用できる。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
１ 半導体装置
２ 半導体層
３ 第１主面
４ 第２主面
６ ゲート端子電極
８ ソース端子電極
１０ ドリフト領域
１１ ドレイン領域
１２ ドレイン端子電極
１３ ボディ領域
１４ ソース領域
１６ コンタクト領域
１７ コラム領域
２１ 絶縁体
３２ ゲート絶縁層
３３ ゲート電極
２ 半導体層
３ 第１主面
４ 第２主面
６ ゲート端子電極
８ ソース端子電極
１０ ドリフト領域
１１ ドレイン領域
１２ ドレイン端子電極
１３ ボディ領域
１４ ソース領域
１６ コンタクト領域
１７ コラム領域
２１ 絶縁体
３２ ゲート絶縁層
３３ ゲート電極
Claims (12)
- 主面を有する半導体層と、
前記主面の表層部に形成された第１導電型のドリフト領域と、
前記ドリフト領域の表層部に形成された第２導電型のボディ領域と、
前記ボディ領域から前記ドリフト領域の底部に向けて延びるように前記ドリフト領域に形成された第２導電型のコラム領域と、
前記主面の法線方向から見た平面視において前記コラム領域に重なるように、前記半導体層において前記ドリフト領域の底部および前記ボディ領域の底部の間の領域に浮遊状態に形成された絶縁体と、を含み、
前記絶縁体は、前記コラム領域内において前記コラム領域の深さ方向中間部に対して前記コラム領域の底部側の領域内に配置され、前記コラム領域によって被覆されるように前記コラム領域に埋め込まれている、半導体装置。 - 主面を有する半導体層と、
前記主面の表層部に形成された第１導電型のドリフト領域と、
前記ドリフト領域の表層部に形成された第２導電型のボディ領域と、
前記ボディ領域から前記ドリフト領域の底部に向けて延びるように前記ドリフト領域に形成された第２導電型のコラム領域と、
前記主面の法線方向から見た平面視において前記コラム領域に重なるように、前記半導体層において前記ドリフト領域の底部および前記ボディ領域の底部の間の領域に浮遊状態に形成された絶縁体と、を含み、
前記絶縁体は、前記コラム領域内に配置され、前記コラム領域によって被覆されるように前記コラム領域の底部に埋め込まれている、半導体装置。 - 前記絶縁体は、前記コラム領域内において、前記コラム領域の底部に接している、請求項１または２に記載の半導体装置。
- 主面を有する半導体層と、
前記主面の表層部に形成された第１導電型のドリフト領域と、
前記ドリフト領域の表層部に形成された第２導電型のボディ領域と、
前記ボディ領域から前記ドリフト領域の底部に向けて延びるように前記ドリフト領域に形成された第２導電型のコラム領域と、
前記主面の法線方向から見た平面視において前記コラム領域に重なるように、前記半導体層において前記ドリフト領域の底部および前記ボディ領域の底部の間の領域に浮遊状態に形成された絶縁体と、を含み、
前記絶縁体は、互いに異なる深さ位置に位置するように前記コラム領域内に複数形成され、前記コラム領域によって被覆されるように前記コラム領域に埋め込まれている、半導体装置。 - 前記絶縁体は、前記コラム領域の幅未満の幅を有している、請求項１～４のいずれか一項に記載の半導体装置。
- 前記ボディ領域の表層部に形成され、前記ボディ領域の第２導電型不純物濃度を超える第２導電型不純物濃度を有する第２導電型のコンタクト領域をさらに含み、
前記絶縁体は、前記法線方向に前記コンタクト領域に対向している、請求項１～５のいずれか一項に記載の半導体装置。 - 前記半導体層において前記ドリフト領域の直下の領域に形成され、前記ドリフト領域の第１導電型不純物濃度を超える第１導電型不純物濃度を有する第１導電型のドレイン領域をさらに含み、
前記コラム領域は、前記ドレイン領域から前記主面側に間隔を空けて前記ドリフト領域に形成されている、請求項１～６のいずれか一項に記載の半導体装置。 - 前記ドレイン領域は、前記ドリフト領域の厚さを超える厚さを有している、請求項７に記載の半導体装置。
- 前記ボディ領域の表層部に形成された第１導電型のソース領域と、
前記主面の上に形成され、前記ドリフト領域、前記ボディ領域および前記ソース領域に対向するゲート絶縁層と、
前記ゲート絶縁層の上に形成され、前記ゲート絶縁層を挟んで前記ドリフト領域、前記ボディ領域および前記ソース領域に対向するゲート電極と、をさらに含む、請求項１～８のいずれか一項に記載の半導体装置。 - 前記主面の上で前記ゲート電極に電気的に接続されたゲート端子電極をさらに含む、請求項９に記載の半導体装置。
- 前記主面の上で前記ソース領域に電気的に接続されたソース端子電極をさらに含む、請求項９または１０に記載の半導体装置。
- 前記主面の反対面の上で前記半導体層に電気的に接続されたドレイン端子電極をさらに含む、請求項１～１１のいずれか一項に記載の半導体装置。
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