CN103208419B - 具有沟槽触点的半导体晶体管及其形成方法 - Google Patents

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Abstract

本发明涉及具有沟槽触点的半导体晶体管及其形成方法。在本文中描述的实施例涉及具有沟槽触点的半导体晶体管，特别地涉及一种具有在栅电极下面的场电极的半导体晶体管，并且涉及用于制作具有沟槽触点的半导体晶体管的相关方法。

Description

具有沟槽触点的半导体晶体管及其形成方法
技术领域
本发明的实施例涉及具有沟槽触点的半导体晶体管，特别地涉及具有在栅电极下面的场电极的半导体晶体管，并且涉及用于制作具有沟槽触点的半导体晶体管的相关方法。
背景技术
半导体晶体管，特别地场效应控制开关器件诸如金属氧化物半导体场效应晶体管（MOSFET）或者绝缘栅双极晶体管（IGBT）已经被用于各种应用，包括但是不限于在电源和功率变换器、电车、空调和甚至立体音响系统中用作开关。特别地关于能够开关大电流和/或在更高电压下操作的功率器件，经常期望低开关损耗。为了减小开关损耗，减小在功率器件的相邻单元之间的距离正在取得进展。例如，可以减小在沟槽栅电极和到晶体管的源区和本体区的触点之间的横向距离。然而，这可能要求高精度深UV技术和进一步的带有精密对准公差的接触层。因此，这种器件的制造经常是非常复杂的和昂贵的。
相应地，需要提供用于形成半导体晶体管的触点的、可靠的并且成本有效的方法。
发明内容
根据用于制作半导体晶体管构件的方法的一个实施例，该方法包括：提供带有限定竖直方向的第一表面的半导体本体；限定有源区域、第一接触区域和第二接触区域。在半导体本体中形成竖直沟槽，从而在基本垂直于第一表面的竖直截面中，第一竖直沟槽、第二竖直沟槽和第三竖直沟槽从第一表面延伸到半导体本体中。第一竖直沟槽在有源区域中形成。第二竖直沟槽在第一接触区域中形成。第三竖直沟槽在第二接触区域中形成。该方法进一步包括在第二竖直沟槽中和在第一竖直沟槽的下部中形成分别的第一传导区域，从而在第二竖直沟槽中的第一传导区域在第一表面上方延伸。在第一竖直沟槽的上部中和在第三竖直沟槽的上部中形成分别的第二传导区域。在第一竖直沟槽中、在第三竖直沟槽中和在第一表面上形成绝缘层，从而绝缘层具有在第一竖直沟槽的第二传导区域上方的第一凹部、在第三竖直沟槽的第二传导区域上方的第二凹部和在第二竖直沟槽的第一传导区域上方的突起。在绝缘层上沉积多晶半导体层。多晶半导体层被各向异性蚀刻以在第一凹部之下的绝缘层保持被覆盖时使绝缘层部分地凹进在第二凹部中。
根据用于制作半导体构件的方法的一个实施例，该方法包括：提供一种包括带有第一表面的半导体本体的半导体布置；并且从第一表面到半导体本体中形成第一竖直沟槽、第二竖直沟槽和第三竖直沟槽，从而在基本垂直于第一表面的竖直截面中，第一竖直沟槽具有第一宽度，第二竖直沟槽具有第二宽度，并且第三竖直沟槽具有大于第一宽度和第二宽度中的至少一个的第三宽度。该方法进一步包括：在第一表面上方延伸的第二竖直沟槽中形成第一接触电极，至少在第一竖直沟槽的下部中形成在竖直截面中被完全地绝缘的场电极。形成第一接触电极和形成场电极包括沉积传导材料的公共过程。该方法进一步包括：形成在第一竖直沟槽的上部中的栅电极和在第三竖直沟槽的上部中的栅接触电极；在第一表面上沉积绝缘层，从而该绝缘层包括在栅电极上方的第一凹部、在栅接触电极上方的第二凹部和在第一接触电极上方的突起；在绝缘层上沉积掩模层，该掩模层关于绝缘层可选择性地蚀刻；和，关于绝缘层蚀刻掩模层，从而在第一凹部之下的绝缘层保持被掩模层覆盖时，绝缘层在突起上和在第二凹部的中央部分中部分地凹进。
根据半导体晶体管的一个实施例，该半导体晶体管包括带有限定竖直方向的第一表面的半导体本体。在竖直截面中，该半导体晶体管进一步包括有源区域、第一接触区域和第二接触区域。有源区域包括从第一表面延伸到半导体本体中并且具有在下部中的场电极和在上部中的栅电极的、第一宽度的至少第一竖直沟槽。第一接触区域包括从第一表面延伸到半导体本体中的至少第二竖直沟槽。至少一个第二竖直沟槽具有第二宽度并且包括在第一表面上方延伸的第一接触电极。第一接触电极与场电极电接触。第二接触区域包括从第一表面延伸到半导体本体中的第三竖直沟槽。第三竖直沟槽包括与栅电极电接触的栅接触电极。第三竖直沟槽具有大于第一宽度和第二宽度中的至少一个的第三宽度。
在阅读以下详细说明时并且在观察附图时，本领域技术人员将会认识到另外的特征和优点。
附图说明
在图中的构件未必是按照比例的，相反着重于示意本发明的原理。而且，在图中，类似的附图标记标注相应的部分。在图中：
图1到9示意在根据实施例的方法的方法步骤期间通过半导体本体的竖直截面；并且
图10到15示意在根据进一步的实施例的方法的方法步骤期间通过半导体本体的竖直截面。
具体实施方式
在以下详细说明中，对附图进行参考，所述附图形成它的一个部分并且在所述附图中通过示意方式示出可以在其中实践本发明的具体实施例。在这方面，方向术语诸如“顶”、“底”、“前”、“后”、“首”、“尾”等是参考所描述的图（一幅或者多幅）的定向使用的。因为实施例的构件能够被以多种不同的定向定位，所以方向术语是为了示意的意图使用的而绝非加以限制。要理解可以利用其它实施例并且可以作出结构或者逻辑变化而不偏离本发明的范围。因此，以下详细说明不要被以限制性的意义理解，并且本发明的范围是由所附权利要求限定的。
现在将详细地参考各种实施例，在图中示意了其中的一个或者多个实例。每一个实例是通过解释方式提供的，而非意在限制本发明。例如，作为一个实施例的部分示意或者描述的特征能够在其它实施例中或者与其相结合地使用以给出更进一步的实施例。本发明旨在包括这种修改和变化。使用不应该被理解为限制所附权利要求的范围的具体语言描述了实例。附图未按比例并且仅仅是为了示意性意图。为了清楚起见，如果未另有述及的话，在不同的图中利用相同的附图标记标注相同的元件或者制造步骤。
在本说明书中使用的术语“水平”旨在描述基本平行于半导体基板或者本体的第一或者主水平表面的定向。这能够例如是晶圆或者管芯的表面。
在本说明书中使用的术语“竖直”旨在描述基本垂直于第一表面即平行于半导体基板或者本体的第一表面的法线方向布置的定向。
在本说明书中，n掺杂被称作第一传导类型而p掺杂被称作第二传导类型。可替代地，能够以相反的掺杂关系形成半导体器件，从而第一传导类型能够是p掺杂的而第二传导类型能够是n掺杂的。进而，某些图通过紧邻掺杂类型地指示“–”或者“+”而示意相对掺杂浓度。例如，“n-”意味着小于“n”掺杂区域的掺杂浓度的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域更大的掺杂浓度。然而，指示相对掺杂浓度并不意味着相同相对掺杂浓度的掺杂区域必须具有相同的绝对掺杂浓度，除非另有述及。例如，两个不同的n+掺杂区域能够具有不同的绝对掺杂浓度。这同样例如适用于n+掺杂和p+掺杂区域。
在本说明书中描述的具体实施例涉及而不限于用于形成半导体晶体管器件或者构件的方法，特别地是用于形成场效应晶体管器件的方法。在本说明书内，术语“半导体器件”和“半导体构件”被同义地使用。所形成的半导体器件通常是带有被布置在竖直沟槽中的绝缘场电极和被布置在竖直沟槽中和在绝缘场电极上方的绝缘栅电极的竖直半导体器件诸如竖直IGBT或者竖直MOSFET。通常，所形成的半导体器件是具有用于输送和/或控制负载电流的有源区域和周边区域的功率半导体器件。在周边区域中，通常形成第一和第二接触区域。
在本说明书中使用的术语“功率半导体器件”旨在描述带有高电压和/或高电流开关能力的、在单一芯片上的半导体器件。换言之，功率半导体器件旨在用于通常在安培范围中的高电流。在本说明书内，术语“功率半导体器件”和“功率半导体构件”被同义地使用。
在本说明书中使用的术语“场效应”旨在描述第一传导类型的传导"沟道"的电场协调的形成和/或在第二传导类型的半导体区（通常第二传导类型的本体区）中的沟道的传导性和/或形状的控制。由于场效应，在第一传导类型的源区或者发射区和第一传导类型的漂移区之间形成和/或控制通过沟道区的单极电流路径。漂移区可以分别地与漏区或者集电区接触。漏区或者集电区与漏极或者集电极低电阻率接触。源区或者发射区与源极或者发射电极欧姆接触。
在本说明书上下文中，术语“栅电极”旨在描述紧邻本体区置位且从其绝缘并且被配置为形成和/或控制沟道区的电极。
在本说明书上下文中，术语“场板”和“场电极”旨在描述被紧邻半导体区（通常漂移区）地布置、被从半导体区绝缘并且被配置为通过施加适当的电压（通常用于n型漂移区的负电压）而扩展在半导体区中的耗尽部分的电极。
在本说明书上下文中，术语“台面”或者“台面区域”旨在描述在竖直截面中延伸到半导体基板或者本体中的两个相邻沟槽之间的半导体区。
图1到9在竖直截面中示意根据几个实施例的用于形成半导体器件100的方法。这些图示出在具体方法步骤期间或者之后通过半导体本体的竖直截面。在第一过程中，提供具有第一表面101和与第一表面101相对的第二表面102的半导体本体40，例如晶圆或者基板40。第一表面101的法线方向en基本平行于竖直方向。
半导体本体40能够是单块体单晶材料。半导体本体40包括块体单晶材料20和在其上形成的至少一个外延层30也是可能的。使用外延层（一个或者多个）30在定制材料的本底掺杂中提供更大的自由度，因为能够在一个或者多个外延层的沉积期间调节掺杂浓度。
在图1中示意的示例性实施例中，半导体本体40包括延伸到第二表面102的p+型或者n+型半导体层32、被布置于半导体层32上的n-型半导体层31、被布置于半导体层31上的p型半导体层4和被布置于p型半导体层4上并且延伸到第一表面101的n+型半导体层3。掺杂关系还可以是相反的。分别地在半导体层3和4之间和在半导体层4和31之间形成基本平行于第一表面101地至少在有源区域110中延伸的第一pn结14a和第二pn结14b。在将要制作的半导体器件100中，半导体层31和半导体层4分别地形成漂移区31和本体区4。在最后形成的MOSFET结构中，n+型半导体层32和n+型半导体层3的部分分别地形成漏区和源区。在最后形成的IGBT结构中，p+型半导体层32和n+型半导体层3的部分分别地形成集电区和发射区。通常，例如在半导体层4和第一表面101之间延伸的进一步的p+型接触区还被形成用于接触本体区4。然而为了清楚起见，在图中没有示出p+型接触区。例如，可以仅仅在不同的竖直截面中形成p+型接触区。
以下，主要地参考硅（Si）半导体器件解释与用于形成半导体器件的制造方法有关的实施例。相应地，单晶半导体区或者层通常是单晶Si区或者Si层。然而，应该理解半导体本体40能够由适合于制造半导体器件的任何半导体材料制成。这种材料的实例包括而不限于元素半导体材料诸如硅（Si）或者锗（Ge），IV族化合物半导体材料诸如碳化硅（SiC）或者硅锗（SiGe），二元、三元或者四元III-V半导体材料诸如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、磷化镓铟（InGaPa）、氮化镓铝（AlGaN）、氮化铟铝（AIInN）、氮化镓铟（InGaN）、氮化铟镓铝（AIGaInN）或者磷化砷镓铟（InGaAsP），和二元或者三元II-VI半导体材料诸如碲化镉（CdTe）和碲化镉汞（HgCdTe），仅举几例。上述半导体材料还被称作同质结半导体材料。当组合两种不同的半导体材料时，形成了异质结半导体材料。异质结半导体材料的实例包括而不限于氮化镓铝（AIGaN）-氮化铟镓铝（AIGaInN）、氮化镓铟（InGaN）-氮化铟镓铝（AIGaInN）、氮化镓铟（InGaN）-氮化镓（GaN）、氮化镓铝（AIGaN）-氮化镓（GaN）、氮化镓铟（InGaN）-氮化镓铝（AIGaN）、硅-碳化硅（SixC1-x）和硅-SiGe异质结半导体材料。对于功率半导体应用，当前主要地使用Si、SiC、GaAs和GaN材料。如果半导体本体包括高带隙材料诸如分别地具有高击穿电压和高临界雪崩场强的SiC或者GaN，则分别的半导体区的掺杂能够选择得更高，这减小了接通电阻Ron。
再次参考图1，为半导体器件100限定了有源区域110、第一接触区域120和第二接触区域130。通常，在半导体本体40的周边区域中或者在有源区域110和延伸到半导体本体40的边缘的周边区域之间限定第一接触区域120和第二接触区域130。在以后的过程中，周边区域可以进一步被用于形成另外的边缘终止结构诸如被布置于第一表面101上的场板、场环、VLD结构（横向掺杂的变型）等以当pn结14b被反向偏置时增加半导体器件100的击穿电压。
在图1中示意的示例性实施例中，使用掩模（图1中未示出）将两个第一竖直沟槽150、第二竖直沟槽160和第三竖直沟槽170从第一表面101蚀刻到半导体本体40中。通常，在有源区域110中形成多个第一竖直沟槽150。分别地在第一接触区域120和第二接触区域130中形成第二竖直沟槽160和第三竖直沟槽170。形成第一、第二和第三竖直沟槽150、160、170通常包括公共蚀刻过程。进而，在图1的竖直截面中所示的第一、第二和第三竖直沟槽150、160、170通常对应于公共沟槽的分别的部分150、160、170。相应地，可以经由在接触区域120、130中的第二和第三竖直沟槽160、170中沉积的传导区域接触将在第一竖直沟槽150中形成的电极。
通常，第一、第二和第三竖直沟槽150、160、170被蚀刻到半导体本体40中，从而沟槽150、160、170部分地延伸到以后通常形成漂移区的半导体层31中。还可以在形成第一、第二和第三竖直沟槽150、160、170之后形成半导体层3和4。第一、第二和第三竖直沟槽150、160、170可以具有基本相同的竖直延伸。
在竖直截面中，第三竖直沟槽170通常具有大于第一竖直沟槽150的第一宽度w1和/或第二竖直沟槽160的第二宽度w2的第三宽度w3，即水平延伸。例如，第三竖直沟槽170的第三宽度w3等于或者大于第一竖直沟槽150的第一宽度w1的大约两倍和/或等于或者大于第二竖直沟槽160的第二宽度w2的大约两倍。进而，第二宽度w2通常被选择为小于第一宽度w1。
在该实例中，第一、第二和第三竖直沟槽150、160、170在竖直平面中具有矩形截面。根据一个实施例，竖直沟槽150、160、170的侧壁锥化（未被示意）从而竖直沟槽150、160、170随着增加的深度而变窄。在竖直沟槽150、160、170的侧壁和底部之间的进一步的边缘能够是圆状的。在这些实施例中，宽度w1、w2、w3通常对应于分别的竖直沟槽150、160、170的最大水平延伸。
参考图2，在第一表面101以及第一、第二和第三竖直沟槽150、160、170的底壁和侧壁上形成绝缘层5a。可以通过沉积或者通过热氧化而形成绝缘层5a。通常，绝缘层5a被形成为氧化物层。
参考图3，沉积掺杂多晶半导体材料（通常掺杂多晶硅）以至少完全地填充第一、第二和第三竖直沟槽150、160、170。沉积多晶半导体材料，从而形成在第一表面101上方、至少在第二竖直沟槽160上方延伸的传导层1a。
此后，传导层1a被回蚀，从而分别地在第一竖直沟槽150和第三竖直沟槽170的下部中形成第一传导区域1、1"，并且从而在第二竖直沟槽160中形成在第一表面101上方延伸的第一传导区域1'。这可以使用至少覆盖第二竖直沟槽160的中央部分的掩模通过各向异性蚀刻过程进行。相应地，形成带有传导第一部分1、1'、1"的被连接的第一传导区域1、1'、1"。在最后形成的半导体器件100中，被布置在第一竖直沟槽150中的第一部分1和被布置在第三竖直沟槽170中的第一部分1"通常形成经由第一传导区域1'连接的场电极1、1"，该第一传导区域1'被布置在第二竖直沟槽160中并且形成到在第一表面101上布置的第一金属化或者第一端子的第一接触电极1'。
此后，至少在场电极1、1"上形成进一步的介电层。在将要制作的构件中的进一步的介电层将被分别地布置在场电极1、1"与栅电极和栅接触电极之间。通常，还在被布置于第二竖直沟槽160中的第一传导区域1'上形成该进一步的介电层。相应地，第一传导区域或者部分1、1'、1"在竖直截面中被完全地绝缘。形成该进一步的介电层可以包括在半导体本体40的第一表面101上并且在场电极1、1'、1"上沉积介电材料的沉积过程。通常，与在竖直表面诸如竖直沟槽150、160的侧壁上相比，沉积过程在水平表面上具有更高的沉积速率。可替代地，可以通过热氧化而形成该进一步的介电层。可以至少部分地从竖直沟槽150、160的上部的侧壁移除该进一步的介电层。此后，可以在竖直沟槽150、160的上部的侧壁上形成栅介质。例如，通过热氧化过程形成栅介质。
此后，掺杂多晶半导体材料（通常掺杂多晶硅）被再次地从第一表面101沉积并且被部分地回蚀以在第一竖直沟槽150的被以介电方式覆盖的第一传导区域1和第三竖直沟槽170的被以介电方式覆盖的第一传导区域1"中的每一个上形成第二传导区域2、2"。在图4中示意了所得到的半导体结构。为了清楚起见，在图4中示意了仅仅一个介电区域5。介电区域5由绝缘层5a的剩余部分、进一步的介电层并且由栅介质形成。
第二传导区域2、2"通常在不同的竖直截面中形成公共传导区域。在所要制作的构件中，第一竖直沟槽150的第二传导区域2通常形成经由在第三竖直沟槽170中形成的栅接触电极2"连接到在第一表面101上布置的栅金属化的栅电极2。
第二传导区域2、2"通常被形成为使得它们分别地被完全地布置在第一竖直沟槽150和第二竖直沟槽170的上部中。更通常，通过部分地回蚀，第一竖直沟槽150和第二竖直沟槽170的最上部分被暴露。
因为第二竖直沟槽170通常比第一竖直沟槽150更宽，所以使用公共蚀刻过程来形成第二传导区域2、2"产生了其中栅接触电极2'具有比栅电极2更大的到第一表面101的最小距离的半导体结构100。
以上关于图1到4解释的过程还可以被描述为提供一种半导体布置，该半导体布置具有带有第一表面101的半导体本体40、在有源区域110中的第一宽度的第一竖直沟槽150、在第一接触区域120中的第二宽度的第二竖直沟槽160和在第二接触区域130中并且从第一表面101延伸到半导体本体40中的第三宽度的第三竖直沟槽170，其中第三宽度大于第一宽度和第二宽度中的至少一个。第二竖直沟槽160包括在第一表面101上方延伸并且在竖直截面中被完全地绝缘的第一接触电极1'。在第一竖直沟槽150的下部中和在第三竖直沟槽170的下部中，形成在竖直截面中被完全地绝缘的场电极1、1"。形成第一接触电极1'和形成场电极1、1'包括沉积传导材料诸如掺杂多晶硅的公共过程。在第一竖直沟槽150的场电极1上形成栅电极2并且在第三竖直沟槽170的场电极上形成栅接触电极2"。这个过程通常包括沉积传导材料诸如掺杂多晶硅的公共过程和/或公共回蚀过程。
参考图5，在栅电极2、栅接触电极2"上并且在第一表面101上形成绝缘层6，从而绝缘层6具有在栅电极2上方的第一凹部或者凹陷51和在栅接触电极2"上方的第二凹部71。此外，在第一接触电极1上方形成突起。该突起的竖直延伸可以例如是大约100nm。在图5中示意的示例性实施例中，示意了带有两个第一接触电极1'的两个第二竖直沟槽160。相应地，绝缘层6也具有在第一接触电极1'上方的绝缘层6的分别突起之间的凹部61。
在栅接触电极2"上方的凹部71在竖直截面中具有底壁和与底壁形成角度α的侧壁。类似地，在栅电极2上方的每一个第一凹部51在竖直截面中具有底壁和与底壁形成角度β的侧壁。通常，绝缘层6被形成为使得角度α在从大约120°到大约150°的范围中。进而，角度β可以基本匹配角度α。
被用于形成绝缘层6的沉积过程可以是具有依赖于将在其上沉积绝缘层6的表面的定向的沉积速率的选择性沉积过程。该沉积过程可以在水平表面上比在竖直表面上具有更高的沉积速率。在一个实施例中，沉积过程是高密度等离子体（HDP）过程以作为HDP氧化物层（高密度等离子体氧化物层）形成绝缘层6。在水平表面上（比如在栅电极2和栅接触电极2'上）沉积的绝缘层6的厚度例如在大约200nm和600nm之间，更通常在大约250nm和400nm之间，例如大约300nm。HDP过程是公知的等离子体支持沉积/溅射过程，从而不要求任何进一步的解释。然而，还可以通过保形沉积而形成绝缘层6。
参考图6，进一步的多晶半导体层7（通常多晶硅层）被沉积在绝缘层6上并且被各向异性地蚀刻以在第三竖直沟槽170上方的凹部71中使绝缘层6部分地凹进。为了该意图，通常以在竖直截面中低于在第三竖直沟槽170上方的凹部71的宽度的大约一半的最小高度沉积多晶半导体层7。然而通常以大于第一凹部51的宽度的大约一半的最小高度沉积多晶半导体层7。因为在所示的竖直截面中第一竖直沟槽150的宽度通常小于第三竖直沟槽170的宽度，所以与在第三竖直沟槽170上方的凹部71的宽度比较，在第一竖直沟槽150上方的凹部61的宽度在竖直截面中也是更小的。相应地，绝缘层6没有通过各向异性蚀刻而在第一竖直沟槽150上方的凹部51下面暴露。这也适用于在第二竖直沟槽160上方的两个突起之间形成的绝缘层6的凹部61下面的绝缘层6的一个部分。通过各向异性蚀刻过程移除了进一步的多晶半导体层7的剩余部分。相应地，在有源区域中的台面区域上方的绝缘层6至少部分地暴露。这允许形成通过使用该进一步的多晶半导体层7的剩余部分作为蚀刻掩模而与第一竖直沟槽150自对准的、到台面区域的触点。这将在下面更加详细地解释。
根据实施例，在第一表面101上沉积绝缘层6，从而绝缘层6具有在栅电极2上方的第一凹部51、在栅接触电极2"上方的第二凹部71和在第一接触电极1'上方的突起。在带有两个相邻的第一接触电极1'的实施例中，通常分别地在相邻的第二竖直沟槽160和第一接触电极1'上方的两个突起之间形成第三凹部61。在关于绝缘层6可选择性地蚀刻的绝缘层6上沉积掩模层7，通常多晶硅层。关于绝缘层6蚀刻掩模层7，从而在第一凹部51之下的绝缘层6保持被掩模层7覆盖时，绝缘层6在突起上和在第二凹部71的中央部分中部分地凹进。蚀刻掩模层7通常包括各向异性蚀刻过程。
参考图7，在第一表面101上形成另外的掩模8。在示例性实施例中，另外的掩模8部分地覆盖填充在相邻的第二竖直沟槽160上方的两个突起之间形成的第三凹部61的多晶半导体层7的剩余部分并且延伸到填充在左侧的第一竖直沟槽150上方的第一凹部51的多晶半导体层7的剩余部分。
参考图8，使用另外的掩模8和多晶半导体层7的剩余部分作为蚀刻掩模的掩模蚀刻过程被用于暴露两个第二竖直沟槽160的左侧一个中的第一传导区域1'、在第一竖直沟槽150之间的台面、在第三竖直沟槽170与相邻的第一竖直沟槽150之间的台面和栅接触电极2"。例如，可以使用氧化物蚀刻过程移除绝缘层6和介电区域5的部分。
根据一个实施例，被蚀刻的多晶半导体层7分别地被用作蚀刻掩模和蚀刻掩模的一个部分，以暴露栅接触电极2"、紧邻第一竖直沟槽150的台面和在第二竖直沟槽160中的第一传导区域1'。
在示例性实施例中，半导体本体40在掩模蚀刻过程期间在紧邻第一竖直沟槽150的有源区域中暴露。这样，在紧邻第一竖直沟槽150的源区3或者发射区3上方的开口关于第一竖直沟槽150以自对准方式形成而无需高精度掩模和分别的深UV过程。另外的掩模8的对准要求是比较低的。例如，另外的掩模8可以在图8中示意的截面中沿着水平方向移位而不影响在源区3或者发射区3上方形成开口并且使第一传导区域1'凹进。进而，不要求带有精密对准公差的进一步的接触层。相应地，可以如关于图9示意地可靠地并且成本有效地形成栅触点和源触点或者发射触点。
图9示意在移除另外的掩模8、在第一表面101上形成与第一传导区域1'电接触的第一金属化10、在左侧的第二竖直沟槽160中且与在有源区域110中的源区3或者发射区3形成第一接触电极1'或者发射极接触电极1'、在第一表面101上形成与形成第三竖直沟槽170中的栅接触电极的第二传导区域2"电接触的第二或者栅金属化11并且形成与第一金属化10相对地布置的第三金属化12的进一步的过程之后的半导体器件100。通常，第一金属化10还经由本体接触区（未示出）与本体区4电接触。例如，可以通过部分地穿过半导体区3蚀刻到本体区4中和掺杂剂的向外扩散而形成本体接触区。
形成第一和第二金属化10、11通常包括公共的沉积过程，随后是部分凹进和在第一和第二金属化10、11之间形成绝缘塞9。
根据是否在漂移区31和半导体层32之间形成pn结，第一接触电极1'、第一金属化10和第三金属化12可以分别地形成发射极接触电极1'或者源极接触电极1'、发射极金属化10或者源极金属化10、和集电极金属化12或者漏极金属化12。相应地，半导体器件100可以形成IGBT或者MOSFET。
根据一个实施例，半导体晶体管100包括有源区域110，其中至少第一竖直沟槽150从第一表面101延伸到半导体本体40中并且具有在下部中的场电极1和在上部中的栅电极2。在第一接触区域120中，至少第二竖直沟槽160从第一表面101延伸到半导体本体40中并且包括在第一表面101上方延伸以接触场电极1的第一接触电极1'。在第二接触区域130中，第三竖直沟槽170从第一表面101延伸到半导体本体40中并且包括在下部中在上部中的接触栅电极2的栅接触电极2"。场电极1、栅电极2、第一接触电极1'和栅接触电极2"被一个或者多个介电区域5从半导体本体40分离。通常，场电极1和第一接触电极1'由公共传导区域形成。此外，栅电极2和栅接触电极2"通常由另一个公共传导区域形成。
在竖直截面中，第三竖直沟槽170的宽度通常大于第一和/或第二竖直沟槽160、170的分别的宽度。
通常，HDP氧化物层6被部分地布置在至少一个第一竖直沟槽150中和在第三竖直沟槽170中并且在第一表面101上方延伸。HDP氧化物层6具有在第一接触电极1'上方的突起、在栅电极2上方的第一凹部51和具有到栅接触电极2"的直通触点的开口中的至少一个。
在图9中示意的示例性实施例中，形成两个第二竖直沟槽160并且在两个突起之间形成HDP氧化物层6的进一步的凹部61。相应地，在被布置在该两个第二竖直沟槽160之间的半导体本体40的台面上方形成HDP氧化物层6的该进一步的凹部61。
图10到15在竖直截面中示意根据几个实施例的用于形成半导体器件200的方法。用于形成半导体器件200的第一过程与以上关于图1到4对半导体器件100解释的类似。然而，如在图10中所示意地，在第一接触区域120中形成仅仅一个第二竖直沟槽160。进而，在第二竖直沟槽160中形成并且在第一表面101上方延伸的第一传导区域1'的最上部分被暴露，即未被电介质或者层覆盖。
参考图11，在形成第一接触电极1'的第一传导区域1'上、在栅电极2上、在栅接触电极2"上和在第一表面101上形成绝缘层6，从而绝缘层6具有分别地在栅电极2和栅接触电极2"上方的第一和第二凹部51、71以及在第一接触电极1上方的突起。可以如以上关于图5解释地形成绝缘层6。例如，绝缘层6通常被形成为HDP氧化物层。
参考图12，进一步的多晶半导体层7（通常多晶硅层）沉积在绝缘层6上并且被各向异性地蚀刻以在第三竖直沟槽170上方的凹部71中使部分地凹进绝缘层6部分地凹进。与以上关于图6所解释的类似地，这被执行为使得还从除了在栅电极2上方的第一凹部51和紧邻在第二竖直沟槽160上方的突起的侧壁的部分之外的绝缘层6的其它部分移除多晶半导体层7。
参考图13，在第一表面101上形成具有比较低的对准要求的另外的掩模8。在示例性实施例中，该另外的掩模8部分地覆盖紧邻在第二竖直沟槽160上方的突起的侧壁的多晶半导体层7的剩余部分并且延伸到填充左侧第一竖直沟槽150的第一凹部51的多晶半导体层7的剩余部分。相应地，在第二竖直沟槽160和左侧第一竖直沟槽150之间的台面区域上方的绝缘层6还被该另外的掩模8覆盖。
参考图14，使用该另外的掩模8和多晶半导体层7的剩余部分作为蚀刻掩模的掩模蚀刻过程被用于暴露第二竖直沟槽160的第一传导区域1'和在有源区域110中的半导体台面。例如，可以使用氧化物蚀刻过程来移除绝缘层6和介电区域5的部分。相应地，到有源区域110的台面的触点被形成为与第一竖直沟槽150自对准，而不使用另外的高精度深UV过程。因此，可以节约制造成本。
用于制作半导体器件200的其余过程与以上关于图7到9对半导体器件100解释的类似。在图15中示意的经加工的半导体器件200通常也是MOSFET或者IGBT。
以上分别地关于图1到9和10到15解释的方法具有以下公共点：在有源区域和接触区域中形成不同宽度的竖直沟槽，特别地绝缘竖直沟槽。这允许自对准地形成沟槽和到有源区域中的台面的触点而无需另外的高精度深UV过程。因为省去了用于接触源极和栅极的一个光刻步骤，所以可以降低制造成本。
虽然已经公开了本发明的各种示例性实施例，但是本领域技术人员将会清楚，能够在不偏离本发明的精神和范围的情况下作出将实现本发明的某些优点的各种改变和修改。对于本领域普通技术人员而言将明显的是，执行相同功能的其它构件可以被适当地替代。应该述及的是，即使在其中这未予明确地述及的那些情形中，参考具体的图所解释的特征也可以被与其它图的特征组合。此外，可以或者以使用适当的处理器指令的全软件实施方式或者以利用硬件逻辑和软件逻辑的组合来实现相同结果的混合实施方式实现本发明的方法。所附权利要求旨在覆盖对创造性概念的这种修改。
为了易于说明，使用了空间相对术语诸如“下面”、“之下”、“下”、“之上”、“上”等以解释一个元件相对于第二元件的定位。除了不同于在图中描绘的那些定向的定向，这些术语旨在涵盖器件的不同的定向。此外，术语诸如“第一”、“第二”等还被用于描述各种元件、区域、片段等，并且也并非旨在是限制性的。贯穿说明书，类似的术语提及类似的元件。
在本文中所使用的术语“具有”、“含有”、“包含”、“包括”等是指示所陈述的元件或者特征的存在但是并不排除另外的元件或者特征的开放式术语。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文清楚地另有示意。
考虑到以上改变和应用范围，应该理解本发明不受前面的说明所限制，它也不受附图所限制。相反，本发明仅仅受所附权利要求和它们的法律等价物所限制。

Claims (23)

1.一种用于制作半导体晶体管构件的方法，包括：
提供带有限定竖直方向的第一表面的半导体本体；
限定有源区域、第一接触区域和第二接触区域；
在所述半导体本体中形成竖直沟槽，从而在竖直截面中，第一竖直沟槽、第二竖直沟槽和第三竖直沟槽从所述第一表面延伸到所述半导体本体中，所述第一竖直沟槽在所述有源区域中形成，所述第二竖直沟槽在所述第一接触区域中形成，并且所述第三竖直沟槽在所述第二接触区域中形成；
在所述第二竖直沟槽中和在所述第一竖直沟槽的下部中形成分别的第一传导区域，从而在所述第二竖直沟槽中的所述第一传导区域在所述第一表面上方延伸；
在所述第一竖直沟槽的上部中和在所述第三竖直沟槽的上部中形成分别的第二传导区域；
在所述第一竖直沟槽中、在所述第三竖直沟槽中和在所述第一表面上形成绝缘层，从而所述绝缘层具有在所述第一竖直沟槽的所述第二传导区域上方的第一凹部、在所述第三竖直沟槽的所述第二传导区域上方的第二凹部和在所述第二竖直沟槽的所述第一传导区域上方的突起；
在所述绝缘层上沉积多晶半导体层；和
各向异性蚀刻所述多晶半导体层以在所述第一凹部之下的所述绝缘层保持被覆盖时在所述第二凹部中使所述绝缘层部分地凹进。
2.根据权利要求1所述的方法，进一步包括使用各向异性蚀刻的多晶半导体层作为蚀刻掩模来蚀刻所述绝缘层以暴露所述第三竖直沟槽的所述第二传导区域和紧邻所述第一竖直沟槽的台面中的至少一个。
3.根据权利要求1所述的方法，其中所述多晶半导体层在竖直截面中被以低于所述第二凹部的宽度的一半的最小高度沉积。
4.根据权利要求1所述的方法，其中形成所述竖直沟槽从而所述第一竖直沟槽在竖直截面中具有第一宽度，并且其中所述第三竖直沟槽在竖直截面中具有大于所述第一宽度的第三宽度。
5.根据权利要求4所述的方法，其中所述第三宽度大于所述第一宽度的两倍。
6.根据权利要求1所述的方法，其中形成所述竖直沟槽从而所述第二竖直沟槽在竖直截面中具有第二宽度，并且其中所述第三竖直沟槽在竖直截面中具有大于所述第二宽度的第三宽度。
7.根据权利要求1所述的方法，其中所述第二凹部在竖直截面中包括底壁和与所述底壁形成在从120°到150°的范围中的角度的侧壁。
8.根据权利要求1所述的方法，其中在所述半导体本体的周边区域中限定所述第一接触区域和/或所述第二接触区域。
9.根据权利要求1所述的方法，其中所述绝缘层被形成为HDP氧化物。
10.根据权利要求1所述的方法，其中以150nm到600nm的竖直高度沉积所述多晶半导体层。
11.根据权利要求1所述的方法，进一步包括：
形成部分地覆盖紧邻所述第二竖直沟槽的各向异性蚀刻的多晶半导体层的剩余部分的另外的掩模；和
使用所述另外的掩模和各向异性蚀刻的多晶半导体层的所述剩余部分作为蚀刻掩模来蚀刻所述绝缘层以暴露所述第二竖直沟槽的所述第一传导区域、所述第三竖直沟槽的所述第二传导区域和紧邻所述第一竖直沟槽的台面。
12.根据权利要求1所述的方法，其中所述第一竖直沟槽、所述第二竖直沟槽和所述第三竖直沟槽被形成为公共沟槽的部分。
13.根据权利要求1所述的方法，进一步包括以下中的至少一个：
在所述第一表面上形成与所述第二竖直沟槽中的所述第一传导区域电接触的第一金属化；
在所述第一表面上形成与所述第三竖直沟槽中的所述第二传导区域电接触的第二金属化；和
形成与所述第一金属化相对地布置的第三金属化。
14.根据权利要求13所述的方法，其中所述第一金属化与在紧邻所述第一竖直沟槽的所述有源区域中的半导体台面电接触。
15.根据权利要求1所述的方法，进一步包括在形成所述绝缘层之前形成至少在所述有源区域中平行于所述第一表面延伸的第一pn结和第二pn结。
16.一种用于制作半导体晶体管的方法，包括：
提供一种包括带有第一表面的半导体本体的半导体布置；
从所述第一表面到所述半导体本体中形成第一竖直沟槽、第二竖直沟槽和第三竖直沟槽，从而在垂直于所述第一表面的竖直截面中，所述第一竖直沟槽具有第一宽度，所述第二竖直沟槽具有第二宽度，并且所述第三竖直沟槽具有大于所述第一宽度和所述第二宽度中的至少一个的第三宽度；
在所述第二竖直沟槽中形成在所述第一表面上方延伸的第一接触电极；
至少在所述第一竖直沟槽的下部中形成在竖直截面中被完全地绝缘的场电极，其中通过沉积传导材料的公共过程形成所述第一接触电极和所述场电极；
形成在所述第一竖直沟槽的上部中的栅电极和在所述第三竖直沟槽的上部中的栅接触电极；
在所述第一表面上沉积绝缘层从而所述绝缘层包括在所述栅电极上方的第一凹部、在所述栅接触电极上方的第二凹部和在所述第一接触电极上方的突起；
在所述绝缘层上沉积掩模层，所述掩模层关于所述绝缘层能够选择性地蚀刻；和
关于所述绝缘层蚀刻所述掩模层，从而在所述第一凹部之下的所述绝缘层保持被所述掩模层覆盖时，所述绝缘层在所述突起上和在所述第二凹部的中央部分中部分地凹进。
17.根据权利要求16所述的方法，进一步包括使用被蚀刻的掩模层作为蚀刻掩模来蚀刻所述绝缘层以暴露所述栅接触电极和紧邻所述第一竖直沟槽的台面中的至少一个。
18.根据权利要求16所述的方法，其中蚀刻所述掩模层包括各向异性蚀刻过程。
19.根据权利要求16所述的方法，其中形成所述栅电极和所述栅接触电极包括以下中的至少一个：沉积多晶硅；和公共回蚀过程。
20.根据权利要求16所述的方法，进一步包括以下中的至少一个：
在蚀刻所述掩模层之后在所述第一表面上形成紧邻所述第二竖直沟槽的另外的掩模；和
选择性地蚀刻所述绝缘层至多晶半导体层和所述掩模以暴露在所述第二竖直沟槽中的所述第一接触电极和在所述第三竖直沟槽中的所述栅接触电极。
21.一种半导体晶体管，包括带有限定竖直方向的第一表面的半导体本体，并且在竖直截面中所述半导体晶体管进一步包括：
有源区域，所述有源区域包括从所述第一表面延伸到所述半导体本体中并且在下部中包括场电极并且在上部中包括栅电极的至少一个第一竖直沟槽，所述至少一个第一竖直沟槽具有第一宽度；
第一接触区域，所述第一接触区域包括从所述第一表面延伸到所述半导体本体中的至少一个第二竖直沟槽，所述至少一个第二竖直沟槽具有第二宽度和在所述第一表面上方延伸并且与所述场电极电接触的第一接触电极；和
第二接触区域，所述第二接触区域包括从所述第一表面延伸到所述半导体本体中的第三竖直沟槽，所述第三竖直沟槽在上部中包括与所述栅电极电接触的栅接触电极，所述第三竖直沟槽具有大于所述第一宽度和所述第二宽度中的至少一个的第三宽度；进一步包括HDP氧化物，所述HDP氧化物被部分地布置在所述至少一个第一竖直沟槽中和在所述第三竖直沟槽中，并且具有在所述第一接触电极上方的突起、在所述栅电极上方的第一凹部和在所述栅接触电极上方的第二凹部中的至少一个，其中所述第一接触区域包括两个第二竖直沟槽，并且其中在所述两个第二竖直沟槽之间在所述半导体本体的台面上方形成所述HDP氧化物的进一步的凹部。
22.根据权利要求21所述的半导体晶体管，其中所述栅接触电极比所述栅电极具有更大的到所述第一表面的最小距离。
23.根据权利要求21所述的半导体晶体管，其中所述第一接触区域和/或所述第二接触区域在所述半导体本体的周边区域中形成。
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