DE102013100423B4 - Halbleitertransistor mit Grabenkontakten und Herstellungsverfahren dafür - Google Patents

Halbleitertransistor mit Grabenkontakten und Herstellungsverfahren dafür Download PDF

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Abstract

Verfahren zur Herstellung eines Halbleitertransistorbauteils, umfassend: – Bereitstellen eines Halbleiterkörpers (40) mit einer eine vertikale Richtung definierenden ersten Oberfläche (101); – Definieren eines aktiven Bereichs (110), eines ersten Kontaktbereichs (120) und eines zweiten Kontaktbereichs (130); – Ausbilden vertikaler Gräben im Halbleiterkörper (40), so dass sich in einem vertikalen Querschnitt ein erster vertikaler Graben (150), ein zweiter vertikaler Graben (160) und ein dritter vertikaler Graben (170) von der ersten Oberfläche (101) in den Halbleiterkörper (40) erstrecken, wobei der erste vertikale Graben (150) in der aktiven Bereich (110) ausgebildet wird, der zweite vertikale Graben (160) in dem ersten Kontaktbereich (120) ausgebildet wird und der dritte vertikale Graben (170) in dem zweiten Kontaktbereich (130) ausgebildet wird; – Ausbilden entsprechender erster leitfähiger Gebiete (1, 1', 1'') im zweiten vertikalen Graben (160) und in einem unteren Abschnitt des ersten vertikalen Grabens (150), so dass sich das erste leitfähige Gebiet im zweiten vertikalen Graben (160) bis oberhalb der ersten Oberfläche (101) erstreckt; – Ausbilden entsprechender zweiter leitfähiger Gebiete (2, 2'') in einem oberen Abschnitt des ersten vertikalen Grabens (150) und in einem oberen Abschnitt des dritten vertikalen Grabens (170); – Ausbilden einer Isolierschicht (6) im ersten vertikalen Graben (150), im dritten vertikalen Graben (170) und auf der ersten Oberfläche (101), so dass die Isolierschicht (6) eine erste Aussparung (51) oberhalb des zweiten leitfähigen Gebiets des ersten vertikalen Grabens (150), eine zweite Aussparung (71) oberhalb des zweiten leitfähigen Gebiets des dritten vertikalen Grabens (170) und eine Erhebung oberhalb des ersten leitfähigen Gebiets des zweiten vertikalen Grabens (160) aufweist; – Abscheiden einer polykristallinen Halbleiterschicht (7) auf der Isolierschicht (6); und – anisotropes Ätzen der polykristallinen Halbleiterschicht (7), um die Isolierschicht (6) in der zweiten Aussparung (71) teilweise zu entfernen, während die Isolierschicht (6) unterhalb der ersten Aussparung (51) bedeckt bleibt.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der vorliegenden Erfindung beziehen sich auf Halbleitertransistoren mit Grabenkontakten, insbesondere auf Halbleitertransistoren, die eine Feldelektrode unterhalb einer Gateelektrode aufweisen, und auf verwandte Verfahren zur Herstellung von Halbleitertransistoren, die Grabenkontakte aufweisen.
  • HINTERGRUND
  • Halbleitertransistoren, insbesondere feldeffektgesteuerte Schaltbauelemente wie ein Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET) oder ein Bipolartransistor mit isolierter Gateelektrode (IGBT), werden für verschiedene Anwendungen eingesetzt, darunter ohne Beschränkung darauf, als Schalter in Stromversorgungen und Stromrichtern, Elektroautos, Klimaanlagen und auch Stereo-Anlagen. Vor allem im Hinblick auf Leistungsbauelemente, die hohe Ströme schalten können und/oder bei höheren Spannungen arbeiten können, werden oftmals geringe Schaltverluste gewünscht. Die US 2011 / 0 291 186 A1 beschreibt Leistungs-MOSFETs mit in jeweiligen Gräben angeordneten Graben-Gates und Herstellungsverfahren dafür, wobei die Graben-Gates von einer oberen Oberfläche des Halbleitersubstrats geöffnet sind und auf jeder der Graben-Gates eine etwas unterhalb der oberen Oberfläche angeordnete Silizid-Schicht als Kontaktschicht für einen Gatekontakt angeordnet ist. Zur Reduzierung von Schaltverlusten gibt es laufende Entwicklungen zur Verminderung der Abstände zwischen benachbarten Einheitszellen von Leistungsbauelementen. Beispielsweise kann der seitliche Abstand zwischen einer Grabengateelektrode und dem Kontakt zum Sourcegebiet und Bodygebiet des Transistors verringert werden. Das kann jedoch eine Hochpräzisionstechnologie im tiefen UV sowie eine weitere Kontaktschicht mit engen Ausrichtungstoleranzen erfordern. Deshalb ist die Herstellung solcher Bauelemente oftmals sehr kompliziert und kostenaufwändig.
  • Dementsprechend besteht ein Bedarf an der Bereitstellung zuverlässiger und kosteneffektiver Verfahren zur Ausbildung von Kontakten von Halbleitertransistoren.
  • ZUSAMMENFASSUNG
  • Gemäß einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleitertransistorbauteils beinhaltet das Verfahren: Bereitstellen eines Halbleiterkörpers mit einer eine vertikale Richtung definierenden ersten Oberfläche, Definieren eines aktiven Bereichs, eines ersten Kontaktbereichs und eines zweiten Kontaktbereichs. Im Halbleiterkörper werden vertikale Gräben (Trenches) so ausgebildet, dass sich in einem vertikalen Querschnitt, der im Wesentlichen orthogonal zur ersten Oberfläche steht, ein erster vertikaler Graben, ein zweiter vertikaler Graben und ein dritter vertikaler Graben von der ersten Oberfläche in den Halbleiterkörper erstrecken. Der erste vertikale Graben wird in dem aktiven Bereich ausgebildet. Der zweite vertikale Graben wird in dem ersten Kontaktbereich ausgebildet. Der dritte vertikale Graben wird in dem zweiten Kontaktbereich ausgebildet. Das Verfahren beinhaltet ferner das Ausbilden entsprechender erster leitfähiger Gebiete im zweiten vertikalen Graben und in einem unteren Abschnitt des ersten vertikalen Grabens, so dass sich das erste leitfähige Gebiet im zweiten vertikalen Graben bis oberhalb der ersten Oberfläche erstreckt. In einem oberen Abschnitt des ersten vertikalen Grabens und in einem oberen Abschnitt des dritten vertikalen Grabens werden entsprechende zweite leitfähige Gebiete ausgebildet. Eine Isolierschicht wird im ersten vertikalen Graben, im dritten vertikalen Graben und auf der ersten Oberfläche dergestalt ausgebildet, dass die Isolierschicht eine erste Aussparung oberhalb des zweiten leitfähigen Gebiets des ersten vertikalen Grabens, eine zweite Aussparung oberhalb des zweiten leitfähigen Gebiets des dritten vertikalen Grabens und eine Erhebung oberhalb des ersten leitfähigen Gebiets des zweiten vertikalen Grabens aufweist. Auf der Isolierschicht wird eine polykristalline Halbleiterschicht abgeschieden. Die polykristalline Halbleiterschicht wird anisotrop geätzt, so dass sie die Isolierschicht in der zweiten Aussparung teilweise entfernt, während die Isolierschicht unterhalb der ersten Aussparung bedeckt bleibt.
  • Gemäß einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterbauteils beinhaltet das Verfahren das Bereitstellen einer Halbleiteranordnung, die einen Halbleiterkörper mit einer ersten Oberfläche umfasst und das Ausbilden eines ersten vertikalen Grabens, eines zweiten vertikalen Grabens und eines dritten vertikalen Grabens von der ersten Oberfläche in den Halbleiterkörper hinein, so dass in einem vertikalen Querschnitt, der im Wesentlichen orthogonal zur ersten Oberfläche verläuft, der erste vertikale Graben eine erste Breite aufweist, der zweite vertikale Graben eine zweite Breite aufweist und der dritte vertikale Graben eine dritte Breite aufweist, die größer als die erste und/oder zweite Breite ist. Das Verfahren beinhaltet ferner das Ausbilden einer ersten Kontaktelektrode im zweiten vertikalen Graben, die sich bis oberhalb der ersten Oberfläche erstreckt, das Ausbilden einer Feldelektrode, die im vertikalen Querschnitt vollständig isoliert ist, mindestens in einem unteren Abschnitt des ersten vertikalen Grabens. Das Ausbilden der ersten Kontaktelektrode und Ausbilden der Feldelektrode beinhaltet einen gemeinsamen Prozess des Abscheidens eines leitfähigen Materials. Das Verfahren beinhaltet ferner: Ausbilden einer Gateelektrode in einem oberen Abschnitt des ersten vertikalen Grabens und einer Gate-Kontaktelektrode in einem oberen Abschnitt des dritten vertikalen Grabens; Abscheiden einer Isolierschicht auf der ersten Oberfläche, so dass die Isolierschicht eine erste Aussparung oberhalb der Gateelektrode, eine zweite Aussparung oberhalb der Gate-Kontaktelektrode und eine Erhebung oberhalb der ersten Kontaktelektrode aufweist; Abscheiden einer Maskenschicht auf der Isolierschicht, die in Bezug auf die Isolierschicht selektiv ätzbar ist; und Ätzen der Maskenschicht in Bezug auf die Isolierschicht, so dass die Isolierschicht an der Erhebung und in einem zentralen Abschnitt der zweiten Aussparung teilweise entfernt wird, während die Isolierschicht unterhalb der ersten Aussparung mit der Maskenschicht bedeckt bleibt.
  • Gemäß einer Ausführungsform eines Halbleitertransistors beinhaltet der Halbleitertransistor einen Halbleiterkörper mit einer ersten Oberfläche, die eine vertikale Richtung definiert. In einem vertikalen Querschnitt beinhaltet der Halbleitertransistor ferner einen aktiven Bereich, einen ersten Kontaktbereich und einen zweiten Kontaktbereich. Der aktive Bereich beinhaltet mindestens einen ersten vertikalen Graben einer ersten Breite, der sich ausgehend von der ersten Oberfläche in den Halbleiterkörper erstreckt und in einem unteren Abschnitt eine Feldelektrode und in einem oberen Abschnitt eine Gateelektrode aufweist. Der erste Kontaktbereich beinhaltet mindestens einen zweiten vertikalen Graben, der sich von der ersten Oberfläche in den Halbleiterkörper erstreckt. Der mindestens eine zweite vertikale Graben hat eine zweite Breite und beinhaltet eine erste Kontaktelektrode, die sich bis oberhalb der ersten Oberfläche erstreckt. Die erste Kontaktelektrode steht in elektrischem Kontakt mit der Feldelektrode. Der zweite Kontaktbereich beinhaltet einen dritten vertikalen Graben, der sich von der ersten Oberfläche in den Halbleiterkörper erstreckt. Der dritte vertikale Graben beinhaltet eine Gate-Kontaktelektrode in elektrischem Kontakt mit der Gateelektrode. Der dritte vertikale Graben besitzt eine dritte Breite, die größer als die erste und/oder zweite Breite ist.
  • Für den Fachmann werden beim Lesen der nachstehenden detaillierten Beschreibung und Betrachten der Begleitzeichnungen weitere Merkmale und Vorteile ersichtlich.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die Bauteile in den Figuren sind nicht unbedingt maßstabsgerecht dargestellt, sondern der Schwerpunkt liegt auf der Illustration der Grundsätze der Erfindung. In den Figuren bezeichnen außerdem gleiche Verweiszahlen jeweils entsprechende Teile. In den Zeichnungen:
  • Die 1 bis 9 illustrieren vertikale Querschnitte durch einen Halbleiterkörper im Verlaufe von Verfahrensschritten eines Verfahrens gemäß Ausführungsformen; und
  • Die 10 bis 15 illustrieren vertikale Querschnitte durch einen Halbleiterkörper im Verlaufe von Verfahrensschritten eines Verfahrens gemäß weiterer Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • In der nachstehenden detaillierten Beschreibung wird auf die Begleitzeichnungen verwiesen, die Bestandteil dieses Dokuments sind und in denen spezielle Ausführungsformen, in denen die Erfindung praktisch realisiert werden kann, illustrativ dargestellt werden. Richtungsangaben wie „oben“, „unten“, „vorn“, „hinten“, „vordere“, „hintere“ usw. werden in dieser Hinsicht unter Bezugnahme auf die beschriebene Ausrichtung der Figur(en) verwendet. Da Bauteile von Ausführungsformen in einer Reihe unterschiedlicher Ausrichtungen positioniert werden können, werden die Richtungsangaben zum Zwecke der Illustration verwendet und sind in keiner Weise einschränkend. Es ist darauf hinzuweisen, dass weitere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Die nachstehende detaillierte Beschreibung ist deshalb nicht in einschränkendem Sinn zu lesen und der Umfang der vorliegenden Erfindung wird durch die angehängten Ansprüche bestimmt.
  • Nunmehr wird im Detail auf verschiedene Ausführungsformen eingegangen, von denen ein oder mehrere Beispiele in den Figuren illustriert sind. Jedes Beispiel wird zu Erläuterungszwecken gegeben und versteht sich nicht als Einschränkung der Erfindung. Beispielsweise können Merkmale, die als Teil einer Ausführungsform illustriert oder beschrieben werden, bei oder im Zusammenhang mit anderen Ausführungsformen verwendet werden, so dass sich eine weitere Ausführungsform ergibt. Die vorliegende Erfindung soll solche Änderungen und Variationen mit beinhalten. Die Beispiele werden unter Verwendung einer speziellen Ausdrucksweise beschrieben, was nicht als Einschränkung des Umfangs der angehängten Ansprüche zu deuten ist. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich illustrativen Zwecken. Aus Gründen der Übersichtlichkeit wurden gleiche Elemente oder Herstellungsschritte in den unterschiedlichen Zeichnungen mit den gleichen Verweisziffern bezeichnet, sofern nicht anders angegeben.
  • Der Begriff „horizontal“ soll im Rahmen dieser Patentschrift eine Orientierung bezeichnen, die sich im Wesentlichen parallel zu einer ersten oder der wesentlichen horizontalen Oberfläche eines Halbleitersubstrats oder Halbleiterkörpers erstreckt. Dies kann beispielsweise die Oberfläche eines Wafers oder Chips sein.
  • Der Begriff „vertikal“ soll im Rahmen dieser Patentschrift eine Orientierung bezeichnen, die sich im Wesentlichen rechtwinklig zur ersten Oberfläche, d. h. parallel zur normalen Ausrichtung der ersten Oberfläche des Halbleitersubstrats oder Halbleiterkörpers erstreckt.
  • In dieser Patentschrift wird n-dotiert als erster Leitfähigkeitstyp bezeichnet, während p-dotiert als zweiter Leitfähigkeitstyp bezeichnet wird. Alternativ können die Halbleiterbauelemente mit entgegengesetzten Dotierungsverhältnissen ausgebildet werden, so dass der erste Leitfähigkeitstyp p-dotiert sein kann und der zweite Leitfähigkeitstyp n-dotiert sein kann. Darüber hinaus werden in einigen Figuren relative Dotierungskonzentrationen angegeben, indem dem Dotiertyp ein „–“ oder „+“ beigestellt wird. Beispielsweise bedeutet „n–“ eine Dotierkonzentration, die kleiner als die Dotierkonzentration eines „n“-Dotiergebiets ist, während ein „n+“-Dotiergebiet eine größere Dotierkonzentration als das „n“-Dotiergebiet aufweist. Wenn die relative Dotierkonzentration angegeben ist, heißt das jedoch nicht, dass Dotiergebiete mit der gleichen relativen Dotierkonzentration die gleiche absolute Dotierkonzentration besitzen müssen, sofern nicht anders angegeben. Beispielsweise können zwei unterschiedliche n+-Dotiergebiete unterschiedliche absolute Dotierkonzentrationen aufweisen. Gleiches gilt zum Beispiel für ein n+-Dotiergebiet und ein p+-Dotiergebiet.
  • In dieser Patentschrift beschriebene spezielle Ausführungsformen gelten für, sind aber nicht beschränkt auf, Verfahren zur Ausbildung von Halbleitertransistorbauelementen oder -bauteilen, insbesondere für Verfahren zur Ausbildung von Feldeffekttransistorbauelementen. Im Rahmen dieser Patentschrift werden die Ausdrücke „Halbleiterbauelement“ und „Halbleiterbauteil“ synonym verwendet. Das ausgebildete Halbleiterbauelement ist typischerweise ein vertikales Halbleiterbauelement wie ein vertikaler IGBT oder ein vertikaler MOSFET mit einer isolierten Feldelektrode, die in einem vertikalen Graben angeordnet ist, und einer isolierten Gateelektrode, die im vertikalen Graben und oberhalb der isolierten Feldelektrode angeordnet ist. Typischerweise ist das ausgebildete Halbleiterbauelement ein Leistungshalbleiterbauelement mit einem aktiven Bereich für die Führung und/oder Steuerung eines Laststroms und einem peripheren Bereich. In dem peripheren Bereich werden typischerweise ein erster Kontaktbereich und ein zweiter Kontaktbereich ausgebildet.
  • Der Begriff „Leistungshalbleiterbauelement“ soll im Rahmen dieser Patentschrift ein Halbleiterbauelement auf einem einzelnen Chip mit Hochspannungs- und/oder Hochstrom-Schaltvermögen beschreiben. Mit anderen Worten: Leistungshalbleiterbauelemente sind für den Hochstrombereich, typischerweise Ampere-Bereich, bestimmt. Im Rahmen dieser Patentschrift werden die Ausdrücke „Leistungshalbleiterbauelement“ und „Leistungshalbleiterbauteil“ synonym verwendet.
  • Der Ausdruck „Feldeffekt“ soll im Rahmen dieser Patentschrift die durch ein elektrisches Feld vermittelte Ausbildung eines leitfähigen „Kanals“ eines ersten Leitfähigkeitstyps und/oder Steuerung der Leitfähigkeit und/oder Form des Kanals in einem Halbleitergebiet eines zweiten Leitfähigkeitstyps, typischerweise einem Bodygebiet des zweiten Leitfähigkeitstyps, bezeichnen. Aufgrund des Feldeffektes wird durch das Kanalgebiet ein unipolarer Strompfad zwischen einem Sourcegebiet oder Emittergebiet des ersten Leitfähigkeitstyps und einem Driftgebiet des ersten Leitfähigkeitstyps ausgebildet und/oder gesteuert. Das Driftgebiet kann sich in Kontakt mit einem Draingebiet bzw. einem Auffanggebiet befinden. Das Draingebiet oder das Auffanggebiet steht mit einer Drain- oder Auffangelektrode in niederohmigem Kontakt. Das Sourcegebiet oder Emittergebiet steht mit einer Source- oder Emitterelektrode in Kontakt.
  • Im Kontext der vorliegenden Patentschrift soll der Ausdruck „Gateelektrode“ eine Elektrode bezeichnen, die sich neben dem und isoliert vom Bodygebiet befindet und so konfiguriert ist, dass sie ein Kanalgebiet ausbildet und/oder steuert.
  • Im Kontext der vorliegenden Patentschrift sollen die Ausdrücke „Feldplatte“ und „Feldelektrode“ eine Elektrode beschreiben, die neben einem Halbleitergebiet, typischerweise dem Driftgebiet, isoliert vom Halbleitergebiet angeordnet ist und so konfiguriert ist, dass sie einen entleerten Abschnitt im Halbleitergebiet erweitert, indem sie eine geeignete Spannung anlegt, typischerweise eine negative Spannung für ein Driftgebiet vom n-Typ.
  • Im Kontext mit der vorliegenden Patentschrift soll der Ausdruck „Mesa“ oder „Mesagebiet“ ein Halbleitergebiet zwischen zwei benachbarten Gräben bezeichnen, die sich in einem vertikalen Querschnitt in das Halbleitersubstrat bzw. den Halbleiterkörper hinein erstrecken.
  • Die 1 bis 9 illustrieren ein Verfahren zur Ausbildung eines Halbleiterbauelements 100 gemäß mehreren Ausführungsformen in vertikalen Querschnitten. Diese Figuren zeigen vertikale Querschnitte durch einen Halbleiterkörper während oder nach besonderen Verfahrensschritten. In einem ersten Verfahren wird ein Halbleiterkörper 40, beispielsweise ein Wafer oder Substrat 40, bereitgestellt, der eine erste Oberfläche 101 und eine der ersten Oberfläche 101 gegenüberliegende zweite Oberfläche 102 aufweist. Die Normalrichtung en der ersten Oberfläche 101 verläuft im Wesentlichen parallel zur vertikalen Richtung.
  • Der Halbleiterkörper 40 kann ein einzelnes massives monokristallines Material sein. Es ist auch möglich, dass der Halbleiterkörper 40 ein massives monokristallines Material 20 und mindestens eine darauf ausgebildete Epitaxialschicht 30 beinhaltet. Die Verwendung der Epitaxialschicht(en) 30 gibt mehr Freiheit bei der Einstellung der Hintergrunddotierung des Materials, da sich die Dotierkonzentration bei der Abscheidung der Epitaxieschicht oder -schichten entsprechend anpassen lässt.
  • In der beispielhaften Ausführungsform nach 1 beinhaltet der Halbleiterkörper 40 eine Halbleiterschicht 32 vom Typ p+ oder Typ n+, die sich bis zur zweiten Oberfläche 102 erstreckt, eine Halbleiterschicht 31 vom Typ n–, die auf der Halbleiterschicht 32 angeordnet ist, eine Halbleiterschicht 4 vom Typ p, die auf der Halbleiterschicht 31 angeordnet ist, und eine Halbleiterschicht 3 vom Typ n+, die auf der Halbleiterschicht 4 vom Typ p angeordnet ist und sich bis zur ersten Oberfläche 101 erstreckt. Die Dotierverhältnisse können auch umgekehrt werden. Ein erster pn-Übergang 14a und ein zweiter pn-Übergang 14b, die sich mindestens in einem aktiven Bereich 110 im Wesentlichen parallel zur ersten Oberfläche 101 erstrecken, werden zwischen den Halbleiterschichten 3 und 4 bzw. zwischen den Halbleiterschichten 4 und 31 ausgebildet. In dem zu erzeugenden Halbleiterbauelement 100 bilden die Halbleiterschicht 31 und die Halbleiterschicht 4 ein Driftgebiet 31 bzw. ein Bodygebiet 4. In einer endgültig ausgebildeten MOSFET-Struktur bilden die Halbleiterschicht 32 vom Typ n+ und Abschnitte der Halbleiterschicht 3 vom Typ n+ ein Draingebiet bzw. Sourcegebiete. In einer endgültig ausgebildeten IGBT-Struktur bilden die Halbleiterschicht 32 vom Typ p+ und Abschnitte der Halbleiterschicht 3 vom Typ n+ ein Auffanggebiet bzw. Emittergebiete. Typischerweise werden für den Kontakt mit den Bodygebieten 4 auch weitere Kontaktgebiete vom Typ p+ gebildet, die sich beispielsweise zwischen der Halbleiterschicht 4 und der ersten Oberfläche 101 erstrecken. Aus Gründen der Übersichtlichkeit sind die Kontaktgebiete vom Typ p+ in den Figuren jedoch nicht dargestellt. Die Kontaktgebiete vom Typ p+ können beispielsweise nur in einem anderen vertikalen Querschnitt ausgebildet werden.
  • Im Folgenden werden hauptsächlich Ausführungsformen, die Herstellungsverfahren zur Ausbildung von Halbleiterbauelementen betreffen, unter Bezugnahme auf Silizium(Si)-Halbleiterbauelemente erläutert. Dementsprechend ist ein monokristallines Halbleitergebiet oder eine monokristalline Halbleiterschicht typischerweise ein(e) monokristalline(s) Si-Gebiet bzw. Si-Schicht. Es sei jedoch darauf hingewiesen, dass der Halbleiterkörper 40 aus jedem für die Herstellung eines Halbleiterbauelements geeigneten Halbleitermaterial hergestellt werden kann. Beispiele solcher Materialien sind unter anderem, ohne Beschränkung darauf, Elementarhalbleitermaterialien wie Silizium (Si) oder Germanium (Ge), Verbindungshalbleitermaterialien der Gruppe IV wie Siliziumcarbid (SiC) oder Siliziumgermanium (SiGe), binäre, ternäre oder quartäre III-V-Halbleitermaterialien wie Galliumnitrid (GaN), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumgalliumphosphid (InGaPa), Aluminiumgalliumnitrid (AlGaN), Aluminiumindiumnitrid (AlInN), Indiumgalliumnitrid (InGaN), Aluminiumgalliumindiumnitrid (AlGaInN) oder Indiumgalliumarsenidphosphid (InGaAsP), sowie binäre oder ternäre II-VI-Halbleitermaterialien wie Cadmiumtellurid (CdTe) und Quecksilbercadmiumtellurid (HgCdTe), um nur einige zu nennen. Die oben genannten Halbleitermaterialien werden auch als Halbleiterwerkstoffe mit Homoübergang bezeichnet. Wenn zwei unterschiedliche Halbleiterwerkstoffe kombiniert werden, wird ein Halbleitermaterial mit Heteroübergang ausgebildet. Beispiele für Halbleitermaterialien mit Heteroübergang sind unter anderem, ohne Beschränkung darauf, Aluminiumgalliumnitrid-(AlGaN)-Aluminiumgalliumindiumnitrid (AlGaInN), Indiumgalliumnitrid(InGaN)-Aluminiumgalliumindiumnitride (AlGaInN), Indiumgalliumnitrid(InGaN)-Galliumnitrid (GaN), Aluminiumgalliumnitrid(AlGaN)-Galliumnitrid (GaN), Indiumgalliumnitrid(InGaN)-Aluminiumgalliumnitride (AlGaN), Silizium-Siliziumcarbid (SixC1-x) und Silizium-SiGe-Halbleitermaterialien mit Heteroübergang. Für Leistungshalbleiteranwendungen werden derzeit hauptsächlich Si-, SiC-, GaAs- und GaN-Werkstoffe verwendet. Wenn der Halbleiterkörper ein Material mit hohem Bandabstand wie SiC oder GaN umfasst, das eine hohe Durchbruchspannung bzw. eine hohe kritische Lawinenfeldstärke aufweist, kann die Dotierung der entsprechenden Halbleitergebiete höher gewählt werden, was den Einschaltwiderstand Ron reduziert.
  • Wie in 1 dargestellt, werden für das Halbleiterbauelement 100 ein aktiver Bereich 110, ein erster Kontaktbereich 120 und ein zweiter Kontaktbereich 130 definiert. Typischerweise werden der erste Kontaktbereich 120 und der zweite Kontaktbereich 130 in einem peripheren Bereich des Halbleiterkörpers 40 oder zwischen dem aktiven Bereich 110 und dem bis zu einem Rand des Halbleiterkörpers 40 verlaufenden peripheren Bereich definiert. In einem späteren Prozess kann der periphere Bereich ferner zur Ausbildung zusätzlicher Randabschlussstrukturen wie Feldplatten, die auf der ersten Fläche 101 angeordnet sind, Feldringe, VLD-Strukturen (Variation of Lateral Doping) oder dergleichen verwendet werden, um die Durchbruchspannung des Halbleiterbauelements 100 zu erhöhen, wenn der pn-Übergang 14b in Sperrrichtung vorgespannt wird (reverse bias).
  • In der beispielhaften Ausführung nach 1 werden zwei erste vertikale Gräben 150, ein zweiter vertikaler Graben 160 und ein dritter vertikaler Graben 170 ausgehend von der ersten Oberfläche 101 mit Hilfe einer (in 1 nicht dargestellten) Maske in den Halbleiterkörper 40 geätzt. Typischerweise wird in dem aktiven Bereich 110 eine Mehrzahl erster vertikaler Gräben 150 ausgebildet. Der zweite vertikale Graben 160 und der dritte vertikale Graben 170 werden in dem ersten Kontaktbereich 120 bzw. dem zweiten Kontaktbereich 130 ausgebildet. Das Ausbilden der ersten, zweiten und dritten vertikalen Gräben 150, 160, 170 beinhaltet typischerweise einen gemeinsamen Ätzprozess. Ferner entsprechen die im vertikalen Querschnitt von 1 dargestellten ersten, zweiten und dritten vertikalen Gräben 150, 160, 170 jeweiligen Abschnitten 150, 160, 170 eines gemeinsamen Grabens. Dementsprechend können Elektroden, die in den ersten vertikalen Gräben 150 auszubilden sind, über leitfähige Gebiete kontaktiert werden, die im zweiten und dritten vertikalen Graben 160, 170 in den Kontaktbereichen 120, 130 abgeschieden werden.
  • Typischerweise werden die ersten, zweiten und dritten vertikalen Gräben 150, 160, 170 so in den Halbleiterkörper 40 geätzt, dass die Gräben 150, 160, 170 sich teilweise in die Halbleiterschicht 31 erstrecken und später typischerweise ein Driftgebiet ausbilden. Halbleiterschichten 3 und 4 können auch nach erfolgter Ausbildung der ersten, zweiten und dritten vertikalen Gräben 150, 160, 170 ausgebildet werden. Die ersten, zweiten und dritten vertikalen Gräben 150, 160, 170 können im Wesentlichen die gleiche vertikale Ausdehnung haben.
  • Im vertikalen Querschnitt besitzt der dritte vertikale Graben 170 typischerweise eine dritte Breite w3, d. h. eine horizontale Ausdehnung, die größer ist als eine erste Breite w1 der ersten vertikalen Gräben 150 und/oder eine zweite Breite w2 des zweiten vertikalen Grabens 160. Beispielsweise ist die dritte Breite w3 des dritten vertikalen Grabens 170 genauso groß oder mehr als etwa doppelt so groß wie die erste Breite w1 der ersten vertikalen Gräben 150 und/oder genauso groß oder mehr als etwa doppelt so groß wie die zweite Breite w2 des zweiten vertikalen Grabens 160. Darüber hinaus ist die zweite Breite w2 typischerweise kleiner gewählt als die erste Breite w1.
  • Im Beispiel weisen die ersten, zweiten und dritten vertikalen Gräben 150, 160, 170 in der vertikalen Ebene einen rechteckigen Querschnitt auf. Gemäß einer Ausführungsform sind Seitenwände der vertikalen Gräben 150, 160, 170 konisch gestaltet (nicht dargestellt), so dass die vertikalen Gräben 150, 160, 170 sich mit zunehmender Tiefe verengen. Ferner könnten Ränder zwischen Seitenwänden und einem Boden der vertikalen Gräben 150, 160, 170 abgerundet sein. In diesen Ausführungsformen entsprechen die Breiten w1, w2, w3 typischerweise der maximalen horizontalen Ausdehnung der entsprechenden vertikalen Gräben 150, 160, 170.
  • Wie in 2 zu sehen, wird eine Isolierschicht 5a auf der ersten Oberfläche 101 sowie am Boden und an den Seitenwänden der ersten, zweiten und dritten vertikalen Gräben 150, 160, 170 ausgebildet. Die Isolierschicht 5a kann durch Abscheidung oder thermische Oxidation ausgebildet werden. Typischerweise wird die Isolierschicht 5a als Oxidschicht ausgebildet.
  • Wie in 3 zu sehen, wird ein dotiertes polykristallines Halbleitermaterial, typischerweise dotiertes Polysilizium, abgeschieden, um die ersten, zweiten und dritten vertikalen Gräben 150, 160, 170 mindestens vollständig auszufüllen. Das polykristalline Halbleitermaterial wird so abgeschieden, dass eine leitfähige Schicht 1a ausgebildet wird, die sich oberhalb der ersten Oberfläche 101 mindestens oberhalb des zweiten vertikalen Grabens 160 erstreckt.
  • Anschließend wird die leitfähige Schicht 1a rückgeätzt, so dass erste leitfähige Gebiete 1, 1" in unteren Abschnitten der ersten vertikalen Gräben 150 bzw. des dritten vertikalen Grabens 170 ausgebildet werden und so dass ein erstes leitfähiges Gebiet 1' im zweiten vertikalen Graben 160 ausgebildet wird, das sich oberhalb der ersten Oberfläche 101 erstreckt. Dies kann durch einen anisotropen Ätzprozess mit Hilfe einer Maske erfolgen, die mindestens einen zentralen Abschnitt des zweiten vertikalen Grabens 160 bedeckt. Entsprechend wird ein verbundenes erstes leitfähiges Gebiet 1, 1', 1" mit leitfähigen ersten Abschnitten 1, 1', 1" ausgebildet. Im endgültig ausgebildeten Halbleiterbauelement 100 bilden die in den ersten vertikalen Gräben 150 angeordneten ersten Abschnitte 1 und die in den dritten vertikalen Gräben 170 angeordneten ersten Abschnitte 1" typischerweise Feldelektroden 1, 1" aus, die über das im zweiten vertikalen Graben 160 angeordnete und eine erste Kontaktelektrode 1' bildende erste leitfähige Gebiet 1' mit einer ersten Metallisierung oder einem ersten Randabschluss auf der ersten Oberfläche 101 verbunden sind.
  • Danach wird mindestens auf den Feldelektroden 1, 1" eine weitere dielektische Schicht ausgebildet. Die weitere dielektrische Schicht im zu erzeugenden Bauteil wird zwischen den Feldelektroden 1, 1" und einer Gateelektrode bzw. einer Gate-Kontaktelektrode angeordnet. Typischerweise wird die weitere dielektrische Schicht auch auf dem ersten leitfähigen Gebiet 1' ausgebildet, das im zweiten vertikalen Graben 160 angeordnet ist. Entsprechend werden erste leitfähige Gebiete oder Abschnitte 1, 1', 1" im vertikalen Querschnitt vollständig isoliert. Zur Ausbildung der weiteren dielektrischen Schicht kann ein Abscheidungsprozess gehören, der ein dielektrisches Material auf die erste Oberfläche 101 des Halbleiterkörpers 40 und auf die Feldelektrode 1, 1', 1" abscheidet. Typischerweise weist das Abscheideverfahren auf horizontalen Oberflächen eine höhere Abscheidungsrate als auf vertikalen Oberflächen wie den Seitenwänden der vertikalen Gräben 150, 160 auf. Alternativ kann die weitere dielektrische Schicht durch thermische Oxidation ausgebildet werden. Die weitere dielektrische Schicht kann mindestens teilweise von den Seitenwänden oberer Abschnitte der vertikalen Gräben 150, 160 entfernt werden. Anschließend kann ein Gate-Dielektrikum auf den Seitenwänden der oberen Abschnitte der vertikalen Gräben 150, 160 ausgebildet werden. Das Gate-Dielektrikum wird beispielsweise durch einen thermischen Oxidationsprozess ausgebildet.
  • Anschließend wird dotiertes polykristallines Halbleitermaterial, typischerweise dotiertes Polysilizium, wieder von der ersten Oberfläche 101 abgeschieden und teilweise rückgeätzt, um zweite leitfähige Gebiete 2, 2" auf jeder der dielektrisch bedeckten ersten leitfähigen Gebiete 1 der ersten vertikalen Gräben 150 und den dielektrisch bedeckten ersten leitfähigen Regionen 1" des dritten vertikalen Grabens 170 auszubilden. Die resultierende Halbleiterstruktur ist in 4 dargestellt. Aus Gründen der Übersichtlichkeit ist in 4 nur ein dielektrisches Gebiet 5 dargestellt. Das dielektrische Gebiet 5 wird durch verbleibende Abschnitte von Isolierschicht 5a, die weitere dielektrische Schicht und das Gate-Dielektrikum gebildet.
  • Die zweiten leitfähigen Gebiete 2, 2" bilden typischerweise ein gemeinsames leitfähiges Gebiet in einem unterschiedlichen vertikalen Querschnitt aus. Im herzustellenden Bauteil bilden die zweiten leitfähigen Gebiete 2 der ersten vertikalen Gräben 150 typischerweise Gateelektroden 2, die über eine im dritten vertikalen Graben 170 ausgebildete Gate-Kontaktelektrode 2" mit einer an der ersten Oberfläche 101 angeordneten Gate-Metallisierung verbunden sind.
  • Die zweiten leitfähigen Gebiete 2, 2" werden typischerweise so ausgebildet, dass sie vollständig in oberen Abschnitten der ersten vertikalen Gräben 150 bzw. des zweiten vertikalen Grabens 170 angeordnet sind. Noch typischer ist, dass die obersten Abschnitte der ersten vertikalen Gräben 150 und des zweiten vertikalen Grabens 170 durch teilweise Rückätzung freigelegt sind.
  • Da der zweite vertikale Graben 170 typischerweise breiter als die ersten vertikalen Gräben 150 ist, resultiert die Verwendung eines gemeinsamen Ätzprozesses zur Ausbildung der zweiten leitfähigen Gebiete 2, 2" in einer Halbleiterstruktur 100, in der die Gate-Kontaktelektrode 2' einen größeren Mindestabstand von der ersten Oberfläche 101 als die Gateelektrode 2 hat.
  • Die unter Verweis auf die 1 bis 4 oben erläuterten Prozesse lassen sich auch so beschreiben, dass eine Halbleiteranordnung bereitgestellt wird, die einen Halbleiterkörper 40 mit einer ersten Oberfläche 101, einen ersten vertikalen Graben 150 mit einer ersten Breite in einem aktiven Bereich 110, einen zweiten vertikalen Graben 160 mit einer zweiten Breite in einem ersten Kontaktbereich 120 und einen dritten vertikalen Graben 170 mit einer dritten Breite in einer zweiten Kontaktbereich 130 aufweist und sich von der ersten Oberfläche 101 in den Halbleiterkörper 40 erstreckt, wobei die dritte Breite größer als die erste Breite und/oder die zweite Breite ist. Der zweite vertikale Graben 160 beinhaltet eine erste Kontaktelektrode 1', die sich oberhalb der ersten Oberfläche 101 erstreckt und in einem vertikalen Querschnitt vollständig isoliert ist. In einem unteren Abschnitt des ersten vertikalen Grabens 150 und in einem unteren Abschnitt des dritten vertikalen Grabens 170 wird eine Feldelektrode 1, 1" ausgebildet, die im vertikalen Querschnitt vollständig isoliert ist.
  • Das Ausbilden der ersten Kontaktelektrode 1' und Ausbilden der Feldelektroden 1, 1' beinhaltet einen gemeinsamen Prozess des Abscheidens eines leitfähigen Materials wie dotierten Polysiliziums. Auf der Feldelektrode 1 des ersten vertikalen Grabens 150 wird eine Gateelektrode 2 ausgebildet und auf der Feldelektrode des dritten vertikalen Grabens 170 wird eine Gate-Kontaktelektrode 2" ausgebildet. Dieser Prozess beinhalt typischerweise einen gemeinsamen Prozess des Abscheidens eines leitfähigen Materials wie dotierten Polysiliziums und/oder einen gemeinsamen Rückätzprozess.
  • Wie in 5 dargestellt, wird eine Isolierschicht 6 auf der Gateelektrode 2, der Gate-Kontaktelektrode 2" und auf der ersten Oberfläche 101 ausgebildet, so dass die Isolierschicht 6 erste Aussparungen oder Vertiefungen 51 oberhalb bzw. über der Gateelektrode 2 sowie eine zweite Aussparung 71 oder Vertiefungen 71 oberhalb bzw. über der Gate-Kontaktelektrode 2" aufweist. Ferner wird oberhalb der ersten Kontaktelektrode 1 eine Erhebung ausgebildet. Eine vertikale Ausdehnung der Erhebung kann beispielsweise ca. 100 nm betragen. In der beispielhaften Ausführungsform nach 5 sind zwei zweite vertikale Gräben 160 mit zwei ersten Kontaktelektroden 1' dargestellt. Entsprechend besitzt auch die Isolierschicht 6 eine Aussparung 61 zwischen den jeweiligen Erhebungen der Isolierschicht 6 oberhalb der ersten Kontaktelektroden 1'.
  • Aussparung 71 oberhalb der Gate-Kontaktelektrode 2" besitzt im vertikalen Querschnitt eine Bodenwand und eine Seitenwand, die mit der Bodenwand einen Winkel α ausbildet. Gleichfalls besitzen die Aussparungen 51 oberhalb der Gateelektroden 2 im vertikalen Querschnitt jeweils eine Bodenwand und eine Seitenwand, die mit der Bodenwand einen Winkel β ausbildet. Die Isolierschicht 6 wird typischerweise so ausgebildet, dass der Winkel α im Bereich von ca. 120° bis ca. 150° liegt. Darüber hinaus kann der Winkel β im Wesentlichen dem Winkel α entsprechen.
  • Ein für das Ausbilden der Isolierschicht 6 verwendeter Abscheidungsprozess kann ein selektiver Abscheidungsprozess sein, der eine Abscheidungsrate aufweist, die von einer Orientierung von Oberflächen abhängt, auf die die Isolierschicht 6 abzuscheiden ist.
  • Der Abscheidungsprozess kann auf horizontalen Oberflächen eine höhere Abscheidungsrate als auf vertikalen Oberflächen aufweisen. In einer Ausführungsform ist der Abscheidungsprozess ein Hochdichteplasma(HDP)-Prozess zur Ausbildung der Isolierschicht 6 als HDP-Oxidschicht (Hochdichteplasma-Oxidschicht). Die Dicke der Isolierschicht 6, die auf horizontale Oberflächen wie auf die Gateelektroden 2 und die Gate-Kontaktelektrode 2' abgeschieden wird, beträgt zum Beispiel zwischen ca. 200 nm und 600 nm, typischer zwischen ca. 250 nm und 400 nm, beispielsweise ca. 300 nm. HDP-Prozesse sind plasmagestützte Abscheide/Sputter-Prozesse, die allgemein bekannt sind, so dass keine weiteren Erläuterungen erforderlich sind. Die Isolierschicht 6 kann jedoch auch durch konforme Abscheidung ausgebildet werden.
  • Wie in 6 zu sehen, wird eine weitere polykristalline Halbleiterschicht 7, typischerweise eine Polysiliziumschicht, auf die Isolierschicht 6 abgeschieden und anisotrop geätzt, um die Isolierschicht 6 in der Aussparung 71 oberhalb des dritten vertikalen Grabens 170 teilweise zu entfernen bzw. teilweise zu öffnen. Dazu wird die polykristalline Halbleiterschicht 7 typischerweise im vertikalen Querschnitt mit einer Mindesthöhe abgeschieden, die geringer ist als etwa die halbe Breite der Aussparung 71 oberhalb des dritten vertikalen Grabens 170. Die polykristalline Halbleiterschicht 7 wird jedoch typischerweise mit einer Mindesthöhe abgeschieden, die größer als etwa eine halbe Breite der ersten Aussparung 51 ist. Da die Breite der ersten vertikalen Gräben 150 im dargestellten vertikalen Querschnitt typischerweise kleiner als die Breite des dritten vertikalen Grabens 170 ist, ist im vertikalen Querschnitt auch die Breite der Aussparung 61 oberhalb der ersten vertikalen Gräben 150 kleiner als die Breite der Aussparung 71 oberhalb des dritten vertikalen Grabens 170. Entsprechend wird die Isolierschicht 6 unterhalb der oberhalb der ersten vertikalen Gräben 150 befindlichen Aussparung 51 nicht durch anisotropes Ätzen freigelegt. Gleiches gilt für einen Abschnitt der Isolierschicht 6 unterhalb der Aussparung 61 der Isolierschicht 6, die zwischen den beiden Erhebungen oberhalb der zweiten vertikalen Gräben 160 ausgebildet wird. Die verbleibenden Abschnitte der weiteren polykristallinen Halbleiterschicht 7 werden durch den anisotropen Ätzprozess entfernt.
  • Entsprechend wird die Isolierschicht 6 oberhalb von Mesagebieten in dem aktiven Bereich mindestens teilweise freigelegt. Dies gestattet das Ausbilden von Kontakten mit den Mesagebieten in Selbstausrichtung auf die ersten vertikalen Gräben 150 durch Verwendung der verbleibenden Abschnitte der weiteren polykristallinen Halbleiterschicht 7 als Ätzmaske. Dies wird in der Folge noch näher erläutert.
  • Gemäß Ausführungsformen wird die Isolierschicht 6 auf der ersten Oberfläche 101 so abgeschieden, dass die Isolierschicht 6 eine erste Aussparung 51 oberhalb der Gateelektrode 2, eine zweite Aussparung 71 oberhalb der Gate-Kontaktelektrode 2" und eine Erhebung oberhalb der ersten Kontaktelektrode 1' aufweist. In Ausführungsformen mit zwei benachbarten ersten Kontaktelektroden 1' wird typischerweise eine dritte Aussparung 61 zwischen den beiden Erhebungen oberhalb der benachbarten zweiten vertikalen Gräben 160 bzw. ersten Kontaktelektroden 1' ausgebildet. Auf der Isolierschicht 6 wird eine Maskenschicht 7, typischerweise eine Polysiliziumschicht, abgeschieden, die in Bezug auf die Isolierschicht 6 selektiv ätzbar ist. Die Maskenschicht 7 wird in Bezug auf die Isolierschicht 6 so geätzt, dass die Isolierschicht 6 an der Erhebung und in einem zentralen Abschnitt der zweiten Aussparung 71 teilweise entfernt wird, während die Isolierschicht 6 unterhalb der ersten Aussparung 51 von der Maskenschicht 7 bedeckt bleibt. Die Ätzmaskenschicht 7 beinhaltet typischerweise einen anisotropen Ätzprozess.
  • Wie in 7 dargestellt, wird auf der ersten Oberfläche 101 eine zusätzliche Maske 8 ausgebildet. In der beispielhaften Ausführungsform bedeckt die zusätzliche Maske 8 teilweise einen verbleibenden Abschnitt der polykristallinen Halbleiterschicht 7, die die dritte Aussparung 61 ausfüllt, die zwischen den beiden Erhebungen oberhalb der benachbarten zweiten vertikalen Gräben 160 ausgebildet ist, und erstreckt sich über einen verbleibenden Abschnitt der polykristallinen Halbleiterschicht 7, die die erste Aussparung 51 oberhalb des linken ersten vertikalen Grabens 150 ausfüllt.
  • Wie in 8 dargestellt, wird ein maskierter Ätzprozess verwendet, der die zusätzliche Maske 8 und verbleibende Abschnitte der polykristallinen Halbleiterschicht 7 als Ätzmaske verwendet, um die ersten leitfähigen Gebiete 1' im linken der beiden zweiten vertikalen Gräben 160, das Mesa zwischen den ersten vertikalen Gräben 150, das Mesa zwischen dem dritten vertikalen Graben 170 und dem benachbarten ersten vertikalen Graben 150 und die Gate-Kontaktelektrode 2" freizulegen. Zur Entfernung von Abschnitten der Isolierschicht 6 und des dielektrischen Gebiets 5 kann beispielsweise ein Oxidätzprozess verwendet werden.
  • Gemäß einer Ausführungsform wird die geätzte polykristalline Halbleiterschicht 7 als eine Ätzmaske bzw. Teil der Ätzmaske verwendet, um die Gate-Kontaktelektrode 2", Mesas neben den ersten vertikalen Gräben 150 und das erste leitfähige Gebiet 1' im zweiten vertikalen Graben 160 freizulegen.
  • In der beispielhaften Ausführungsform wird der Halbleiterkörper 40 beim maskierten Ätzprozess in dem aktiven Bereich neben den ersten vertikalen Gräben 150 freigelegt. Dabei werden Öffnungen oberhalb der Sourcegebiete 3 oder Emittergebiete 3 neben den ersten vertikalen Gräben 150 in selbstausgerichteter Weise in Bezug auf die ersten vertikalen Gräben 150 ausgebildet, ohne dass eine Hochpräzisionsmaske und ein entsprechender Prozess im tiefen UV notwendig sind. Die Ausrichtungsanforderungen der zusätzlichen Maske 8 sind relativ gering. Die zusätzliche Maske 8 kann beispielsweise in dem in 8 dargestellten Querschnitt in horizontaler Richtung verschoben werden, ohne die Ausbildung der Öffnungen oberhalb der Sourcegebiete 3 bzw. Emittergebiete 3 und die Aussparung der ersten leitfähigen Gebiete 1' zu beeinträchtigen. Darüber hinaus ist keine weitere Kontaktschicht mit engen Ausrichtungstoleranzen erforderlich. Entsprechend können Gatekontakte und Sourcekontakte bzw. Emitterkontakte zuverlässig und kosteneffektiv ausgebildet werden, wie unter Verweis auf 9 illustriert.
  • 9 illustriert das Halbleiterbauelement 100 nach weiteren Prozessen des Entfernens der zusätzlichen Maske 8, Ausbildens einer ersten Metallisierung 10 in elektrischem Kontakt mit dem ersten leitfähigen Gebiet 1' auf der ersten Oberfläche 101, Ausbildens einer ersten Kontaktelektrode 1' oder Emitterkontaktelektrode 1' im linken zweiten vertikalen Graben 160 und mit den Sourcegebieten 3 bzw. Emittergebieten 3 in dem aktiven Bereich 110, Ausbildens einer zweiten bzw. Gate-Metallisierung 11 in elektrischem Kontakt mit dem zweiten leitfähigen Gebiet 2" unter Ausbildung einer Gate-Kontaktelektrode im dritten vertikalen Graben 170 sowie Ausbildens einer dritten Metallisierung 12, die gegenüberliegend der ersten Metallisierung 10 angeordnet ist. Typischerweise ist auch die erste Metallisierung 10 über (nicht dargestellte) Bodykontaktgebiete in elektrischem Kontakt mit den Bodygebieten 4. Beispielsweise können Bodykontaktgebiete ausgebildet werden, indem durch Halbleitergebiete 3 teilweise in die Körpergebiete 4 geätzt wird und Dotiersubstanzen ausdiffundiert werden.
  • Das Ausbilden der ersten und zweiten Metallisierung 10, 11 beinhaltet typischerweise einen gemeinsamen Abscheideprozess gefolgt von einer Teilaussparung und Ausbildung eines Isolierstopfens 9 zwischen der ersten und zweiten Metallisierung 10, 11.
  • Abhängig davon, ob zwischen dem Driftgebiet 31 und der Halbleiterschicht 32 ein pn-Übergang ausgebildet wird, können die erste Kontaktelektrode 1', die erste Metallisierung 10 und die dritte Metallisierung 12 eine Emitterkontaktelektrode 1' bzw. eine Sourcekontaktelektrode 1', eine Emittermetallisierung 10 bzw. eine Sourcemetallisierung 10 und eine Auffangmetallisierung 12 bzw. eine Drainmetallisierung 12 ausbilden. Entsprechend kann das Halbleiterbauelement 100 einen IGBT oder einen MOSFET ausbilden.
  • Gemäß einer Ausführungsform beinhaltet der Halbleitertransistor 100 einen aktiven Bereich 110 mit mindestens einem ersten vertikalen Graben 150, der sich ausgehend von der ersten Oberfläche 101 in einen Halbleiterkörper 40 erstreckt und in einem unteren Abschnitt eine Feldelektrode 1 und in einem oberen Abschnitt eine Gateelektrode 2 aufweist. In einem ersten Kontaktbereich 120 erstreckt sich mindestens ein zweiter vertikaler Graben 160 von der ersten Oberfläche 101 in den Halbleiterkörper 40 und beinhaltet eine erste Kontaktelektrode 1', die sich oberhalb der ersten Oberfläche 101 erstreckt, zur Kontaktierung der Feldelektrode 1. In einem zweiten Kontaktbereich 130 erstreckt sich ein dritter vertikaler Graben 170 von der ersten Oberfläche 101 in den Halbleiterkörper 40 und beinhaltet in einem oberen Abschnitt eine Gate-Kontaktelektrode 2" zur Kontaktierung der Gateelektrode 2. Die Feldelektrode 1, Gateelektrode 2, die erste Kontaktelektrode 1' und die Gate-Kontaktelektrode 2" sind durch eine oder mehrere dielektrische Gebiete 5 vom Halbleiterkörper 40 getrennt. Typischerweise werden die Feldelektrode 1 und die erste Kontaktelektrode 1' durch ein gemeinsames leitfähiges Gebiet gebildet. Typischerweise werden außerdem die Gateelektrode 2 und die Gate-Kontaktelektrode 2" durch ein weiteres gemeinsames leitfähiges Gebiet gebildet.
  • In einem vertikalen Querschnitt ist eine Breite des dritten vertikalen Grabens 170 typischerweise größer als eine entsprechende Breite des ersten und/oder des zweiten vertikalen Grabens 160, 170.
  • Typischerweise ist eine HDP-Oxidschicht 6 in dem mindestens einen vertikalen Graben 150 und im dritten vertikalen Graben 170 teilweise angeordnet und erstreckt sich oberhalb der ersten Oberfläche 101. Die HDP-Oxidschicht 6 weist eine Erhebung oberhalb der ersten Kontaktelektrode 1' und/oder eine erste Aussparung 51 oberhalb der Gateelektrode 2 und/oder eine Öffnung mit einem Durchkontakt zur Gate-Kontaktelektrode 2" auf.
  • In der beispielhaften Ausführungsform nach 9 werden zwei zweite vertikale Gräben 160 ausgebildet und wird zwischen den zwei Erhebungen eine weitere Aussparung 61 der HDP-Oxidschicht 6 ausgebildet. Entsprechend wird die weitere Aussparung 61 der HDP-Oxidschicht 6 oberhalb eines Mesas des Halbleiterkörpers 40 ausgebildet, der zwischen den beiden zweiten vertikalen Gräben 160 angeordnet ist.
  • Die 10 bis 15 illustrieren ein Verfahren zur Ausbildung eines Halbleiterbauelements 200 gemäß mehreren Ausführungsformen in vertikalen Querschnitten. Der erste Prozess zur Ausbildung des Halbleiterbauelements 200 ist so ähnlich wie oben für das Halbleiterbauelement 100 unter Verweis auf die 1 bis 4 erläutert. Hier wird jedoch lediglich ein einziger zweiter vertikaler Graben 160 in dem ersten Kontaktbereich 120 ausgebildet, wie in 10 abgebildet. Außerdem ist ein oberster Abschnitt des ersten leitfähigen Gebiets 1', der im zweiten vertikalen Graben 160 ausgebildet ist und sich oberhalb der ersten Oberfläche 101 erstreckt, freigelegt, d. h. nicht von einem Dielektrikum oder einer Schicht bedeckt.
  • Wie in 11 dargestellt, wird eine Isolierschicht 6 auf dem ersten leitfähigen Gebiet 1', das eine erste Kontaktelektrode 1' bildet, auf der Gateelektrode 2, auf der Gate-Kontaktelektrode 2" und auf der ersten Oberfläche 101 ausgebildet, so dass die Isolierschicht 6 erste und zweite Aussparungen 51, 71 oberhalb der Gateelektrode 2 bzw. Gate-Kontaktelektrode 2" sowie eine Erhebung oberhalb der ersten Kontaktelektrode 1 aufweist. Die Isolierschicht 6 kann so ausgebildet werden, wie unter Verweis auf 5 erläutert. Die Isolierschicht 6 wird typischerweise zum Beispiel als HDP-Oxidschicht ausgebildet.
  • Wie in 12 zu sehen, wird eine weitere polykristalline Halbleiterschicht 7, typischerweise eine Polysiliziumschicht, auf die Isolierschicht 6 abgeschieden und anisotrop geätzt, um die Isolierschicht 6 in der Aussparung 71 oberhalb des dritten vertikalen Grabens 170 teilweise zu entfernen. Ähnlich wie oben unter Bezugnahme auf 6 dargelegt, erfolgt dies dadurch, dass die polykristalline Halbleiterschicht 7 auch von anderen Abschnitten der Isolierschicht 6 entfernt wird, davon ausgenommen die ersten Aussparungen 51 oberhalb der Gateelektroden 2 und Abschnitte neben den Seitenwänden der Erhebung oberhalb des zweiten vertikalen Grabens 160.
  • Wie in 13 dargestellt, wird auf der ersten Oberfläche 101 eine zusätzliche Maske 8 mit vergleichsweise geringen Ausrichtungsanforderungen ausgebildet. In der beispielhaften Ausführungsform bedeckt die zusätzliche Maske 8 teilweise einen verbleibenden Abschnitt der polykristallinen Halbleiterschicht 7 neben den Seitenwänden der Erhebung oberhalb des zweiten vertikalen Grabens 160 und erstreckt sich über einen verbleibenden Abschnitt der polykristallinen Halbleiterschicht 7, die die erste Aussparung 51 des linken ersten vertikalen Grabens 150 ausfüllt. Entsprechend ist die Isolierschicht 6 oberhalb des Mesagebiets zwischen dem zweiten vertikalen Graben 160 und dem linken ersten vertikalen Graben 150 auch durch die zusätzliche Maske 8 bedeckt.
  • Wie in 14 zu sehen, wird ein maskierter Ätzprozess verwendet, der die zusätzliche Maske 8 und die verbleibenden Abschnitte der polykristallinen Halbleiterschicht 7 als Ätzmaske verwendet, um die ersten leitfähigen Gebiete 1' des zweiten vertikalen Grabens 160 und das Halbleitermesa in dem aktiven Bereich 110 freizulegen. Zur Entfernung von Abschnitten der Isolierschicht 6 und des dielektrischen Gebiets 5 kann beispielsweise ein Oxidätzprozess verwendet werden. Entsprechend werden Kontakte zum Mesa des aktiven Bereichs 110 selbstjustiert bzw. selbstausgerichtet zu den ersten vertikalen Gräben 150 ausgebildet, ohne dass ein zusätzliches Hochpräzisionsverfahren im tiefen UV verwendet wird. Damit lassen sich Herstellungskosten einsparen.
  • Die verbleibenden Prozesse für die Herstellung des Halbleiterbauelements 200 sind so ähnlich wie oben für das Halbleiterbauelement 100 unter Verweis auf die 7 bis 9 erläutert. Das in 15 illustrierte bearbeitete Halbleiterbauelement 200 ist typischerweise auch ein MOSFET oder ein IGBT.
  • Die oben unter Bezugnahme auf 1 bis 9 bzw. 10 bis 15 erläuterten Verfahren haben gemein, dass vertikale Gräben, insbesondere isolierte vertikale Gräben, unterschiedlicher Breite in dem aktiven Bereich und den Kontaktbereichen ausgebildet werden. Dies ermöglicht das selbstjustierte Ausbilden von Gräben und Kontakten zu den Mesas in dem aktiven Bereich ohne zusätzliches Hochpräzisionsverfahren im tiefen UV. Da ein lithografischer Schritt für die Kontaktierung von Source und Gate eingespart wird, lassen sich Herstellungskosten reduzieren.
  • Obwohl verschiedene beispielhafte Ausführungsformen der Erfindung offengelegt wurden, wird es für den Fachmann offensichtlich sein, dass verschiedene Änderungen und Modifizierungen vorgenommen werden können, mit denen einige der Vorteile der Erfindung erreicht werden, ohne dass dadurch vom Wesen und Umfang der Erfindung abgewichen wird. Ferner wird es für den Durchschnittsfachmann offensichtlich sein, dass andere Bauteile, die die gleichen Funktionen erfüllen, entsprechend ausgetauscht werden können. Es sei darauf hingewiesen, dass Merkmale, die unter Verweis auf eine spezielle Figur erläutert werden, mit Merkmalen anderer Figuren kombiniert werden können, und zwar auch in solchen Fällen, in denen dies nicht ausdrücklich erwähnt ist. Ferner lassen sich die Verfahren der Erfindung in entweder allen Software-Implementierungen mithilfe geeigneter Prozessorinstruktionen erreichen oder in hybriden Implementierungen, die eine Kombination von Hardware-Logik und Software-Logik nutzen, um die gleichen Ergebnisse zu erzielen. Solche Modifizierungen des erfinderischen Konzepts sollen von den angehängten Ansprüchen mit erfasst werden.
  • Räumlich relative Begriffe wie "unter", "unterhalb", "unterer", "über", "oberer" und dergleichen werden im Interesse einer besseren Beschreibung verwendet, um die relative Positionierung eines Elements in Bezug auf ein zweites Element darzulegen. Diese Begriffe sollen verschiedene Ausrichtungen des Bauelements neben den in den Figuren beschriebenen unterschiedlichen Ausrichtungen umfassen. Ferner werden auch Ausdrücke wie "erste", "zweite" und dergleichen verwendet, um verschiedene Elemente, Gebiete, Bereiche usw. zu beschreiben, und sind gleichfalls nicht als einschränkend gedacht. In der gesamten Beschreibung beziehen sich gleiche Begriffe auf gleiche Elemente.
  • Im vorliegenden Sprachgebrauch sind die Begriffe "aufweisen", "enthalten", "beinhalten", "umfassen" und dergleichen offen gehaltene Begriffe, die das Vorhandensein angegebener Elemente oder Merkmale anzeigen, aber zusätzliche Elemente oder Merkmale nicht ausschließen. Die Artikel "ein(e)" und "der", "die", "das" sollen sowohl den Plural als auch den Singular umfassen, sofern nicht im Kontext eindeutig anders angegeben.
  • Angesichts des obigen Variations- und Anwendungsbereichs ist davon auszugehen, dass die vorliegende Erfindung weder durch die vorhergehende Beschreibung noch durch die Begleitzeichnungen eingeschränkt wird. Stattdessen wird die vorliegende Erfindung ausschließlich durch die nachfolgenden Ansprüche und deren Rechtsäquivalente eingeschränkt.

Claims (25)

  1. Verfahren zur Herstellung eines Halbleitertransistorbauteils, umfassend: – Bereitstellen eines Halbleiterkörpers (40) mit einer eine vertikale Richtung definierenden ersten Oberfläche (101); – Definieren eines aktiven Bereichs (110), eines ersten Kontaktbereichs (120) und eines zweiten Kontaktbereichs (130); – Ausbilden vertikaler Gräben im Halbleiterkörper (40), so dass sich in einem vertikalen Querschnitt ein erster vertikaler Graben (150), ein zweiter vertikaler Graben (160) und ein dritter vertikaler Graben (170) von der ersten Oberfläche (101) in den Halbleiterkörper (40) erstrecken, wobei der erste vertikale Graben (150) in der aktiven Bereich (110) ausgebildet wird, der zweite vertikale Graben (160) in dem ersten Kontaktbereich (120) ausgebildet wird und der dritte vertikale Graben (170) in dem zweiten Kontaktbereich (130) ausgebildet wird; – Ausbilden entsprechender erster leitfähiger Gebiete (1, 1', 1'') im zweiten vertikalen Graben (160) und in einem unteren Abschnitt des ersten vertikalen Grabens (150), so dass sich das erste leitfähige Gebiet im zweiten vertikalen Graben (160) bis oberhalb der ersten Oberfläche (101) erstreckt; – Ausbilden entsprechender zweiter leitfähiger Gebiete (2, 2'') in einem oberen Abschnitt des ersten vertikalen Grabens (150) und in einem oberen Abschnitt des dritten vertikalen Grabens (170); – Ausbilden einer Isolierschicht (6) im ersten vertikalen Graben (150), im dritten vertikalen Graben (170) und auf der ersten Oberfläche (101), so dass die Isolierschicht (6) eine erste Aussparung (51) oberhalb des zweiten leitfähigen Gebiets des ersten vertikalen Grabens (150), eine zweite Aussparung (71) oberhalb des zweiten leitfähigen Gebiets des dritten vertikalen Grabens (170) und eine Erhebung oberhalb des ersten leitfähigen Gebiets des zweiten vertikalen Grabens (160) aufweist; – Abscheiden einer polykristallinen Halbleiterschicht (7) auf der Isolierschicht (6); und – anisotropes Ätzen der polykristallinen Halbleiterschicht (7), um die Isolierschicht (6) in der zweiten Aussparung (71) teilweise zu entfernen, während die Isolierschicht (6) unterhalb der ersten Aussparung (51) bedeckt bleibt.
  2. Verfahren nach Anspruch 1, ferner umfassend das Ätzen der Isolierschicht (6) unter Verwendung der anisotrop geätzten polykristallinen Halbleiterschicht (7) als Ätzmaske zur Freilegung des zweiten leitfähigen Gebiets des dritten vertikalen Grabens (170) und/oder eines Mesas neben dem ersten vertikalen Graben (150).
  3. Verfahren nach Anspruch 1 oder 2, wobei die polykristalline Halbleiterschicht (7) im vertikalen Querschnitt mit einer Mindesthöhe abgeschieden wird, die kleiner als etwa eine halbe Breite der ersten Aussparung (51) ist.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei die vertikalen Gräben so ausgebildet werden, dass der erste vertikale Graben (150) im vertikalen Querschnitt eine erste Breite aufweist, und wobei der dritte vertikale Graben (170) im vertikalen Querschnitt eine dritte Breite aufweist, die größer als die erste Breite ist.
  5. Verfahren nach Anspruch 4, wobei die dritte Breite mehr als etwa doppelt so groß wie die erste Breite ist.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei die vertikalen Gräben so ausgebildet werden, dass der zweite vertikale Graben (160) im vertikalen Querschnitt eine zweite Breite aufweist, und wobei der dritte vertikale Graben (170) im vertikalen Querschnitt eine dritte Breite aufweist, die größer als die zweite Breite ist.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei die zweite Aussparung (71) im vertikalen Querschnitt eine Bodenwand und eine Seitenwand, die mit der Bodenwand einen Winkel im Bereich von ca. 120° bis ca. 150° ausbildet, aufweist.
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei der erste Kontaktbereich (120) und/oder der zweite Kontaktbereich (130) in einem peripheren Bereich des Halbleiterkörpers (40) definiert sind.
  9. Verfahren nach einem der Ansprüche 1 bis 8, wobei die Isolierschicht (6) als HDP-Oxid ausgebildet wird.
  10. Verfahren nach einem der Ansprüche 1 bis 9, wobei die polykristalline Halbleiterschicht (7) mit einer vertikalen Höhe von ca. 150 nm bis ca. 600 nm abgeschieden wird.
  11. Verfahren nach einem der Ansprüche 1 bis 10, ferner umfassend: – Ausbilden einer zusätzlichen Maske (8), die verbleibende Abschnitte der anisotrop geätzten polykristallinen Halbleiterschicht (7) neben dem zweiten vertikalen Graben (160) teilweise bedeckt, und – Ätzen der Isolierschicht (6) unter Verwendung der zusätzlichen Maske (8) und der verbleibenden Abschnitte der anisotrop geätzten polykristallinen Halbleiterschicht (7) als Ätzmaske, um die ersten leitfähigen Gebiete (1, 1', 1'') des zweiten vertikalen Grabens (160), das zweite leitfähige Gebiet des dritten vertikalen Grabens (170) und ein Mesa neben dem ersten vertikalen Graben (150) freizulegen.
  12. Verfahren nach einem der Ansprüche 1 bis 11, wobei der erste vertikale Graben (150), der zweite vertikale Graben (160) und der dritte vertikale Graben (170) als Abschnitte eines gemeinsamen Grabens ausgebildet werden.
  13. Verfahren nach einem der Ansprüche 1 bis 12, ferner umfassend mindestens einen der folgenden Schritte: – Ausbilden einer ersten Metallisierung (10) auf der ersten Oberfläche (101) in elektrischem Kontakt mit dem ersten leitfähigen Gebiet im zweiten vertikalen Graben (160); – Ausbilden einer zweiten Metallisierung (11) auf der ersten Oberfläche (101) in elektrischem Kontakt mit dem zweiten leitfähigen Gebiet im dritten vertikalen Graben (170); und – Ausbilden einer dritten Metallisierung (12), die gegenüberliegend zur ersten Metallisierung (10) angeordnet ist.
  14. Verfahren nach Anspruch 13, wobei die erste Metallisierung (10) in elektrischem Kontakt mit einem Halbleitermesa in dem aktiven Bereich (110) neben dem ersten vertikalen Graben (150) ist.
  15. Verfahren nach einem der Ansprüche 1 bis 14, ferner umfassend, vor dem Ausbilden der Isolierschicht (6), das Ausbilden eines ersten pn-Übergangs und eines zweiten pn-Übergangs, die sich mindestens in dem aktiven Bereich (110) im Wesentlichen parallel zur ersten Oberfläche (101) erstrecken.
  16. Verfahren zur Herstellung eines Halbleitertransistors, umfassend: – Bereitstellen einer Halbleiteranordnung, die einen Halbleiterkörper (40) mit einer ersten Oberfläche (101) umfasst; – Ausbilden eines ersten vertikalen Grabens (150), eines zweiten vertikalen Grabens (160) und eines dritten vertikalen Grabens (170) von der ersten Oberfläche (101) in den Halbleiterkörper (40) hinein, so dass in einem vertikalen Querschnitt, der im Wesentlichen orthogonal zur ersten Oberfläche (101) verläuft, der erste vertikale Graben (150) eine erste Breite aufweist, der zweite vertikale Graben (160) eine zweite Breite aufweist und der dritte vertikale Graben (170) eine dritte Breite aufweist, die größer als die erste und/oder zweite Breite ist; – Ausbilden einer ersten Kontaktelektrode im zweiten vertikalen Graben (160), die sich bis oberhalb der ersten Oberfläche (101) erstreckt; – Ausbilden einer Feldelektrode zumindest in einem unteren Abschnitt des ersten vertikalen Grabens (150), die im vertikalen Querschnitt vollständig isoliert ist, wobei die erste Kontaktelektrode und die Feldelektrode durch einen gemeinsamen Prozess des Abscheidens eines leitfähigen Materials ausgebildet werden; – Ausbilden einer Gateelektrode in einem oberen Abschnitt des ersten vertikalen Grabens (150) und einer Gate-Kontaktelektrode in einem oberen Abschnitt des dritten vertikalen Grabens (170); – Abscheiden einer Isolierschicht (6) auf der ersten Oberfläche (101), so dass die Isolierschicht (6) eine erste Aussparung (51) oberhalb der Gateelektrode, eine zweite Aussparung (71) oberhalb der Gate-Kontaktelektrode und eine Erhebung oberhalb der ersten Kontaktelektrode aufweist; – Abscheiden einer Maskenschicht auf der Isolierschicht (6), die in Bezug auf die Isolierschicht (6) selektiv ätzbar ist; und – Ätzen der Maskenschicht in Bezug auf die Isolierschicht (6), so dass die Isolierschicht (6) an der Erhebung und in einem zentralen Abschnitt der zweiten Aussparung (71) teilweise entfernt wird, während die Isolierschicht (6) unterhalb der ersten Aussparung (51) von der Maskenschicht bedeckt bleibt.
  17. Verfahren nach Anspruch 16, ferner umfassend das Ätzen der Isolierschicht (6) unter Verwendung der geätzten Maskenschicht als Ätzmaske zum Freilegen der Gate-Kontaktelektrode und/oder eines Mesas neben dem ersten vertikalen Graben (150).
  18. Verfahren nach Anspruch 16 oder 17, wobei das Ätzen der Maskenschicht einen anisotropen Ätzprozess umfasst.
  19. Verfahren nach einem der Ansprüche 16 bis 18, wobei das Ausbilden der Gateelektrode und der Gate-Kontaktelektrode mindestens eines von Folgendem umfasst: Abscheiden von Polysilizium und einen gemeinsamen Rückätzprozess.
  20. Verfahren nach einem der Ansprüche 16 bis 19, ferner umfassend mindestens einen der folgenden Schritte: – Ausbilden einer zusätzlichen Maske (8) auf der ersten Oberfläche (101) neben dem zweiten vertikalen Graben (160) nach Ätzen der Maskenschicht; und – Ätzen der Isolierschicht (6) selektiv zu der polykristallinen Halbleiterschicht (7) und der Maske zum Freilegen der ersten Kontaktelektrode im zweiten vertikalen Graben (160) und der Gate-Kontaktelektrode im dritten vertikalen Graben (170).
  21. Halbleitertransistor, umfassend einen Halbleiterkörper (40) mit einer ersten Oberfläche (101), die eine vertikale Richtung definiert, wobei der Halbleitertransistor in einem vertikalen Querschnitt ferner umfasst: – einen aktiven Bereich (110), umfassend mindestens einen ersten vertikalen Graben (150), der sich von der ersten Oberfläche (101) in den Halbleiterkörper (40) erstreckt und in einem unteren Abschnitt eine Feldelektrode sowie in einem oberen Abschnitt eine Gateelektrode umfasst, wobei der mindestens eine erste vertikale Graben (150) eine erste Breite aufweist; – einen ersten Kontaktbereich (120), umfassend mindestens einen zweiten vertikalen Graben (160), der sich von der ersten Oberfläche (101) in den Halbleiterkörper (40) erstreckt, wobei der mindestens eine zweite vertikale Graben (160) eine zweite Breite aufweist, und eine erste Kontaktelektrode umfasst, die sich bis oberhalb der ersten Oberfläche (101) erstreckt und in elektrischem Kontakt mit der Feldelektrode ist; und – einen zweiten Kontaktbereich (130), umfassend einen dritten vertikalen Graben (170), der sich von der ersten Oberfläche (101) in den Halbleiterkörper (40) erstreckt, wobei der dritte vertikale Graben (170) in einem oberen Abschnitt eine Gate-Kontaktelektrode in elektrischem Kontakt mit der Gateelektrode umfasst, und wobei der dritte vertikale Graben (170) eine dritte Breite aufweist, die größer als die erste Breite und/oder die zweite Breite ist.
  22. Halbleitertransistor nach Anspruch 21, ferner umfassend ein HDP-Oxid, das teilweise in dem mindestens einen ersten vertikalen Graben (150) und im dritten vertikalen Graben (170) angeordnet ist, und das eine Erhebung oberhalb der ersten Kontaktelektrode und/oder eine erste Aussparung (51) oberhalb der Gateelektrode und/oder eine zweite Aussparung (71) oberhalb der Gate-Kontaktelektrode aufweist.
  23. Halbleitertransistor nach Anspruch 22, wobei der erste Kontaktbereich (120) zwei zweite vertikale Gräben (160) umfasst und wobei eine weitere Aussparung des HDP-Oxids oberhalb eines Mesas des Halbleiterkörpers (40) zwischen den zwei zweiten vertikalen Gräben (160) ausgebildet ist.
  24. Halbleitertransistor nach einem der Ansprüche 21 bis 23, wobei die Gate-Kontaktelektrode zur ersten Oberfläche (101) einen größeren Mindestabstand als die Gatelektrode aufweist.
  25. Halbleiter nach einem der Ansprüche 21 bis 24, wobei der erste Kontaktbereich (120) und/oder der zweite Kontaktbereich (130) in einem peripheren Bereich des Halbleiterkörpers (40) ausgebildet sind.
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