CN106252397A - 具有降低的发射极效率的半导体器件 - Google Patents

具有降低的发射极效率的半导体器件 Download PDF

Info

Publication number
CN106252397A
CN106252397A CN201610421678.6A CN201610421678A CN106252397A CN 106252397 A CN106252397 A CN 106252397A CN 201610421678 A CN201610421678 A CN 201610421678A CN 106252397 A CN106252397 A CN 106252397A
Authority
CN
China
Prior art keywords
region
contact
semiconductor
semiconductor device
recess
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610421678.6A
Other languages
English (en)
Other versions
CN106252397B (zh
Inventor
J·鲍姆加特尔
V·科马尔尼茨基
W·瓦格纳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN106252397A publication Critical patent/CN106252397A/zh
Application granted granted Critical
Publication of CN106252397B publication Critical patent/CN106252397B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及具有降低的发射极效率的半导体器件。呈现了一种制造半导体器件(1)的方法。该方法包括：提供(20)具有前侧(10‑1)和背侧(10‑2)的半导体主体(10)，半导体主体(10)包括具有第一导电类型的掺杂物的漂移区(101)及具有与第一导电类型互补的第二导电类型的掺杂物的主体区(102)，位于漂移区(101)与主体区(102)之间的过渡部形成pn结。该方法还包括：在半导体主体(10)中开设(21)接触凹槽(102‑1)，接触凹槽(102‑1)沿着从前侧(10‑1)指向背侧(10‑2)的垂直方向(Z)延伸到主体区(102)中；以及通过在接触凹槽(102‑1)内外延地生长半导体材料(102‑2)来至少部分地填充(22)接触凹槽(102‑1)，半导体材料(102‑2)具有第二导电类型的掺杂物。

Description

具有降低的发射极效率的半导体器件
技术领域
本说明书涉及用于制造半导体器件的方法的实施例并涉及半导体器件的实施例。具体来说，本说明书涉及用于制造具有降低的发射极效率的半导体器件的方法的实施例并涉及半导体器件的对应实施例。
背景技术
在汽车、消费者和工业应用中的现代设备的许多功能(例如，转换电能以及驱动电动机或电机)依赖于半导体器件。例如，绝缘栅双极型晶体管(IGBT)、金属氧化物半导体场效应晶体管(MOSFET)和二极管已经用于各种应用，包括但不限于在电源和功率转换器中的开关。
某些时候，可以期望为这种功率半导体器件提供降低的发射极效率以便使得开关损耗最小化。例如，在反向导通IGBT中，由于单片集成的二极管的反向恢复而造成的开关损耗可以通过单片集成的二极管的阳极效率的降低而减小。
发明内容
根据实施例，呈现了一种制造半导体器件的方法。该方法包括提供具有前侧和背侧的半导体主体，其中，半导体主体包括具有第一导电类型的掺杂物的漂移区和具有与第一导电类型互补的第二导电类型的掺杂物的主体区，在漂移区与主体区之间的过渡部形成pn结。该方法还包括：在半导体主体中开设接触凹槽，该接触凹槽沿着从前侧指向背侧的垂直方向延伸到主体区中；以及通过在接触凹槽内外延地生长半导体材料来至少部分地填充接触凹槽，其中，半导体材料具有第二导电类型的掺杂物。此外，外延地生长的半导体材料的掺杂物浓度低于主体区在接触凹槽外部的掺杂物浓度的最大值。
根据本发明的一种有利的实施方式，所提供的半导体主体还包括源极区，源极区具有第一导电类型的掺杂物并通过主体区与漂移区隔离开，其中，所开设的接触凹槽由源极区至少部分地在横向上限界。
根据本发明的一种有利的实施方式，外延地生长的半导体材料的掺杂物浓度至少以因数10低于主体区在接触凹槽外部的掺杂物浓度的最大值。
根据本发明的一种有利的实施方式，接触凹槽的深度总共达到沿着该垂直方向测量到的前侧与pn结之间的距离的至少20％。
根据本发明的一种有利的实施方式，该方法还包括：部分去除外延地生长的半导体材料，由此在半导体主体中开设凹陷。
根据本发明的一种有利的实施方式，凹陷由源极区至少部分地在横向上限界。
根据本发明的一种有利的实施方式，该方法还包括：至少部分地利用导体材料来填充凹陷。
根据本发明的一种有利的实施方式，所提供的半导体主体包括晶体管单元，该晶体管单元包括该漂移区、该主体区和该源极区，其中，在该晶体管单元中开设该接触凹槽，该接触凹槽延伸到该晶体管单元的主体区中并且由该晶体管单元的源极区至少部分地在横向上限界。
根据另一个实施例，呈现了一种半导体器件。该半导体器件包括具有前侧和背侧的半导体主体，其中，该半导体主体包括：具有第一导电类型的掺杂物的漂移区和具有与第一导电类型互补的第二导电类型的掺杂物的主体区，在漂移区与主体区之间的过渡部形成pn结。主体区包括接触凹槽，该接触凹槽沿着从前侧指向背侧的垂直方向延伸，该接触凹槽被至少部分地以外延地生长的半导体材料填充，该外延地生长的半导体材料具有第二导电类型的掺杂物。此外，外延地生长的半导体材料的掺杂物浓度低于主体区在接触凹槽外部的掺杂物浓度的最大值。
根据本发明的一种有利的实施方式，该外延地生长的半导体材料的掺杂物浓度至少以因数10低于主体区在接触凹槽外部的掺杂物浓度的最大值。
根据本发明的一种有利的实施方式，该半导体器件还包括源极区，源极区具有第一导电类型的掺杂物并通过主体区与漂移区隔离开，接触凹槽由源极区至少部分地在横向上限界。
根据又一个实施例，呈现了又一种半导体器件。该又一种半导体器件包括具有前侧和背侧的半导体主体，其中，该半导体主体包括：具有第一导电类型的掺杂物的漂移区和具有与第一导电类型互补的第二导电类型的掺杂物的主体区，在漂移区与主体区之间的过渡部形成pn结。主体区包括接触凹槽，该接触凹槽沿着从前侧指向背侧的垂直方向延伸，该接触凹槽被至少部分地以半导体材料填充，该半导体材料具有与主体区在接触凹槽外部的掺杂物浓度相比更低的掺杂物浓度的第二导电类型的掺杂物。在从接触凹槽内部的半导体材料到主体区在接触凹槽外部的区段的过渡部处，第二导电类型的掺杂物的浓度在直至500nm的距离内以至少因数10增加。
根据本发明的一种有利的实施方式，该半导体材料是外延地生长的半导体材料，其中，主体区在该接触凹槽外部的该区段中的掺杂物是注入的掺杂物或扩散的掺杂物。
根据本发明的一种有利的实施方式，该半导体器件还包括源极区，该源极区具有第一导电类型的掺杂物并且通过主体区与该漂移区隔离开，该接触凹槽由该源极区至少部分地在横向上限界。
根据本发明的一种有利的实施方式，该半导体器件还包括沟槽，该沟槽沿着该垂直方向延伸到该半导体主体中，该沟槽与该主体区和该漂移区相接触，并且该沟槽包括沟槽电极和绝缘体，其中，该绝缘体使该沟槽电极与该主体区和该漂移区绝缘。
根据本发明的一种有利的实施方式，该沟槽与该源极区相接触，其中，该绝缘体使该沟槽电极与该源极区绝缘。
根据本发明的一种有利的实施方式，该接触沟槽包括导体材料，该导体材料被布置在该接触凹槽内部的该半导体材料上方，所布置的导体材料形成接触区，该接触区通过该主体区与该漂移区隔离开。
根据本发明的一种有利的实施方式，该接触区与该源极区相接触并且由该源极区至少部分地在横向上限界。
根据本发明的一种有利的实施方式，该半导体器件还包括第一负载接触部，其中，该接触区电连接到该半导体器件(1)的该第一负载接触部(E)，该第一负载接触部(E)被配置为从该半导体器件的外部接收负载电流和/或向该半导体器件(1)的外部输出负载电流。
根据本发明的一种有利的实施方式，该半导体器件还包括：金属接触部，该金属接触部接触该半导体主体的该背侧，以及第二负载接触部，该第二负载接触部电连接到该金属接触部，该第二负载接触部被配置为向该半导体器件的外部输出该负载电流和/或从该半导体器件的外部接收该负载电流，其中，该半导体主体被配置为在该第一负载接触部与该第二负载接触部之间传导该负载电流。
在阅读了以下具体实施方式并查看了附图之后，本领域技术人员将认识到另外的特征和优点。
附图说明
附图中的部分并非必须要按比例缩放，相反，重点放在说明本发明的原理。此外，在附图中，类似的附图标记指代对应的部分。在附图中：
图1A示意性地示出根据一个或多个实施例的用于制造半导体器件的方法；
图1B示意性地示出根据一个或多个实施例的用于制造半导体器件的方法；
图2示意性地示出根据一个或多个实施例的半导体器件的垂直横截面的区段。
图3A示意性地示出根据一个或多个实施例的反向导通IGBT的垂直横截面的区段；
图3B示意性地示出根据一个或多个实施例的反向导通IGBT的垂直横截面的区段；
图4A示意性地示出根据一个或多个实施例的用于制造半导体器件的方法；以及
图4B示意性地示出根据一个或多个实施例的二极管的垂直横截面的区段。
具体实施方式
在以下具体实施方式中，参照了附图，附图形成本文的一部分，其中，通过例示其中可以实施本发明的特定实施例的方式来示出了附图。
就这一点而言，诸如“顶部”、“底部”、“下方”“前方”、“后方”、“背部”、“首要的”、“后面的”等之类的方向性术语可以参考所描述的附图的方向来进行使用。由于实施例的部分可以位于多个不同的方向中，因此方向性术语用于例示的目的而不是以任何方式进行限制。应当理解，在不脱离本发明的范围的情况下，可以利用其它实施例并且可以作出结构或逻辑改变。因此，并非在限制性的意义上采用以下具体实施方式，并且本发明的范围由所附权利要求来限定。
现在将详细参考各个实施例，在附图中示出了这些实施例中的一个或多个示例。每个示例都通过说明的方式来提供，并且并非意味着作为本发明的限制。例如，被示出或描述为一个实施例的部分的特征可以用于其它实施例上或者结合其它实施例来使用，以产生又一个实施例。其意图是，本发明包括这些修改和变型。使用特定语言描述了示例，该特定语言不应当被解释为限制所附权利要求的范围。附图并非按比例缩放并且仅用于例示的目的。为了清楚起见，如果没有另外说明，则在不同的附图中，已经由相同的附图标记标识了相同的元件或制造步骤。
如在本说明书中所使用的术语“水平的”旨在描述基本上平行于半导体衬底或半导体区的水平表面的方向。这可以例如是晶圆或管芯的表面。
在本说明书中所使用的术语“垂直的”旨在描述被布置为基本上垂直于水平表面的方向，即，平行于半导体衬底或半导体区的表面的法线方向。
在本说明书中，n掺杂可以被称为“第一导电类型”，而p掺杂可以被称为“第二导电类型”。或者，可以采用相反的掺杂关系，由此，第一导电类型可以是p掺杂的并且第二导电类型可以是n掺杂的。例如，可以通过将施主插入到半导体区中来产生n掺杂半导体区。此外，可以通过将受主插入到半导体区中来产生p掺杂半导体区。
在本说明书的上下文中，术语“欧姆接触”、“电接触”、“欧姆连接”、以及“电连接”旨在描述在半导体布置的两个区域、区段、部分(portion)或局部(part)之间或者在一个或多个器件的不同端子之间或者在半导体布置的端子或金属化部或电极与部分或局部之间存在低欧姆电连接或低欧姆电流路径。此外，在本说明书的上下文中，术语“接触”旨在描述在相应的半导体布置的两个元件之间存在直接物理连接；例如，彼此接触的两个元件之间的过渡部可以不包括另外的中间元件等等。
在本说明书中所描述的特定实施例涉及(而不限于此)具有IGBT、RC-IGBT(反向导通IGBT)、MOSFET或二极管结构的单片集成的半导体布置。
如在本说明书中所使用的术语“功率半导体器件”旨在描述在具有高电压阻断能力和/或高电流携载能力的单个芯片上的半导体器件。这种半导体器件可以是半导体布置的部分。换句话说，功率半导体器件旨在用于高电流(诸如在安培范围中，例如高达几百安培)和/或用于高电压(诸如高于40V、100V及以上)。
此外，在本说明书内，术语“掺杂物浓度”可以指代整体掺杂物浓度或者分别指代特定的半导体区的平均掺杂物浓度或半导体层的表层电荷载流子浓度。因此，例如宣称与另一个半导体区的掺杂物浓度相比，特定的半导体区的掺杂物浓度更高或更低的语句可以指示这些半导体区的各自的平均掺杂物浓度彼此不同。
图1A和图4A示意性地示出根据一个或多个实施例的用于制造半导体器件1的方法2。图1B示意性地示出用于制造图1A中所示出的半导体器件的方法2的变型。下面，将参照图1A、图1B和图4A。
如在图1A和图4A中示出的，方法2包括：在第一步骤20中，提供具有前侧10-1和背侧10-2的半导体主体10。例如，前侧10-1是半导体晶圆的前侧10-1，并且背侧10-2是半导体晶圆的背侧。前侧10-1和背侧10-2两者都可以被布置为平行于彼此并可以各自沿着相应的水平平面延伸。例如，这种半导体晶圆呈现200mm、300mm、或450mm的直径。
所提供的半导体主体10可以包括漂移区101，其中，漂移区101可以具有第一导电类型的掺杂物。例如，漂移区101是将制造的n沟道(或p沟道)IGBT或n沟道(或p沟道)MOSFET的n掺杂的(或p掺杂的)漂移区。漂移区101还可以是二极管的漂移区，例如，将制造的pin二极管的轻n掺杂的漂移区。漂移区101可以被配置为传导由将布置在半导体主体10的前侧10-1上的第一负载接触部E接收到的负载电流和/或由将布置在半导体主体10的背侧10-2上的第二负载接触部C接收到的负载电流(见图2)。
所提供的半导体主体10还可以包括具有与第一导电类型互补的第二导电类型的掺杂物的主体区102，其中，在漂移区101与主体区102之间的过渡部形成pn结103。例如，主体区102是将制造的n沟道(或p沟道)MOSFET的p掺杂的(或n掺杂的)主体区102。在另一个实施例中，主体区102可以是将制造的n沟道(或p沟道)IGBT的p掺杂的(或n掺杂的)基极区。在涉及图4A的又一个实施例中，主体区102可以是例如将制造的二极管的p掺杂阳极区。例如，主体区102的上端限定了前侧10-1。
在实施例中，提供(步骤20)半导体主体10包括通过执行用于注入第二导电类型的掺杂物的注入步骤和用于扩散第二导电类型的掺杂物的扩散步骤中的至少一个步骤来开设主体区102。例如，(步骤20)所提供的半导体主体10的主体区102的掺杂物可能已经从前侧10-1被扩散或注入到半导体主体10中。例如，主体区102是p掺杂的，并且p型掺杂物是扩散的硼原子。
在漂移区101与主体区102之间的过渡部处形成的pn结103例如被配置为阻断将制造的半导体器件1的第一负载接触部E与第二负载接触部C之间的电压(见图2)。pn结103可以位于半导体主体10的前侧10-1下方的深度Dpn处，如沿着垂直于前侧10-1的方向Z(例如，垂直于水平平面)测量到的。例如，垂直方向Z垂直于包括半导体主体10的半导体晶圆的表面。
此外，如在图1A和图1B中示出的，所提供的半导体主体10可以包括具有第一导电类型的掺杂物的源极区104，其中，源极区104可以通过主体区102与漂移区101隔离开。例如，源极区104是n沟道(或p沟道)MOSFET或n沟道(或p沟道)IGBT的n+掺杂的(或p+掺杂的)源极区104。
在图4A中所描绘的实施例中，所提供的半导体主体10不包括源极区104。例如，图4A中所示出的利用方法2将制造的半导体器件1是二极管。
作为下一个步骤21，方法2可以包括：在半导体主体10中开设接触凹槽102-1。接触凹槽102-1沿着从前侧10-1指向背侧10-2的垂直方向Z延伸到主体区102中。
根据依照图1A和图1B的实施例，(步骤20)所提供的半导体主体10包括将制造的半导体器件1的晶体管单元，其中，晶体管单元包括漂移区101、主体区102和源极区104，并且其中，在晶体管单元中开设(步骤21)接触凹槽102-1，接触凹槽102-1延伸到晶体管单元的主体区102中并由晶体管单元的源极区104至少部分地在横向上限界。例如，晶体管单元可以是将制造的IGBT、RC-IGBT或MOSFET的晶体管单元。
根据图1B中所描绘的实施例，方法2还包括：在开设接触凹槽102-1的步骤21之前的在半导体主体10的前侧10-1上开设绝缘层11的步骤20-1，绝缘层11与主体区102相接触。例如，绝缘层11是被提供用于使第一导体区(例如晶体管单元内的多晶硅栅极电极)与将布置在绝缘层11上面的第二导体区绝缘的中间氧化物层。例如，第二导体区是用于接触晶体管单元的源极区102的接触金属。
开设如图1B中所描绘的绝缘层11的步骤20-1和涉及绝缘层11的所有后续步骤可以类似地应用于图4A中所示出的实施例，即，在提供(步骤20)不包括源极区104的半导体主体10之后。例如，用于制造二极管1的方法2可以涉及开设与主体区102相接触的绝缘层11的步骤20-1和类似于图1B中所描绘的步骤21至步骤23的后续步骤。
例如，开设接触凹槽102-1的步骤21包括等离子体蚀刻工艺和湿法蚀刻工艺(例如，如本领域中公知的)中的至少一种和光刻工艺。
在图1B中所示出的方法2的变型中，这种蚀刻工艺可以被执行通过绝缘层10，以使得接触凹槽102-1沿着垂直方向Z延伸通过氧化物层11到主体区102中，接触凹槽102-1由绝缘层11至少部分地在横向上限界。例如，在这种蚀刻工艺期间，蚀刻参数可以被调整，以使得与对绝缘层11(例如，氧化物层)的蚀刻相比，对主体区102(包括，例如，硅)的蚀刻发生地更快。
在实施例中，接触凹槽102-1的深度Dc总共达到如沿着垂直方向Z测量到的在前侧10-1与pn结103之间的距离Dpn的至少20％。如以上指示的，前侧10-1可以由主体区102的上端来限定。
例如，pn结103的深度Dpn大约为3μm并且接触凹槽102-1的深度Dc为至少0.6μm。在另一个实施例中，接触凹槽102-1的深度Dc可以等于前侧10-1与pn结103之间的距离Dpn，或者甚至大于Dpn。接触凹槽可以因此沿着垂直方向Z延伸通过整个主体区102。
根据又一个实施例，接触凹槽102-1延伸到主体区102的体积的至少10％中。在一个变型中，接触凹槽102-1延伸到主体区102的体积的至少30％中。
如图1A和图1B中示出的，接触凹槽102-1可以由源极区104至少部分地在横向上限界。源极区104可以因此形成接触凹槽102-1的侧壁的至少一部分。例如，开设(步骤21)接触凹槽102-1包括沿着垂直方向Z蚀刻通过源极区104。
作为在图1A、图1B和图4A中所示出的进一步的步骤22，方法2可以包括：通过在接触凹槽102-1内外延地生长半导体材料102-2来至少部分地填充接触凹槽102-1，其中，半导体材料102-2可以具有第二导电类型的掺杂物。
例如，外延地生长半导体材料102-2包括化学气相沉积(CVD)工艺。生长半导体材料102-2可以包括选择性的外延工艺。例如，外延生长(步骤22)可以相对于接触凹槽的底部和/或接触凹槽的侧壁的性质是选择性的，其中在接触凹槽的底部和/或接触凹槽的侧壁上面生长半导体材料102-2。在图1B中所描绘的实施例中，外延生长(步骤22)可以是选择性的，以便只在接触凹槽的底部和接触凹槽的侧壁处发生，而不在绝缘层11上面发生。例如，绝缘层11可以包括氧化物，然而，主体区102可以包括硅，并且外延工艺(步骤22)可以被配置为在硅上而不是在氧化物上发生。
在一个变型中，填充接触凹槽102-1的步骤22包括氧化步骤，例如，以便为半导体材料102-2的外延生长准备接触凹槽的底部和接触凹槽的侧壁。在该变型的进一步发展中，在氧化步骤之后是湿法蚀刻工艺，例如，以便准备半导体材料102-2的外延生长(步骤22)。在图1B中所描绘的实施例中，结构化的绝缘层11(其可以例如包括氧化物)可以被配置为保护半导体主体10的部分(其被绝缘层11覆盖)免受针对外延生长(步骤22)的准备步骤(例如，氧化步骤和/或湿法蚀刻工艺)的影响。
在实施例中，外延地生长的半导体材料102-2的掺杂物浓度(例如，至少以因数2、至少以因数5、至少以因数8、或者至少以因数10)低于主体区102的掺杂物浓度的最大值。例如，主体区102中的掺杂物的浓度总共达到至少1016cm-3，并且外延地生长的半导体材料102-2的掺杂物的浓度在0至1015cm-3的范围内。例如，外延地生长的半导体材料102-2的掺杂物浓度(例如，至少以因数2、至少以因数5、至少以因数8、或者至少以因数10)低于主体区102的平均掺杂物浓度。
在实施例中，方法2还包括：部分去除外延生长的半导体材料102-2的步骤23，由此在半导体主体10中开设凹陷102-3。如在图1A和图1B中示出的，凹陷102-3可以由源极区104至少部分地在横向上限界。源极区104可以因此形成凹陷102-3的侧壁的至少一部分。例如，凹陷102-3是将制造的MOSFET或IGBT或RC IGBT的接触孔。
例如，部分去除外延生长的半导体材料102-2的步骤23包括等离子体蚀刻工艺。这种等离子体蚀刻工艺可以被执行为掩模的等离子体蚀刻工艺。例如，如在图1B中示出的，绝缘层11(其在接触凹槽102-1的开设(步骤21)时已经被结构化)可以充当为用于利用蚀刻工艺开设凹陷102-3的硬掩模。因此。部分去除外延地生长的半导体材料102-2的步骤23可以被执行为自对准的工艺(见图1B)。
例如，如沿着垂直方向Z从前侧10-1测量到的凹陷102-3的深度Dr总共达到至少源极区104的深度Ds，其中，源极区104在至少部分地在横向上限界接触凹槽102-1的区域中呈现深度Ds(见图1A和图1B)。例如，深度Dr在从300nm到500nm的范围内。
根据实施例，方法2还包括：利用导体材料102-4填充凹陷102-3的步骤24。导体材料102-4可以被布置在外延地生长的半导体材料102-2上面并与该外延地生长的半导体材料102-2相接触。例如，导体材料102-4包括以下各项中的至少一项：铝、铝铜、铝硅铜、铂硅化物、或诸如钽、氮化钽、钛或钛钨之类的扩散阻挡材料。利用半导体材料102-4来至少部分地填充凹陷102-3的步骤24可以例如包括例如通过使用本领域中公知的沉积工艺来沉积导体材料102-4。
图2示意性地示出根据一个或多个实施例的半导体器件1的垂直横截面的区段。图3A和图3B各自示意性地示出根据一个或多个实施例的RC(反向导通)IGBT的垂直横截面的区段。图4B示意性地示出根据一个或多个实施例的二极管的垂直横截面的区段。在以下描述中，将参照图2至图3B和图4B。如在图2至图3B和图4B中所描绘的这种半导体器件可以已经使用如上面参照图1A、图1B和图4A所描述的方法2而制造。
半导体器件1可以包括具有前侧10-1和背侧10-2的半导体主体10，如上面结合用于制造半导体器件1的方法2所描述的。类似地，在图2至图3B和图4B中所描述的半导体器件1中的每个半导体器件1的半导体主体10可以包括具有第一导电类型的掺杂物的漂移区101和具有与第一导电类型互补的第二导电类型的掺杂物的主体区102，其中，在漂移区101与主体区102之间的过渡部形成pn结103。根据图2至图3B，半导体主体10还可以包括源极区104，源极区104具有第一导电类型的掺杂物并通过主体区102与漂移区101隔离开。以上关于这些部件101、102、103和104所陈述的内容可以同样适用于在以下所讨论的图2至图3B和图4B中示意性地示出的实施例。
例如，已经根据以上关于图1A、图1B或图4A所描述的方法2中的步骤20提供了半导体主体10。根据图2至图3B，半导体器件1可以例如包括晶体管单元，其中，晶体管单元包括漂移区101、主体区102和源极区104。例如，在根据图2的实施例中，半导体器件1包括IGBT和MOSFET中的一种，其中，半导体主体10包括IGBT或MOSFET的晶体管单元。根据图4B，半导体器件1可以包括二极管单元，例如，MOS栅控二极管(MGD)单元。例如，半导体器件1是二极管，例如，pin二极管。在一个变型中，半导体器件1是MOS栅控二极管。
在一个变型中，半导体器件1是反向导通IGBT，其中，半导体主体10包括被布置为彼此挨着的多个晶体管单元，如在图3A中示例性描绘的。在图3A中示出的三个基本上相同的晶体管单元中的每个晶体管单元的垂直横截面呈现主体区102、两个源极区104(其可以在所描绘的垂直横截面的平面外部彼此连接)和两个沟槽105中的每个沟槽的一半，沟槽在横向上限界了晶体管单元。沟槽105可以是栅极沟槽。下面将更详细地说明沟槽105。相比之下，图3B描述了反向导通IGBT的另一个示例性实施例，其中，除了至少两个晶体管单元(分别在图3B的右侧和左侧示出)以外，半导体主体10还包括被布置在该至少两个晶体管单元之间的至少一个二极管单元(在图3B中的中间示出)。二极管单元可以专有地被配置用于反向导通IGBT的二极管操作并因此不包括源极区104，源极区104结合主体区102和沟槽105将允许晶体管操作。例如，多个这样的二极管单元可以被布置为彼此挨着。还可以想到在反向导通IGBT的半导体主体10内提供共用的晶体管/二极管单元(未描绘)，其中，在垂直的横截面中，共用的晶体管/二极管单元仅包括与例如在晶体管/二极管单元的左侧的沟槽105相接触的一个源极区104，并且其中，挨着在晶体管/二极管单元的右侧的沟槽105未提供源极区104。
在图2中所描绘的半导体器件1的漂移区101可以是例如n沟道IGBT或n沟道MOSFET的n掺杂的漂移区101。图3A和图3B中的实施例的漂移区101是例如n沟道反向导通IGBT的n掺杂的漂移区。如以上所说明的，在其它实施例中，可以采用相反的掺杂关系。在涉及图4B的实施例中，漂移区101也可以是二极管的漂移区。例如，漂移区101是pin二极管的轻n掺杂的漂移区。漂移区101可以被配置为传导由半导体主体10的前侧10-1上的第一负载接触部E或者由半导体主体10的背侧10-2上的第二负载接触部C接收到的负载电流。
主体区102可以是例如n沟道MOSFET的p掺杂的主体区或者n沟道IGBT或n沟道反向导通IGBT的p掺杂的基极区。由在漂移区101与主体区102之间的过渡部形成的pn结103可以被配置为阻断半导体器件1的第一负载接触部E与第二负载接触部C之间的电压。源极区104是例如n沟道MOSFET或n沟道IGBT或n沟道反向导通IGBT的n掺杂的源极区104。在根据图4B的另一个实施例中，主体区102可以是例如二极管(例如，MOS栅控二极管)的p掺杂的阳极区。
如在图2至图3B和图4B中所描绘的，在示例性实施例中的主体区102可以包括至少一个接触凹槽102-1，该接触凹槽102-1沿着从半导体主体10的前侧10-1指向背侧10-2的垂直方向Z延伸。接触凹槽102-1可以由源极区104至少部分地在横向上限界，如在图2至图3B中示出的。因此，源极区104可以形成接触凹槽102-1的侧壁的至少一部分。在实施例中，接触凹槽102-1的深度Dc总共达到如沿着垂直方向Z测量到的前侧10-1与pn结103之间的距离Dpn的至少20％。例如，pn结103的深度Dpn为大约3μm并且接触凹槽102-1的深度Dc为至少0.6μm。在另一个实施例(未描绘)中，接触凹槽102-1的深度Dc可以等于前侧10-1与pn结103之间的距离Dpn或者大于Dpn。接触凹槽可以因此沿着垂直方向Z延伸通过整个主体区102。
接触凹槽102-1可以被至少部分地以具有第二导电类型的掺杂物的半导体材料102-2填充。例如，接触凹槽102-1已经使用以上关于图1A和图1B所描述的方法2中的工艺步骤20至23来产生。因此，半导体材料102-2可以通过外延生长的手段被布置在接触凹槽102-1内。
在实施例中，半导体材料102-2的掺杂物浓度(例如，至少以因数10)低于主体区102在接触凹槽102-1外部的掺杂物浓度的最大值。例如，主体区102中的p型掺杂物的浓度总共达到至少1016cm-3，然而，半导体材料102-2的p型掺杂物的浓度在从0到1015cm-3的范围内。
在根据图2、图3A和图3B的半导体器件1的另一个实施例中，半导体材料102-2已经通过外延生长或与外延生长不同的处理技术中的一种来被布置在接触凹槽102-1内。在从接触凹槽102-1内部的半导体材料102-2到主体区102在接触凹槽102-1外部的区段的过渡部102-7处，第二导电类型的掺杂物的浓度可以在直至100nm的距离内以至少因数10增加。在其它实施例中，第二导电类型的掺杂物的浓度在过渡部102-7处在直至100nm的距离内以至少因数102、或103、或104增加。主体区102可以因此包括在具有相对低的掺杂物浓度的一个区域与具有相对高的掺杂物浓度的另一个区域之间的急剧过渡，相对低的掺杂物浓度的区域位于接触凹槽102-1内部，并且相对高的掺杂物浓度的区域位于接触凹槽102-1外部。
在又一个实施例中，过渡部102-7可以较平滑，并且第二导电类型的掺杂物的浓度在500nm的距离内以至少因数10增加。在其它实施例中，第二导电类型的掺杂物的浓度在500nm的距离内以至少因数102、或103、或104增加。
过渡部102-7可以是沿着垂直方向Z的过渡部和/或沿着水平方向的过渡部。例如，以上示例性地提及的掺杂物浓度的增加可以沿着接触凹槽102-1内部的半导体材料102-2与主体区102在接触凹槽102-1外部的区段之间的整个过渡区域发生。
根据实施例和如以上说明的，接触凹槽102-1内部的半导体材料102-2可以是外延地生长的半导体材料，并且主体区102在接触凹槽102-1外部的区段中的掺杂物可以是注入的掺杂物或扩散的掺杂物。例如，接触凹槽102-1内部的半导体材料102-2已经根据以上所描述的方法2的步骤22进行了外延地生长。相比之下，主体区102在接触凹槽102-1外部的区段中的掺杂物可以已经从前侧10-1被扩散或注入到半导体主体10中。例如，主体区102是p掺杂的，并且p型掺杂物是扩散的硼原子。
如图2至图3B和图4B中的每个附图中所示出的，半导体器件1还可以包括沟槽105，沟槽105沿着垂直方向Z延伸到半导体主体10中。沟槽105可以与主体区102和漂移区101相接触。根据在图2到图3B中示意性地示出的实施例，沟槽105还可以与源极区104相接触。沟槽105可以包括沟槽电极105-1和绝缘体105-2。绝缘体105-2可以使沟槽电极105-1与主体区102和漂移区101绝缘。在图2至图3B中的实施例中，绝缘体105-2还可以使沟槽电极105-1与源极区104绝缘。例如，沟槽105是半导体器件1的晶体管单元的栅极沟槽105。
根据在图3A和图3B中所示出的实施例，多个沟槽105中的每个沟槽都可以是反向导通IGBT的至少一个晶体管单元的栅极沟槽105。在图3A中，在垂直横截面中描绘了被布置为彼此挨着的、反向导通IGBT的三个基本上相同的晶体管单元。
根据实施例，半导体器件1还可以包括栅极端子G，其中，沟槽电极105-1电连接到栅极端子G，栅极端子G被配置为从半导体器件1的外部接收电信号。例如，栅极电极105-1可以被配置为从半导体器件1的外部的栅极驱动器(未示出)接收控制信号，例如栅极电压信号。沟槽电极105-1可以被布置并且被配置为依赖于栅极电压信号诱导沿着主体区102内部的绝缘体105-2延伸的耗尽型沟道。这种耗尽型沟道可以允许负载电流流动经过源极区104并流动经过漂移区101，源极区104可以电连接到第一负载接触部E，漂移区101可以电连接到半导体器件1的第二负载接触部C，其中，漂移区101与第二负载接触部C之间的电连接可以经由背侧区106和接触金属107来建立，这将在下面更详细地描述。
在一个变型中，并非半导体器件1的所有沟槽电极105-1电连接到栅极端子G，但沟槽电极105-1中的某些沟槽电极是悬空的或者电连接到半导体器件1的第一负载接触部E。例如，半导体器件1是反向导通IGBT，其包括如上面关于图3B所说明的二极管单元，并且二极管单元的栅极沟槽105是悬空的或者电连接到第一负载接触部E而不是栅极端子G。
在实施例中，接触沟槽102-1包括被布置在接触凹槽102-1内部的半导体材料102-2上方的导体材料102-4，其中，所布置的导体材料102-4可以形成接触区102-6，该接触区102-6通过主体区102与漂移区101隔离开。根据在图2至图3B中所描绘的实施例，接触区102-6可以与源极区104相接触，同时由源极区104至少部分地在横向上限界。在实施例中，接触区102-6电连接到半导体器件1的第一负载接触部E，其中，第一负载接触部E被配置为从半导体器件1的外部接收负载电流和/或向半导体器件1的外部输出负载电流。例如，接触区102-6是接触孔内部的金属化部，其电连接到MOSFET的外部源极接触部或者IGBT或反向导通IGBT的外部发射极接触部。在实施例中，如关于图1A、图1B和图4A(参见步骤23)所说明的，已经通过开设凹陷102-3来产生接触孔。
在实施例中，沟槽电极105-1与接触区102-6电绝缘。例如，沟槽电极105-1通过被布置在沟槽电极105-1与接触区102-6之间的氧化物(未示出)或另一种绝缘材料与接触区102-6电绝缘。
如在图2、图3A和图3B中所示出的，根据实施例，半导体器件1还包括：金属接触部107以及电连接到金属接触部107的第二负载接触部C，金属接触部107接触半导体主体10的背侧10-2，第二负载接触部C被配置为向半导体器件1的外部输出负载电流和/或从半导体器件1的外部接收负载电流。半导体主体10可以被配置为在第一负载接触部E与第二负载接触部C之间传导负载电流。例如，金属接触部107包括与MOSFET的漏极端子或者IGBT或反向导通IGBT的集电极端子相接触的背侧金属化部107。
根据图2、图3A、图3B和图4B中所示出的实施例，半导体主体10还可以包括沿着背侧10-2横向地延伸并接触金属接触部107的半导体背侧区106(在下面被称为“背侧区106”)，其中，背侧区106具有第一导电类型的掺杂物和/或第二导电类型的掺杂物。背侧区106的掺杂物浓度可以高于漂移区101的掺杂物浓度。例如，背侧区106是MOSFET或二极管的n+掺杂的背侧区。在另一个实施例中，背侧区106是IGBT的p+掺杂的背侧发射极区。
根据图3A和图3B中所示出的实施例，背侧区106包括具有第二导电类型的掺杂物的至少一个发射极区106-1和具有第一导电类型的掺杂物的至少一个短区106-2，该至少一个发射级区106-1和该至少一个短区106-2各自与金属接触部107并与漂移区101相接触。例如，半导体器件1是具有背侧区106的反向导通n沟道IGBT，该背侧区106包括至少一个p掺杂的发射极区106-1和多个n掺杂的短区106-2，例如，以便允许半导体器件1的晶体管和二极管两者的操作。
图3A和图3B示出了两种不同的将背侧区106划分在发射极区106-1与短区106-2之间的变型。例如，在图3A中的垂直横截面中所描绘的背侧区106可以包括大的连接的p掺杂的发射极区106-1和至少部分地被大的发射极区106-1包围的多个n掺杂的短区106-2。在背侧区106的水平横截面(未示出)中，n短区106-2可以例如呈现基本上环形形状、方形形状、矩形形状、带状或其它形状。n短区106-2可以以有规律的模式被布置在水平平面内或者可以被随机分布。相比之下，图3B示出具有两个相对大的发射极区106-1和基本上相等的大的短区106-2的实施例，发射极区106-1各自被布置在反向导通IGBT的晶体管单元下方，短区106-2被布置在发射极区106-1之间并位于反向导通IGBT的二极管单元下方，其中，二极管单元不包括源极区104并且专有地被配置用于二极管操作，如以上说明的。在水平平面中，在图3B中所描绘的反向导通IGBT的短区106-2可以例如遵循一种模式，以便系统性地在二极管区下方延伸。例如，短区106-2可以呈现与二极管单元的形状相对应的方形形状、矩形形状、带状。
在图4B中所示出的半导体器件1可以包括数个基本上相同的二极管单元，该二极管单元不包括源极区104。与图3B中的二极管单元类似，每个二极管单元都可以由沟槽105来限制。例如，图4B中的半导体器件1是功率二极管，其可以已经通过执行图4A中示意性地描绘的步骤来制造。
以上描述的实施例包括认识到例如在某些反向导通IGBT中，在反向导通的状态中，主体区可以将大量空穴注入到漂移区中，由此在开关期间造成相对大的功率损耗。因此，在这种反向导通IGBT中的内置二极管的发射极效率的降低可以是期望的。同时，需要考虑关于例如反向导通IGBT的阈值电压的需求，这可以从例如栅极沟槽附近的沟道区中的掺杂物浓度的方面对主体区的设计施加限制。
根据一个或多个实施例，提出了在半导体器件的主体区内提供接触沟槽，其中，接触凹槽被至少部分地以半导体材料填充，该半导体材料具有与主体区在接触凹槽外部的掺杂物浓度相比更低的掺杂物浓度。因此，可以降低主体区的整体发射极效率，导致例如在反向导通的二极管操作与晶体管操作之间改变期间的减小的功率损耗。
对将通过半导体材料的外延生长而制造的半导体器件的相对深的接触凹槽进行部分填充可以在例如将被接触金属化部覆盖的减小的(即，变平的)形貌的方面具有另外的优点。可伴随而来的益处有在对接触金属化部的材料的选择上的增加的灵活性(例如，可以沉积铝，而不是热铝铜)，这可以例如使得使用扩散阻挡金属化部和使用铂硅化物层来建立良好的欧姆金属-半导体接触变得不必要。因此，利用半导体材料来部分地填充接触凹槽可以允许增加的工艺灵活性和兼容性以及减少的处理成本。
在从属权利要求中限定了进一步的实施例的特征。进一步的实施例的特征和以上所描述的实施例的特征可以彼此组合以形成另外的实施例，只要这些特征并不明确被描述为彼此替代。
在上面，说明了涉及用于制造半导体器件的方法的实施例和涉及半导体器件的实施例。例如，这些半导体布置和半导体器件是基于硅(Si)的。相应地，单晶半导体区或半导体层(例如示例性实施例的半导体主体10和半导体区101至104)通常是单晶Si区或Si层。
然而，应当理解，半导体主体10和半导体区101至104可以由适合于制造半导体器件的任何半导体材料构成。这些材料的示例包括但不限于，诸如硅(Si)或锗(Ge)之类的基本半导体材料、诸如碳化硅(SiC)或硅锗(SiGe)之类的IV族化合物半导体材料、诸如氮化镓(GaN)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、磷化铟镓(InGaPa)、氮化铝镓(AlGaN)、氮化铝铟(AlInN)、氮化铟镓(InGaN)、氮化铝镓铟(AlGaInN)或磷化铟镓砷(InGaAsP)之类的二元、三元或四元III-V族半导体材料、以及诸如碲化镉(CdTe)和碲化镉汞(HgCdTe)之类的二元或三元II-VI族半导体材料，仅举几例。前述的半导体材料也被称为“同质结半导体材料”。当组合两种不同的半导体材料时，形成异质结半导体材料。异质结半导体材料的示例包括但不限于，氮化铝镓(AlGaN)-氮化铝镓铟(AlGaInN)、氮化铟镓(InGaN)-氮化铝镓铟(AlGaInN)、氮化铟镓(InGaN)-氮化镓(GaN)、氮化铝镓(AlGaN)-氮化镓(GaN)、氮化铟镓(InGaN)-氮化铝镓(AlGaN)、硅-碳硅化物(SixC1-x)和硅-SiGe异质结半导体材料。对于功率半导体器件应用来说，当前主要使用Si、SiC、GaAs和GaN材料。
为便于描述，诸如“在……下”、“下方”、“下侧”、“在……上方”、“上部”等的空间位置术语被用于说明一个元件相对于第二元件的放置。这些术语旨在包括除了附图中所示出的那些方向之外的相应器件的不同方向。此外，诸如“第一”、“第二”等的术语也被用于描述各种元件、区域、部分等且也不旨在是限制性的。遍及整个说明书，相同术语指代相同元件。
如本文中所使用的，术语“具有”、“包含”、“包括”、“含有”、“呈现”等等是开放式术语，其指示存在所陈述的元件或特征，但不排除另外的元件或特征。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文另外清楚地指示。
认识到以上变型和应用的范围，应当理解本发明并不由前述描述来限定，也不由附图来限定。相反，本发明仅由所附权利要求及其法律等同物来限定。

Claims (20)

1.一种制造半导体器件(1)的方法，包括：
提供(20)具有前侧(10-1)和背侧(10-2)的半导体主体(10)，所述半导体主体(10)包括：
漂移区(101)，所述漂移区(101)具有第一导电类型的掺杂物；以及
主体区(102)，所述主体区(102)具有与所述第一导电类型互补的第二导电类型的掺杂物，在所述漂移区(101)与所述主体区(102)之间的过渡部形成pn结(103)；
在所述半导体主体(10)中开设(21)接触凹槽(102-1)，所述接触凹槽(102-1)沿着从所述前侧(10-1)指向所述背侧(10-2)的垂直方向(Z)延伸到所述主体区(102)中；以及
通过在所述接触凹槽(102-1)内外延地生长半导体材料(102-2)来至少部分地填充(22)所述接触凹槽(102-1)，其中，所述半导体材料(102-2)具有所述第二导电类型的掺杂物，其中，外延地生长的半导体材料(102-2)的掺杂物浓度低于所述主体区(102)在所述接触凹槽(102-1)外部的掺杂物浓度的最大值。
2.根据权利要求1所述的方法(2)，其中，所提供的半导体主体(10)还包括源极区(104)，所述源极区(104)具有所述第一导电类型的掺杂物并通过所述主体区(102)与所述漂移区(101)隔离开，其中，所开设的接触凹槽(102-1)由所述源极区(104)至少部分地在横向上限界。
3.根据权利要求1或2所述的方法(2)，其中，所述外延地生长的半导体材料(102-2)的掺杂物浓度至少以因数10低于所述主体区(102)在所述接触凹槽(102-1)外部的掺杂物浓度的最大值。
4.根据前述权利要求中的一项所述的方法(2)，其中，所述接触凹槽(102-1)的深度(Dc)总共达到沿着所述垂直方向(Z)测量到的所述前侧(10-1)与所述pn结(103)之间的距离(Dpn)的至少20％。
5.根据前述权利要求中的一项所述的方法(2)，还包括：部分去除(23)所述外延地生长的半导体材料(102-2)，由此在所述半导体主体(10)中开设凹陷(102-3)。
6.根据权利要求2和5所述的方法，其中，所述凹陷(102-3)至少部分地由所述源极区(104)横向地限界。
7.根据权利要求5或6所述的方法(2)，还包括：至少部分地利用导体材料(102-4)来填充(24)所述凹陷(102-3)。
8.根据前述权利要求2至7中的一项所述的方法(2)，其中，所提供的半导体主体(10)包括晶体管单元，所述晶体管单元包括所述漂移区(101)、所述主体区(102)和所述源极区(104)，其中，在所述晶体管单元中开设(21)所述接触凹槽(102-1)，所述接触凹槽(102-1)延伸到所述晶体管单元的所述主体区(102)中并且由所述晶体管单元的所述源极区(104)至少部分地在横向上限界。
9.一种半导体器件(1)，包括半导体主体(10)，所述半导体主体(10)具有前侧(10-1)和背侧(10-2)，其中，所述半导体主体(10)包括：
漂移区(101)，所述漂移区(101)具有第一导电类型的掺杂物；以及
主体区(102)，所述主体区(102)具有与所述第一导电类型互补的第二导电类型的掺杂物，在所述漂移区(101)与所述主体区(102)之间的过渡部形成pn结(103)；
其中，所述主体区(102)包括接触凹槽(102-1)，所述接触凹槽(102-1)沿着从所述前侧(10-1)指向所述背侧(10-2)的垂直方向(Z)延伸，所述接触凹槽(102-1)被至少部分地以外延地生长的半导体材料(102-2)填充，所述外延地生长的半导体材料(102-2)具有所述第二导电类型的掺杂物，其中，所述外延地生长的半导体材料(102-2)的掺杂物浓度低于所述主体区(102)在所述接触凹槽(102-1)外部的掺杂物浓度的最大值。
10.根据权利要求9所述的半导体器件(1)，其中，所述外延地生长的半导体材料(102-2)的掺杂物浓度至少以因数10低于所述主体区(102)在所述接触凹槽(102-1)外部的掺杂物浓度的最大值。
11.根据权利要求9或10所述的半导体器件(1)，还包括源极区(104)，所述源极区(104)具有所述第一导电类型的掺杂物并通过所述主体区(102)与所述漂移区(101)隔离开，所述接触凹槽(102-1)由所述源极区(104)至少部分地在横向上限界。
12.一种半导体器件(1)，包括半导体主体(10)，所述半导体主体(10)具有前侧(10-1)和背侧(10-2)，其中，所述半导体主体(10)包括：
漂移区(101)，所述漂移区(101)具有第一导电类型的掺杂物；以及
主体区(102)，所述主体区(102)具有与所述第一导电类型互补的第二导电类型的掺杂物，在所述漂移区(101)与所述主体区(102)之间的过渡部形成pn结(103)；
其中，
所述主体区(102)包括接触凹槽(102-1)，所述接触凹槽(102-1)沿着从所述前侧(10-1)指向所述背侧(10-2)的垂直方向(Z)延伸，所述接触凹槽(102-1)被至少部分地以半导体材料(102-2)填充，所述半导体材料(102-2)具有与所述主体区(102)在所述接触凹槽(102-1)外部的掺杂物浓度相比更低的掺杂物浓度的所述第二导电类型的掺杂物；并且
在从所述接触凹槽(102-1)内部的所述半导体材料(102-2)到所述主体区(102)在所述接触凹槽(102-1)外部的区段的过渡部(102-7)处，所述第二导电类型的掺杂物的浓度在直至500nm的距离内以至少因数10增加。
13.根据权利要求12所述的半导体器件(1)，其中，所述半导体材料(102-2)是外延地生长的半导体材料，其中，所述主体区(102)在所述接触凹槽(102-1)外部的所述区段中的掺杂物是注入的掺杂物或扩散的掺杂物。
14.根据前述权利要求12或13中的一项所述的半导体器件(1)，还包括源极区(104)，所述源极区(104)具有所述第一导电类型的掺杂物并且通过所述主体区(102)与所述漂移区(101)隔离开，所述接触凹槽(102-1)由所述源极区(104)至少部分地在横向上限界。
15.根据前述权利要求9至14中的一项所述的半导体器件(1)，还包括沟槽(105)，所述沟槽(105)沿着所述垂直方向(Z)延伸到所述半导体主体(10)中，所述沟槽(105)与所述主体区(102)和所述漂移区(101)相接触，并且所述沟槽(105)包括沟槽电极(105-1)和绝缘体(105-2)，其中，所述绝缘体(105-2)使所述沟槽电极(105-2)与所述主体区(102)和所述漂移区(101)绝缘。
16.根据权利要求11或权利要求14中的一项和权利要求15所述的半导体器件(1)，其中，所述沟槽(105)与所述源极区(104)相接触，其中，所述绝缘体(105-2)使所述沟槽电极(105-2)与所述源极区(104)绝缘。
17.根据前述权利要求9至16中的一项所述的半导体器件(1)，其中，所述接触沟槽(102-1)包括导体材料(102-4)，所述导体材料(102-4)被布置在所述接触凹槽(102-1)内部的所述半导体材料(102-2)上方，所布置的导体材料(102-4)形成接触区(102-6)，所述接触区(102-6)通过所述主体区(102)与所述漂移区(101)隔离开。
18.根据权利要求11、14或16中的一项和权利要求17所述的半导体器件(1)，其中，所述接触区(102-6)与所述源极区(104)相接触并且由所述源极区(104)至少部分地在横向上限界。
19.根据权利要求17或18所述的半导体器件(1)，还包括第一负载接触部(E)，其中，所述接触区(102-6)电连接到所述半导体器件(1)的所述第一负载接触部(E)，所述第一负载接触部(E)被配置为从所述半导体器件(1)的外部接收负载电流和/或向所述半导体器件(1)的外部输出负载电流。
20.根据权利要求19所述的半导体器件(1)，还包括：
金属接触部(107)，所述金属接触部(107)接触所述半导体主体(10)的所述背侧(10-2)，以及
第二负载接触部(C)，所述第二负载接触部(C)电连接到所述金属接触部(107)，所述第二负载接触部(C)被配置为向所述半导体器件(1)的外部输出所述负载电流和/或从所述半导体器件(1)的外部接收所述负载电流，
其中，所述半导体主体(10)被配置为在所述第一负载接触部(E)与所述第二负载接触部(C)之间传导所述负载电流。
CN201610421678.6A 2015-06-15 2016-06-14 具有降低的发射极效率的半导体器件 Active CN106252397B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102015210923.2 2015-06-15
DE102015210923.2A DE102015210923B4 (de) 2015-06-15 2015-06-15 Halbleitervorrichtung mit reduzierter Emitter-Effizienz und Verfahren zur Herstellung

Publications (2)

Publication Number Publication Date
CN106252397A true CN106252397A (zh) 2016-12-21
CN106252397B CN106252397B (zh) 2019-07-16

Family

ID=57395102

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610421678.6A Active CN106252397B (zh) 2015-06-15 2016-06-14 具有降低的发射极效率的半导体器件

Country Status (3)

Country Link
US (1) US9859378B2 (zh)
CN (1) CN106252397B (zh)
DE (1) DE102015210923B4 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108695381A (zh) * 2017-04-04 2018-10-23 英飞凌科技股份有限公司 具有dV/dt可控性的IGBT

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016098409A1 (ja) * 2014-12-19 2016-06-23 富士電機株式会社 半導体装置および半導体装置の製造方法
TWM539698U (zh) * 2016-12-29 2017-04-11 Chang Wah Technology Co Ltd 具改良式引腳的導線架預成形體
US10431465B2 (en) * 2017-09-18 2019-10-01 Vanguard International Semiconductor Corporation Semiconductor structures and methods of forming the same
DE102017124871B4 (de) 2017-10-24 2021-06-17 Infineon Technologies Ag Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung
DE102017124872B4 (de) 2017-10-24 2021-02-18 Infineon Technologies Ag Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
GB2585696B (en) * 2019-07-12 2021-12-15 Mqsemi Ag Semiconductor device and method for producing same
CN114899147B (zh) * 2022-07-12 2022-10-21 深圳芯能半导体技术有限公司 一种rc-igbt器件及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6509610B2 (en) * 2000-07-28 2003-01-21 Toyota Jidosha Kabushiki Kaisha Insulated gate semiconductor device with high minority carrier injection and low on-voltage by enlarged pn-junction area
CN1886835A (zh) * 2003-11-29 2006-12-27 皇家飞利浦电子股份有限公司 沟槽绝缘栅场效应晶体管
US20130092977A1 (en) * 2011-10-17 2013-04-18 Infineon Technologies Ag Power semiconductor diode, igbt, and method for manufacturing thereof
CN103839943A (zh) * 2012-11-26 2014-06-04 英飞凌科技奥地利有限公司 半导体器件
WO2015049815A1 (ja) * 2013-10-04 2015-04-09 三菱電機株式会社 炭化珪素半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008085244A (ja) 2006-09-29 2008-04-10 Elpida Memory Inc 半導体装置及びその製造方法
US8022474B2 (en) * 2008-09-30 2011-09-20 Infineon Technologies Austria Ag Semiconductor device
KR101069645B1 (ko) 2008-12-26 2011-10-04 주식회사 하이닉스반도체 열적 부담을 줄일 수 있는 상변화 메모리 소자 및 그 제조방법
CN103855223B (zh) 2009-03-25 2016-09-28 罗姆股份有限公司 半导体装置
CN102254796B (zh) * 2010-05-20 2014-05-21 上海华虹宏力半导体制造有限公司 形成交替排列的p型和n型半导体薄层的方法
US20120012661A1 (en) 2010-07-15 2012-01-19 William George Gordon Apparatus and method for tractor cab environment control system
US20120037954A1 (en) * 2010-08-10 2012-02-16 Force Mos Technology Co Ltd Equal Potential Ring Structures of Power Semiconductor with Trenched Contact
JP5848142B2 (ja) 2012-01-25 2016-01-27 ルネサスエレクトロニクス株式会社 縦型プレーナパワーｍｏｓｆｅｔの製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6509610B2 (en) * 2000-07-28 2003-01-21 Toyota Jidosha Kabushiki Kaisha Insulated gate semiconductor device with high minority carrier injection and low on-voltage by enlarged pn-junction area
CN1886835A (zh) * 2003-11-29 2006-12-27 皇家飞利浦电子股份有限公司 沟槽绝缘栅场效应晶体管
US20130092977A1 (en) * 2011-10-17 2013-04-18 Infineon Technologies Ag Power semiconductor diode, igbt, and method for manufacturing thereof
CN103839943A (zh) * 2012-11-26 2014-06-04 英飞凌科技奥地利有限公司 半导体器件
WO2015049815A1 (ja) * 2013-10-04 2015-04-09 三菱電機株式会社 炭化珪素半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108695381A (zh) * 2017-04-04 2018-10-23 英飞凌科技股份有限公司 具有dV/dt可控性的IGBT
CN108695381B (zh) * 2017-04-04 2024-03-15 英飞凌科技股份有限公司 具有dV/dt可控性的IGBT

Also Published As

Publication number Publication date
US9859378B2 (en) 2018-01-02
US20160365413A1 (en) 2016-12-15
DE102015210923A1 (de) 2016-12-15
CN106252397B (zh) 2019-07-16
DE102015210923B4 (de) 2018-08-02

Similar Documents

Publication Publication Date Title
US10243066B2 (en) Producing a semiconductor device by epitaxial growth
CN106252397B (zh) 具有降低的发射极效率的半导体器件
US9859272B2 (en) Semiconductor device with a reduced band gap zone
US9373692B2 (en) Method for forming a semiconductor device with an integrated poly-diode
US9859408B2 (en) Power semiconductor transistor having fully depleted channel region
CN107887431B (zh) 功率半导体装置
JP2012151470A (ja) 半導体素子および逆導通ｉｇｂｔ
US10600862B2 (en) High voltage termination structure of a power semiconductor device
CN108281351B (zh) 用于制造竖直半导体器件的方法和竖直半导体器件
CN107039501B (zh) 半导体器件
US11114528B2 (en) Power transistor with dV/dt controllability and tapered mesas
CN105826388B (zh) 可用高栅极电压操作的高电压晶体管
US8592903B2 (en) Bipolar semiconductor device and manufacturing method
CN107845678B (zh) 功率半导体器件的二极管结构
US20220271132A1 (en) Mesa Contact for MOS Controlled Power Semiconductor Device and Method of Producing a Power Semiconductor Device
US9899504B2 (en) Power semiconductor transistor having increased bipolar amplification
US12087816B2 (en) Power semiconductor device having a control cell for controlling a load current
US10665705B2 (en) Semiconductor device with deep diffusion region
US20240136353A1 (en) Rc-igbt and manufacturing method of rc-igbt

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant