CN105826388B - 可用高栅极电压操作的高电压晶体管 - Google Patents

可用高栅极电压操作的高电压晶体管 Download PDF

Info

Publication number
CN105826388B
CN105826388B CN201610042535.4A CN201610042535A CN105826388B CN 105826388 B CN105826388 B CN 105826388B CN 201610042535 A CN201610042535 A CN 201610042535A CN 105826388 B CN105826388 B CN 105826388B
Authority
CN
China
Prior art keywords
semiconductor
contact
region
load
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610042535.4A
Other languages
English (en)
Other versions
CN105826388A (zh
Inventor
A.莫德
H-J.舒尔策
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of CN105826388A publication Critical patent/CN105826388A/zh
Application granted granted Critical
Publication of CN105826388B publication Critical patent/CN105826388B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0882—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/781—Inverted VDMOS transistors, i.e. Source-Down VDMOS transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0081—Power supply means, e.g. to the switch driver

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及可用高栅极电压操作的高电压晶体管。提出一种半导体器件。半导体器件包括第一负载接点、第二负载接点和位于第一负载接点与第二负载接点之间的半导体区。半导体区包括：第一半导体接触区，第一半导体接触区与第一负载接点接触；第二半导体接触区，第二半导体接触区与第二负载接点接触；半导体漂移区，半导体漂移区位于第一半导体接触区与第二半导体接触区之间并且用第一导电性类型的第一掺杂剂掺杂，其中半导体漂移区将第一半导体接触区耦合到第二半导体接触区。半导体器件还包括：沿着从第一半导体接触区指向第二半导体区的延伸方向延伸到半导体区中的沟槽，沟槽包括控制电极和绝缘体，绝缘体使控制电极从半导体区绝缘。

Description

可用高栅极电压操作的高电压晶体管
技术领域
本说明书涉及半导体器件的实施例、包括半导体器件的电路布置的实施例和控制半导体器件的方法的实施例。特别地，本说明书涉及可用高栅极电压操作的功率半导体器件的实施例。
背景技术
汽车、消费和工业应用中的现代设备的许多功能（诸如转换电能和驱动电马达或电机）依赖于半导体器件。例如，绝缘栅双极晶体管（IGBT）、金属氧化物半导体场效应晶体管（MOSFET）和二极管已被用于包括但不限于电源和功率转换器中的开关的各种应用。
另一方面，偶尔在负载管理电路中使用机械开关。例如，诸如继电器或所谓的断路器之类的机械开关可以被用于将负载电连接到诸如电池或电网端口之类的电源并用于将负载从电源断开连接。有时，此类开关也称为“主开关”或“主要开关”。
发明内容
根据实施例，提出了一种半导体器件。该半导体器件包括第一负载接点、第二负载接点和位于所述第一负载接点与所述第二负载接点之间的半导体区。该半导体区包括第一半导体接触区，该第一半导体接触区与第一负载接点接触；第二半导体接触区，该第二半导体接触区与第二负载接点接触；半导体漂移区，该半导体漂移区位于第一半导体接触区与第二半导体接触区之间并用第一导电性类型的第一掺杂剂掺杂，其中，半导体漂移区将第一半导体接触区耦合到第二半导体接触区。半导体器件还包括沿着从第一半导体接触区指向第二半导体区的延伸方向延伸到半导体区中的沟槽，该沟槽包括控制电极和绝缘体，该绝缘体使控制电极从半导体区绝缘。控制电极在所述沟槽内沿着所述延伸方向延伸至少远到在所述延伸方向上的所述半导体漂移区的总延伸的75%。半导体漂移区显示出所述第一掺杂剂的漂移区掺杂浓度，该漂移区掺杂浓度和半导体漂移区的所述总延伸定义半导体器件的阻断电压。半导体器件被配置成根据通过在控制电极与第一负载接点和第二负载接点中的一个之间施加电压而提供给控制电极的栅极控制信号而被设定在导通状态以便在第一负载接点与第二负载接点之间传导负载电流，并且其中，在导通状态期间，绝缘体配置成用于使总计达到所述阻断电压的至少50%的栅极控制信号的电压绝缘。
根据另一实施例，提出一种电路布置。该电路布置包括电源，该电源具有第一功率输出和第二功率输出并被配置成用于在所述第一功率输出与所述第二功率输出之间提供大于40V的输出电压；负载电流路径，该负载电流路径被配置成用于将负载耦合到所述第一功率输出和所述第二功率输出；包括在所述负载电流路径中的半导体器件，所述半导体器件包括控制端子、第一负载端子和第二负载端子，其中，半导体器件被布置成被借助于所述第一负载端子和所述第二负载端子串联连接到负载；控制电流路径，该控制电流路径将电源耦合到控制端子；包括在所述控制电流路径中的可控开关，该可控开关被配置成用于接收开关控制信号并根据所述开关控制信号而将控制端子电连接到第一功率输出或第二功率输出。
根据另一实施例，提出一种控制半导体器件的方法。要控制的半导体器件包括第一负载接点、第二负载接点和位于所述第一负载接点与所述第二负载接点之间的半导体区。该半导体区包括 第一半导体接触区，该第一半导体接触区与第一负载接点接触；第二半导体接触区，该第二半导体接触区与第二负载接点接触；半导体漂移区，该半导体漂移区位于第一半导体接触区与第二半导体接触区之间并用第一导电性类型的第一掺杂剂掺杂，其中，半导体漂移区将第一半导体接触区耦合到第二半导体接触区。半导体器件还包括沿着从第一半导体接触区指向第二半导体区的延伸方向延伸到半导体区中的沟槽，该沟槽包括控制电极和绝缘体，该绝缘体使控制电极从半导体区绝缘。控制电极在所述沟槽内沿着所述延伸方向延伸至少远到在所述延伸方向上的所述半导体漂移区的总延伸的75%。此外，半导体漂移区显示出所述第一掺杂剂的漂移区掺杂浓度，该漂移区掺杂浓度和半导体漂移区的所述总延伸定义半导体器件的阻断电压。该方法包括以总计达到所述阻断电压的至少50%的电压向所述控制电极提供栅极控制信号。
本领域的技术人员在阅读以下详细描述时以及在观察绘图时将认识到附加特征和优点。
附图说明
图中的部分不一定按比例，而是将重点放在图示出本发明的原理上。此外，在图中相同的参考标号指定相应部分。在所述附图中：
图1示意性地图示出根据一个或多个实施例的半导体器件的垂直横截面的区段；
图2示意性地图示出根据一个或多个实施例的半导体器件的垂直横截面的区段；
图3A示意性地图示出根据一个或多个实施例的半导体器件的垂直横截面的区段；
图3B示意性地图示出根据一个或多个实施例的半导体器件的水平横截面的区段；
图4示意性地图示出根据一个或多个实施例的半导体器件的垂直横截面的区段；
图5A示意性地图示出根据一个或多个实施例的电路布置的电路图；
图5B示意性地图示出根据一个或多个实施例的电路布置的电路图；
图6示意性地图示出根据一个或多个实施例的电路布置的电路图。
具体实施方式
在以下详细描述中，对附图进行参考，该附图构成其一部分，并且其中以图示的方式示出了其中可实施本发明的特定实施例。
在这方面，参考所描述的图的取向而使用方向术语，诸如“顶部”、“底部”、“下面”、“前面”、“后面”、“背面”、“前”、“后”等。由于实施例的部分以许多不同的取向定位，所以该方向术语被用于举例说明的目的而绝不是限制性的。应理解的是在不脱离本发明的范围的情况下，可利用其它实施例或者可以进行结构或逻辑改变。因此不应在限制性意义上理解以下详细描述，并且由所附权利要求及其等价物来定义本发明的范围。
现在将详细地对在附图中示出其一个或多个示例的各种实施例进行参考。每个示例通过解释来提供，且并不意味着是本发明的限制。例如，作为一个实施例的一部分而示出或描述的特征可以用在其它实施例上或者可以与其它实施例结合使用以得出另一实施例。旨在表明，本发明包括这种修改和变型。使用不应被理解为限制所附权利要求的范围的特定语言来描述示例。附图并未按比例而仅仅用于说明性目的。为了明了起见，在不同的绘图中已由相同参考标号来指定相同元件或制造步骤，除非另外陈述。
如在本说明书中使用的术语“水平”意图描述基本上平行于半导体基底或半导体区域的水平表面的取向。这可以是例如晶片或管芯的表面。
如在本说明书中使用的术语“垂直”意图描述基本上垂直于水平表面布置的取向，即平行于半导体基底或半导体区的表面的法线方向。
在本说明书中，可将n掺杂称为“第一导电性类型”，同时可将p掺杂称为“第二导电性类型”。替换地，可以采用相反的掺杂关系，使得第一导电性类型可以是p掺杂且第二导电性类型可以是n掺杂。例如，可以通过向半导体区中插入施主来产生n掺杂半导体区。此外，可以通过向半导体区中插入受主来产生p掺杂半导体区。
在本说明书的上下文中，术语“进行欧姆接触”、“进行电接触”、“进行欧姆连接”以及“被电连接”意图描述在半导体器件的两个区域、区段、部或部分之间或者在一个或多个器件的不同端子之间或者在端子或金属化件或电极与半导体器件的部或部分之间存在低欧姆电连接或低欧姆电流路径。此外，在本说明书的上下文中，术语“进行接触”意图描述在分别半导体器件的两个元件之间存在直接物理连接；例如，相互进行接触的两个元件之间的过渡可不包括另一中间元件等。
在本说明书中描述的特定实施例涉及（不限于此）诸如单片集成MOSFET之类的功率半导体器件的实施例，例如单片集成功率MOSFET，其可充当主开关或者分别地充当用于将负载连接到电源并用于将负载从电源断开连接的主要开关，所述电源可包括例如提供DC电压的电池、提供DC电压的电荷泵、提供AC电压的电网端口、提供AC电压的逆变器电路或提供DC电压的整流器电路。
如在本说明书中使用的术语“功率半导体器件”意图描述具有高电压阻断和/或高电流承载能力的单个芯片上的半导体器件。换言之，所述功率半导体器件意图用于诸如在例如直至若干安培的安培范围内的高电流和/或诸如在40V、100V和以上的高电压。
图1和2示意性地图示出根据一些实施例的半导体器件1的垂直横截面的区段。下面将对图1和2两者进行参考。
半导体器件1包括第一负载接点11，其可以是所谓的源极接点。在相对侧上，半导体器件1包括第二负载接点13，其可以是所谓的漏极接点。在所述第一负载接点11与所述第二负载接点13之间，布置有半导体区12。半导体区12可被配置成用于从第一负载接点11向第二负载接点13和/或在相反方向上即从第二负载接点13向第一负载接点11传导负载电流。
半导体区12包括与第一负载接点11接触的第一半导体接触区121。也是半导体区12的部分的第二半导体接触区123与第二负载接点13接触。
半导体区12还包括位于第一半导体接触区121和第二半导体接触区123之间的半导体漂移区122。半导体漂移区122用第一导电性类型的第一掺杂剂掺杂。例如，半导体漂移区122是n掺杂半导体区。
半导体漂移区122将第一半导体接触区121耦合到第二半导体接触区123。还可用掺杂剂来掺杂半导体接触区121和123，这将相对于图3A和图4来进行更详细的描述。
半导体器件1还包括沿着从第一半导体接触区121指向第二半导体接触区123的延伸方向Y延伸到半导体区12中的沟槽14。
例如，第一负载接点11被布置在半导体器件1的前侧且第二负载接点13被布置在半导体器件1的背侧。因此，延伸方向Y可平行于垂直方向或水平方向。换言之，延伸方向可基本上平行于由第一负载接点11与第二负载接点13之间的电压差引起的电场的方向。
沟槽14包括控制电极141和绝缘体142。绝缘体142使控制电极141与半导体区12绝缘。例如，绝缘体142包括电介质材料。
如在图1中和图2中示意性地图示出的，控制电极141在所述沟槽14内沿着所述延伸方向Y延伸至少远到在所述延伸方向Y上的半导体漂移区122的总延伸的75%。根据图1中和图2中所示的示例，控制电极141甚至延伸超过半导体漂移区122的所述总延伸的100%。
此外，半导体漂移区122展示出所述第一掺杂剂的漂移区掺杂浓度，其中漂移区掺杂浓度和半导体漂移区122的所述总延伸定义半导体器件1的阻断电压。
例如，半导体器件1的所述阻断电压是第一负载接点11与第二负载接点13之间的阻断电压。在实施例中，可例如通过向所述控制电极141提供栅极控制信号来控制（例如接通和关断）半导体器件1。例如，此类栅极控制信号是通过在控制电极141与第一负载接点11之间产生电压差或者分别地通过在控制电极141与第二负载接点13之间产生电压差而提供的。因此，栅极控制信号的电压可以是所谓的栅极-源极电压或者栅极-漏极电压。例如，通过改变栅极控制信号的电压，可将半导体器件1接通或关断。
当处于导通状态时，半导体器件1可被配置成用于承载所述负载电流。当处于截止状态时，半导体器件1可被配置成用于阻断负载电流的流动，只要第一负载接点11与第二负载接点之间的电压并未显著地超过所述阻断电压即可。因此，如本文所使用的术语“阻断电压”可指代半导体器件1的最小击穿电压，例如最小漏极-源极击穿电压。例如，即使半导体器件1在截止状态下操作，如果第一负载接点11与第二负载接点13之间的电压显著地超过所述阻断电压，负载电流的流动也可不再被阻断。
绝缘体142可被配置成用于使总计达到所述阻断电压的至少50%的电压绝缘。换言之，绝缘体142可展示出总计达到阻断电压的至少50%的绝缘电压。因此，根据实施例，可以以总计达到所述阻断电压的至少50%的电压来提供可例如通过在控制电极141与第一负载接点11之间产生电压差或者分别通过在控制电极与第二负载接点13之间产生电压差而提供给控制电极141的所述栅极控制信号。
例如，半导体器件1的阻断电压总计达到至少40V、至少100V、至少300V、至少600V或至少900V或者甚至超过900V。
可以根据如上文详述的那样由半导体漂移区122的总延伸和漂移区掺杂浓度定义的阻断电压来选择绝缘体142的配置。例如，可以借助于绝缘体142的厚度T和/或借助于绝缘体142的材料来调整绝缘体142的绝缘电压。下面将更详细地解释关于绝缘体142的厚度T和材料的示例。
在实施例中，绝缘体被配置成用于使总计达到所述阻断电压的超过50%的电压绝缘，例如用于使总计达到所述阻断电压的至少75%的电压或总计达到所述阻断电压的至少100%的电压绝缘。因此，在示例中，如果半导体器件1展示出500V的阻断电压，则可以以也总计达到500V的电压向控制电极141提供所述栅极控制信号。由于绝缘体142被配置成用于使此类电压绝缘，所以并未发生对半导体器件1的损坏。
例如，可将绝缘体142配置成用于耐受超过1 MV/cm、诸如超过2或3 MV/cm的电场强度。此外，绝缘体142可延伸通过半导体器件1的半导体漂移区122，例如甚至延伸到第二半导体接触区123的区域中。
可以是半导体器件1的栅极电极的控制电极141展示出近端141-1和远端141-2。控制电极141可沿着所述延伸方向Y从近端141-1延伸到远端141-2，如图1和图2中所示。同样地，绝缘体142可展示出近端142-1和远端142-2并可沿着所述延伸方向Y从其近端142-1延伸到其远端142-2。此外，绝缘体142沿着所述延伸方向Y的总延伸（即绝缘体142的近端142-1与远端142-2之间的距离）可大于控制电极141沿着所述延伸方向Y的总延伸，即大于控制电极141的近端141-1与远端141-2之间的距离。
例如，由近端141-1和远端141-2定义的控制电极141的总长度可总计达到半导体漂移区122的所述总延伸的至少75%。在实施例中，控制电极141的长度甚至大于半导体漂移区122的总延伸。因此，控制电极141沿着所述延伸方向Y从近端141-1延伸到远端141-2达到超过半导体漂移区122的所述总延伸的100%。
例如，第一半导体接触区121与半导体漂移区122之间的第一过渡122-1与控制电极141的近端141-1相比更深地位于所述半导体区12中。换言之，第一过渡122-1可被布置在控制电极141的近端141-1下面。此外，控制电极141的近端141-2与半导体漂移区122和第二半导体接触区123之间的第二过渡122-2相比可被更深地布置在半导体区12内。换言之，远端141-2可被布置在所述第二过渡122-2下面。
在另一实施例中，远端141-2被布置在所述第二过渡122-2之上或者分别在与所述第二过渡122-2相同的水平处。
半导体漂移区122的总延伸可由所述第一过渡122-1与所述第二过渡122-2之间的沿着所述延伸方向Y的距离定义。在实施例中，控制电极141被定位成使得第一过渡122-1与控制电极141的远端141-2之间的沿着所述延伸方向的距离总计达到半导体漂移区122的总延伸的至少75%，例如所述总延伸的至少90%、至少100%或超过100%。此外，控制电极141可被定位成使得控制电极141的近端141-1与第二过渡122-2之间的沿着所述延伸方向的距离总计达到半导体漂移区122的总延伸的至少75%，例如所述总延伸的至少90%、至少100%或超过100%。换言之，包括在沟槽14中的控制电极141可负载沿着所述延伸方向Y的半导体漂移区122的总延伸的至少75%或至少90%或者甚至100%。
例如，半导体器件1是单极半导体器件1，诸如MOSFET。
在实施例中，控制电极141被配置成用于接收所述栅极控制信号。例如，此类栅极控制信号可由可被操作耦合到栅极电极141的栅极驱动器（在图1至图4中未示出）提供。此外，控制电极141可被配置成用于根据所述栅极控制信号而同时地在所述第一半导体接触区121内感生反型沟道并在所述半导体漂移区122内感生累积沟道。例如，感生的反相沟道和感生的积累沟道形成负载电流沟道，其将第一半导体接触区121和第二半导体区123至少部分地相互电连接。从而，半导体区12可从第二负载接点11向第二负载接点13传导负载电流。
例如，半导体器件1被配置成用于传导在达到1A、直至10A、直至30A获胜甚至高于30A范围内的负载电流。此外，所述建立的负载电流沟道可将第一半导体接触区121电连接到第二半导体区123。
可例如借助于所述绝缘体142将控制电极 41与第一负载接点12和第二负载接点13绝缘。在此类实施例中，既不存在控制电极141与第一负载接点11之间的电连接，也不存在控制电极141与第二负载接点13之间的电连接。
绝缘体142可在垂直于所述延伸方向Y的方向上展示出厚度T。
例如，根据以下各项中的至少一个来选择所述绝缘体142的厚度T：绝缘体14应能够耐受的电场强度；所述控制电极141与第一半导体接触区121之间的最大电压差；所述控制电极141与第二半导体接触区123之间的最大电压差；第二半导体接触区123的体积和/或掺杂浓度；半导体漂移区122相对于控制电极141的局部位置。作为所述第一半导体接触区121的电压，所述第二半导体接触区122与半导体漂移区122中的电压可沿着所述延伸方向Y不同，可根据所述电压差的最大值来配置绝缘体142的厚度T，或者替换地，其可沿着所述延伸方向Y改变。
作为在图1中示意性地图示出的示例，绝缘体142可以是均匀的，并展示出沿着所述延伸方向Y的基本上恒定的厚度T，例如至少1µm的基本上恒定的厚度T。用于产生此类绝缘体142的方法可包括在沟槽14的内侧壁处产生热生长氧化物和/或沉积氧化物。
在半导体器件1的另一实施例中，在图2中示意性地并示例性地图示出其垂直横截面的区段，所述厚度T可沿着所述延伸方向Y增加。换言之，沟槽14的上部中的绝缘体142的第一厚度T1与沟槽14的底部中的第二厚度T2相比可较小。例如，绝缘体142被设计成使得其在其中可预期最大电压差的区域中展示出最大厚度。厚度T的变化可逐渐地（如图2中所示）或阶梯式地发生。例如，第二厚度T2在第一厚度T1的1.1倍至2.0倍的范围内。因此，绝缘体142的厚度T可沿着所述延伸方向Y改变在与最小厚度相比为约1.1至2.0倍范围内的倍数。
用于产生绝缘体142使得绝缘体142展示出沿着所述延伸方向Y增加的厚度T的方法可从在沟槽14的内侧壁处的热生长氧化物开始。然后，可以例如借助于低压化学汽相沉积（LPCVD）和/或借助于烘箱过程来对氧化物的表面进行氮化。例如，还可实现沟槽14的深度上的氮化的耗尽。随后可以执行热氧化步骤。可以沿着沟槽14的深度基本上均匀地分配诸如O2和/或H2O之类的反应组分。另一方面，在沟槽14的上部中，可以对诸如氮化硅（Si3N4）之类的电介质进行氧化，而在沟槽14的底部中，可对硅进行氧化，这与氮化硅的氧化相比可更快地发生。因此，结果得到的氮化物的厚度可以是不均匀的。这种方法可允许在一个热氧化步骤内产生例如至少部分地由二氧化硅制成的楔形绝缘体142。例如，可在沟槽14的底部内、例如在其中可以预期最大电压差的区域中产生绝缘体142的最大厚度T。
此外，绝缘体142可展示出沿着所述延伸方向Y的与在垂直于延伸方向Y的所述方向的厚度T相对应的厚度。例如，控制电极141的近端141-1与绝缘体142的近端142-1之间的沿着延伸方向Y的距离可基本上等于在沟槽14的所述上部中存在的在垂直于延伸方向Y的方向上的厚度T。此外，控制电极141的远端141-2与绝缘体142的远端142-2之间的沿着延伸方向Y的距离可基本上等于在沟槽14的所述底部中存在的在垂直于延伸方向Y的方向上的厚度T。
在实施例中，绝缘体142被至少部分地实现为拓扑绝缘体。例如，绝缘体142包括或者是拓扑绝缘体。绝缘体142因此可允许有基本上没有耗散的电流的流动，至少在接近于沟槽14的表面的区域中。
绝缘体142可包括适合于使总计达到所述阻断电压的至少50%的电压绝缘的任何材料。例如，绝缘体142包括以下各项中的至少一个：二氧化硅、氮化硅、氧氮化硅、氧化铪。
还可掺杂半导体接触区121和123。例如，用与第一导电性类型互补的第二导电性类型的第二掺杂剂来掺杂第二半导体接触区121。此外，所述第一半导体接触区121内的掺杂浓度可以为漂移区掺杂浓度的至少十倍。同样地，可以用第一或第二导电性类型的掺杂剂来掺杂第二半导体接触区123。此外，所述半导体接触区123内的掺杂浓度可以为漂移区掺杂浓度的至少十倍。将相对于图3A和图4来更详细地解释所述半导体接触区121和123的其它可选方面。
图3A示意性地图示出根据一个或多个实施例的半导体器件1的垂直横截面的区段，并且图3B示意性地图示出沿着图3A的半导体器件1的平面AA的水平横截面的区段。
用图3A和图3B示出的半导体器件的主要设置本质上对应于上述图1中所示的半导体器件1的设置。半导体器件1可包括多个所述沟槽，其可被周期性地布置，诸如在每两个相邻沟槽14之间具有基本上恒定的距离，在下文中称为节距P。在实施例中，节距P（即两个相邻沟槽14之间的距离）在几μm范围内。例如，节距P在1μm至10 μm范围内，诸如在3μm至7μm范围内。
下面将更详细地提出图3A中所示的半导体器件1的特定沟槽的示例。
例如，节距P的最小值可首先受到绝缘体142的厚度T并因此受到绝缘体142的最大可能电场强度且受到控制电极141与相邻半导体区（诸如半导体区121、122和123中的一个或多个）之间的最大阻断电压的限制。
可由于提供半导体接触区121和123及控制电极141所需的各区域的宽度而增加节距P。所述宽度可平行于所述厚度T。例如，宽度可每个在约50 nm与约3µm范围内。例如，每个宽度可总计达到约500nm。在实施例中，节距P可随着控制电极141与第一半导体接触区121之间的阻断电压和用于接触第一半导体接触区121所需的区域和用于在沟槽14内产生控制电极141所需的区域的尺寸而被线性地缩放。例如，如果控制电极141与第一半导体接触区121之间的所述阻断电压总计达到约600V，并且如果绝缘体142中的所述最大电场强度总计达到约3 MV/cm，则绝缘体124的厚度T可总计达到约2 µm。此外，控制电极141和第一半导体接触区121的所述宽度每个总计达到约500 nm，则节距P可在几µm的范围内，诸如5µm。
另外，可根据半导体器件1的所需阻断电压、例如根据第一半导体接触区121与第二半导体接触区123之间的所需阻断电压对沿着所述方向Y的所述半导体漂移区122的总延伸进行缩放。例如，如果半导体漂移区122基本上由硅制成，则每100V约8 µm至10 µm的沿着所述延伸Y的延伸可以是合适的。
在实施例中，沿着所述延伸方向Y的所述半导体漂移区122的总延伸可总计达到10µm。例如，为了实现约600V的阻断电压，半导体漂移区122的总延伸可总计达到约55 µm，例如，如果使用硅作为用于半导体漂移区122的材料的话。
根据另一实施例，半导体漂移区122包括宽带隙材料，例如SiC。例如，半导体漂移区122主要包括SiC或者分别基本上由SiC制成。本实施例包括以下认识：对于例如SiC之类的宽带隙材料而言，针对半导体器件1的给定阻断电压，沿着延伸方向Y的半导体漂移区122的总延伸与硅相比向明显较小，例如达到约10分之一。由于绝缘体142的厚度T可独立于半导体漂移区122的材料，所以用产生半导体漂移区122的宽带隙材料（例如SiC）的使用可导致沟槽14的深度的显著减小，即沿着所述延伸方向Y的沟槽14的总延伸的显著减小。沟槽14的此类减小深度可促进半导体器件1的产生。例如，可由于沟槽14内的绝缘体142的减小的体积而减小半导体器件1中的应力，例如由于半导体器件1的温度变化而引起的机械应力。
第一负载接点11可以是源极接点（S），并且第二负载接点13可以是漏极接点（D）。包括在所述沟槽14中的控制电极141可以是用于控制所述半导体器件1的栅极电极（G）。因此，半导体器件1可以是垂直MOSFET。
如图3A中所示，半导体器件1可包括多个分离的第一半导体接触区121。每个第一半导体接触区121可包括与半导体漂移区122接触的第一半导体主体区121-1。此外，每个第一半导体接触区121可包括第一半导体接触区121-2，其可与第一负载接点11和所述第一半导体主体区121-1两者接触。
例如，用与第一导电性类型互补的第二导电性类型的第二掺杂剂来掺杂每个第一半导体主体区121-1，例如，每个第一半导体主体区121-1可以是p掺杂区。
可以用第一导电性类型的第三掺杂剂来掺杂每个第一半导体接触区121-2。例如，每个第一半导体接触区121-2是n+掺杂半导体区。为了建立第一负载接点11与所述第一半导体接触区121-2之间的电接点，可在每个第一半导体接触区121内布置第一接触元件11-1。例如，第一掺杂剂与第三掺杂剂相同。
例如，第一负载接点11可包括半导体器件1的金属层。第一负载接点11可包括以下材料中的至少一个：铝（Al）、铜（Cu）、镍（Ni）、银（Ag）、金（Au）、铂（Pt）和/或钛（Ti）。第一负载节点11还可例如在面朝半导体区12的第一负载接点11的底部处包括扩散阻挡层（未示出）。所述扩散阻挡层可包括导电氮化物，诸如氮化钽（TaN）、氮化钛（TiN）。此外，在第一负载接点11与半导体区12之间，可布置有接触栓（未示出），其中，此类接触栓可包括硅（Si）和/或钨（W）。另外，半导体区12可包括布置在半导体区12的上表面区域中并接近于第一负载接点11中的上接触层（未示出）。所述上接触层还可包括导电氮化物和/或硅化物，诸如硅化钛、硅化钽和/或硅化钴。
可以与上文相对于第一负载接点11所解释的类似的方式来实现第二负载接点13和第二负载接点13与半导体区12之间的过渡。因此，第二负载节点13还可包括金属层。第二负载接点13可包括以下材料中的至少一个：铝（Al）、铜（Cu）、镍（Ni）、银（Ag）、金（Au）、铂（Pt）和/或钛（Ti）。另外，第二负载节点13可例如在面朝半导体区12的第二负载接点13的上部区域中包括另一扩散阻挡层（未示出）。所述另一扩散阻挡层可包括导电氮化物，诸如氮化钽（TaN）、氮化钛（TiN）。此外，在第二负载接点11与半导体区12之间，可布置另一接触栓（未示出），其中，此类另一接触栓可包括硅（Si）和/或钨（W）。另外，半导体区12可包括布置在半导体区12的下部区域中并接近于第二负载接点13中的下接触层（未示出）。所述下接触层还可包括导电氮化物和/或硅化物，诸如硅化钛、硅化钽和/或硅化钴。
第一接触元件11-1可以是第一半导体区121的部分。此外，所述第一接触元件11-1可包括半导体材料。例如，第一接触元件11-1用与其在所述第一半导体主体区121-1内可存在的相同掺杂剂掺杂，其中，第一接触元件11-1中的掺杂浓度与第一半导体主体区121-1中的掺杂浓度相比可较高。
第二半导体接触区123可被相对高度地掺杂。例如，第二半导体接触区123与第一半导体接触区121-2用相同的掺杂剂掺杂。例如，第二半导体接触区123是n+漏极接触区。
如在图3B中所示，每个控制电极141可以借助于所述绝缘体142与所述第一半导体接触区121-2和所述第一接触元件11-1绝缘。
此外，每个沟槽14可在如图3B中所示的水平横截面中展示出基本上矩形或方形横截面。在另一实施例中，每个沟槽14可在水平横截面中展示出基本上圆形或椭圆形横截面（未示出）。在另一实施例中，每个沟槽14可在水平横截面中展示出具有圆形拐角（未示出）的基本上矩形或方形横截面。
绝缘体142和控制电极141可展示出基本上矩形横截面，诸如基本上方形横截面、具有圆形拐角的基本上方形横截面或者基本上圆形或椭圆形横截面。在实施例中，绝缘体142展示出具有总计达到几µm的边缘宽度的基本上方形横截面。在上述特定沟槽的示例中，所述边缘宽度可总计达到约4.5µm。
图4示意性地图示出根据一个或多个实施例的另一半导体器件1的垂直横截面的区段。图4的半导体器件1的主要设置本质上对应于图1中所示的半导体器件1的设置。在这个范围内，上文对其进行参考。
图4的半导体器件1可展示出本质上对称的垂直结构。例如，根据图4的半导体器件1展示出以下特征：第一半导体接触区121中的每一个包括与半导体漂移区122接触的所述第一半导体主体区121-1和与第一负载接点11接触的所述第一半导体接触区121-2。同样地，根据图4的半导体器件1可包括多个第二半导体接触区123，其中，每个第二半导体接触区123可包括与半导体漂移区122接触的第二半导体主体区123-1和与第二负载接点13接触的第二半导体接触区123-2。此外，第一半导体主体区121-1和第二半导体主体区123-1中的每一个可用与所述第一导电性类型互补的第二导电性类型的第二掺杂剂掺杂。另外，第一半导体接触区121-2和第二半导体接触区123-2中的每一个可用所述第一导电性类型的第三掺杂剂掺杂。从而，半导体器件1可被配置成双向地阻断所述阻断电压并双向地传导负载电流，即从第一负载接点11至第二负载接点13且反之亦然，即从第二负载接点13至第一负载接点11。因此，第一负载接点11可以是第一源极接点（S1）且第二负载接点13可以是第二源极接点（S2）。
为了在第二负载接点13与第二半导体接触区123-2之间建立电接点，在每个第二半导体接触区123内可布置第二接触元件13-1。
与上文提出的第一接触元件11-1相比，可用类似的方式实现第二接触元件13-1。因此，第二接触元件13-1可以是第二半导体区123的部分。此外，所述第二接触元件13-1可包括半导体材料。例如，第二接触元件13-1用与其在第二半导体主体区123-1内可存在的相同掺杂剂掺杂，其中，第二接触元件13-1中的掺杂浓度与第二半导体主体区123-1中的掺杂浓度相比可较高。因此，第二接触元件13-1可以是重p掺杂半导体区。
例如，每个第二半导体接触区123-2是n+掺杂半导体区。此外，第二半导体主体区123-1可以是p掺杂半导体区。
图5A示意性地图示出根据一个或多个实施例的电路布置2的电路图。电路布置2包括用于向负载22供应功率的电源21，其中，电源21具有第一功率输出211和第二功率输出212。电源21被配置成用于在所述第一功率输出211与所述第二功率输出212之间提供大于40V的输出电压。例如，电源21是提供DC电压的电池。
电路布置2还包括负载电流路径23，其中，负载电流路径被配置成用于将负载22耦合到第一功率输出211和第二功率输出212。尽管负载22被示为单个欧姆电阻器，但是应理解的是负载22还可以是消耗电能的负载网络或另一电路配置。例如，负载电流路径23可以包括用于由电源21向负载22输送功率的电缆、连接器和/或其它传输装置。
在所述负载电流路径23内，包括半导体器件1，该半导体器件1包括控制端子17、第一负载端子18和第二负载端子19。例如，电路布置2的半导体器件1展示出如在例如图1至图4中的一个中示出的设置。
因此，所述第一负载端子18可与半导体器件1的所述第一负载接点11进行电接触，第二负载端子19可与所述第二负载接点13进行接触且（一个或多个）所述控制电极141可与半导体器件1的控制端子17进行电接触。因此，流过所述负载电流路径23的负载电流可穿过半导体器件1的第一负载端子18、第一接点11、包括（一个或多个）第一半导体接触区121、半导体漂移区122和（一个或多个）第二半导体接触区123的半导体区12、第二负载接点13和第二负载端子19，如果半导体器件1在导通状态下操作的话。换言之，半导体器件1可借助于所述第一负载端子18和所述第二负载端子19被串联连接到负载22。
电路布置2的半导体器件1可以是n沟道半导体器件1。例如，如上文所解释的，半导体器件1的（一个或多个）栅极控制电极141可被配置成根据所述控制信号同时地在所述第一半导体接触区121内感生反型沟道并在所述半导体漂移区122内感生积累沟道，其中，所述半导体漂移区122可以是n掺杂的。例如，感生的反型沟道和感生的积累沟道形成负载电流沟道，其将第一半导体接触区121和第二半导体区123相互电连接。
电路布置2还包括控制电流路径26，其中，控制电流路径26将电源21耦合到控制端子17。此外，控制电流路径26包括可控开关24，其被配置成用于接收开关控制信号24-1并用于根据所述开关控制信号24-1将控制端子17电连接到第一功率输出211或第二功率输出212。
例如，如果提供开关控制信号24-1，使得半导体器件1的控制端子17被电连接到第一功率输出211。因此，可向控制端子17并随即向所述（一个或多个）控制电极141提供在第一功率输出211处存在的电位。例如，如果在第一功率输出211处存在的电位是高电位，则可控开关24的此类状态可促使半导体器件1被接通，从而允许负载电流流过在半导体器件1外部的电流负载路径23和在半导体其1内部的所述负载电流沟道。在此类配置中，可向负载22以及向半导体器件1的控制端子17两者提供在第一功率输出211处存在的电位。此电位可总计达到超过40V，诸如100V、300V、600V或者甚至超过600V。此外，应注意的是可将第二功率输出212电连接到地线（未示出）。
提供开关控制信号24-1使得控制端子17被电连接到第二功率输出212可引起半导体器件1被关断，从而阻断负载电流通过在半导体器件1外部的负载电流路径23和在半导体器件1内部的所述负载电流沟道的流动，即从而将负载22从电源21断开电连接。如果半导体器件1被实施为p沟道半导体器件，则可应用与上文解释的原理互补的控制方法以便控制此类p沟道半导体器件。
根据实施例，电源21不仅用于向负载22供应电功率，而且充当用于直接地驱动半导体器件1的（一个或多个）控制电极141的栅极驱动器。换言之，可直接地借助于所述电源21来控制半导体器件1。除所述可控开关24之外的另一栅极驱动单元可以是不用的。
根据在图5B中示意性地并示例性地图示出的另一实施例，电路布置2还可包括电荷泵27。可将电荷泵27布置在电源21的下游和可控开关24的上游。此外，可将电荷泵27至少部分地包括在所述控制电流路径26内。例如，电荷泵27被配置成用于接收由电源21提供的输出电压并用于根据电源21的输出电压而产生电荷泵输出电压，其中，电荷泵输出电压与电源21的输出电压相比可更大。所述可控开关24可被布置在电荷泵27下游且可被配置成用于接收电荷泵输出电压。例如，可控开关24被配置成用于根据所述开关控制信号24-1而将控制端子17电连接到电荷泵27的第一输出端子27-1或电荷泵27的第二输出端子27-2，其中，第一输出端子27-1被连接到第一功率输出211，并且其中，第二输出端子27-1被连接到第二功率输出212。
例如，电荷泵27包括输入电容器271和输出电容器272。输出电容器272可被配置成用于向可控开关24提供电荷泵输出电压。此外，电荷泵27可包括第一二极管273和第二二极管274以及开关布置275，其中，电荷泵27的这些部件可被如图5B中所描绘的那样相互连接。第一二极管273和第二二极管274可被包括在所述控制电流路径26内。开关布置275可被配置成用于根据提供给开关布置275的控制信号而将输入电容器271的电极电连接到第一功率输出211或第二功率输出212。输入电容器271的另一电极可被连接到第一二极管273的负电极端口和第二二极管274的正电极端口。可以将第一二极管273的正电极端口连接到第一功率输出211。可将第二二极管274的负电极端口连接到输出电容器272的电极，其可提供所述第一输出端子27-1的电位。输出电容器272的另一电极可提供所述第二输出端子27-2的电位，并且可被连接到第二功率输出212。从而，可将电荷泵27配置成用于产生电荷泵输出电压，其大于由电源21提供的输出电压，诸如由电源21提供的输出电压的约两倍。可以借助于可控开关24将电荷泵输出电压作为所述栅极控制信号提供给控制端子17。
例如，如果半导体器件11仅被很少地开关，则可由所述电荷泵27来控制半导体器件1，因为用于对（一个或多个）栅极电极141充电的平均电流可以是相对低的。
电荷泵27可被配置成用于例如通过在控制端子17与第一负载端子18和第二负载端子19中的一个之间提供电荷泵输出电压来提供其电荷泵输出电压作为栅极控制信号。电荷泵输出电压可超过由所述电源21提供的输出电压。由于导通状态下的半导体器件1的电阻可取决于在控制电极141与第一半导体接触区121之间或在第二半导体接触区123与半导体漂移区122之间施加的电压，所以栅极控制信号的增加电压可导致减小的导通状态电阻。如上文所解释的，可将绝缘体142的阻断能力设计成适应于所述第一半导体接触区121与所述第二半导体接触区123之间的半导体器件1的最大阻断能力，即半导体器件1的所述阻断电压。然而，可以将半导体器件1设计成使得所述第一半导体接触区121与所述第二半导体接触区123之间的此阻断能力超过由电源21提供的输出电压，例如，以便在例如在关断通过负载22的负载电流期间可发生的暂态电压的情况下留下一定的净空。因此，所述电荷泵27可用来以超过由电源21提供的输出电压的电压生成栅极控制信号。
可借助于半导体开关布置或借助于机械开关来实现可控开关24。
可将负载连接在第一功率输出211与第二负载端子19之间（如图5A和图5B中所示）或者替换地或另外在所述第二功率输出212与所述第一负载端子18之间。
此外，应理解的是控制电流路径26可展示出欧姆电阻，诸如栅极电阻器。此外，控制电流路径26可包括另一二极管（未示出），例如，以使得另一二极管避免包括在（一个或多个）控制电极141中的电荷的耗散（例如在电源21的电压突然减小的情况下）的方式布置的另一二极管。例如，所述另一二极管可展示出负电极端口和正电极端口，其中，负电极端口被电连接到控制端子17，并且正电极端口被连接到第一功率输出211或者所述第一输出端子27-1，如果电路布置2包括电荷泵27的话。
图6示意性地图示出根据一个或多个实施例的另一电路布置2的电路图。本质上，图6中所示的电路布置2的设置对应于图5A中所示的电路布置2的设置。根据图6中所示的实施例，电源21是在所述第一功率输出211与所述第二功率输出212之间提供AC电压的AC电源。在这种情况下，电路布置2可另外包括整流器电路25，诸如二极管电桥。例如，整流器电路25包括如图6中所示的四个二极管251、252、253和254。此外，整流器电路25可包括缓冲电容器255，其提供对应于整流的AC电压的DC电压。可借助于DC端子255-1和255-2来提供缓冲电容器255的DC电压。
半导体器件1的控制端子17借助于可包括可控开关24和串联电阻器171（其可以是栅极电阻器）的所述控制电流路径26被耦合到所述DC端子255-1和255-2。
关于图6中所示的电路布置2的操作，参考已经相对于图5A和5B进行的说明。例如，通过提供开关控制信号24-1使得控制端子17被电连接（经由串联电阻器171）到DC端子255-1来接通半导体器件1。此外，可以通过提供开关控制信号24-1使得控制端子17被电连接（经由串联电阻器171）到其它DC端子255-2来关断半导体器件1。
此外，应理解的是根据图6的电路布置2还可包括电荷泵27。例如，可将电荷泵27布置在缓冲电容器255的下游和可控开关24的上游。
可通过以总计达到半导体器件1的所述阻断电压的至少50%的电压向所述（一个或多个）控制电极141提供所述栅极控制信号来操作如在图1至图6中的一个或多个中示意性地示出的半导体器件1。例如，如从图5A、5B和图6中所示的实施例可以推导出的，半导体器件1不仅可被配置成用于阻断总计达到由电源21提供的输出电压的超过100%的电压，而且还可用展示出也总计达到电源21的输出电压的至少100%的电压的栅极控制信号（提供给控制端子17）操作。因此，可以将绝缘体142配置成用于耐受此类电压。
如上文所解释的，根据一个或多个实施例，可以通过以总计达到所述阻断电压的至少50%的电压向控制电极141提供所述栅极控制信号来接通半导体器件。例如，为了将半导体器件1的状态例如从截止状态变成导通状态或者反过来，栅极控制信号的电压可总计达到至少40V。
上述实施例包括负载有时应被连接到电源且有时被从电源断开连接的认识。偶尔，将负载连接到电源和将负载从电源断开连接的比率可能是非常低的，诸如每小时一次、一天一次或者在负载的整个寿命内仅一次。例如，所谓的主要开关或主开关被用于实现此类低比率连接/断开连接功能。在故障的情况下，诸如电网故障或电池故障或质量损失，可能期望将负载从电源断开连接。例如，可将机械开关用于实现所述连接/断开连接功能。
然而，此类机械开关可展示出相对高的开关延迟时间，这在有故障的情况下可导致电源和/或负载的损坏。另一方面，如果机械开关常常被进行开关，即常常被用于将负载从电源断开连接/连接到电源，则机械开关的磨损还造成损坏或者甚至导致开关的功能损失。
根据一个或多个实施例，提出了使用半导体器件而不是机械开关来实现所述连接/断开连接功能，例如，如在图1至图6中的一个中示意性地示出的半导体器件。此类半导体器件可展示出相对低的导通状态电阻，并且因此可适合于以仅仅很少的损耗在相对长的持续时间内连续地载送负载电流。例如，可通过以所述相对高的电压提供所述栅极控制信号来减小导通状态电阻，所述相对高的电压可如上文详述的那样在半导体器件的阻断电压的范围内，例如阻断电压的至少50%、阻断电压的至少75%或者甚至更高，诸如阻断电压的至少100%。由于半导体器件的低比率开关操作，所以不必一定是相对于低开关损耗、而是独有地相对于低导通状态损耗来设计半导体器件。
在从属权利要求中定义了其它实施例的特征。可将其它实施例的特征和上述实施例的特征相互组合以便形成附加实施例，只要所述特征未被明确地描述为是彼此的替换即可。
为了促进在图中示意性地示出的示例性实施例的理解，已经用“G”来标记所述控制电极141中的某些，其可以是用于“栅极”的缩写。已经用可以是用于“源极”的缩写的“S”或者分别用可以是用于“漏极”的缩写的“D”来标记接点11和13。
如上文所解释的，绝缘体142可包括电介质材料。例如，绝缘体142包括以下各项中的至少一个：二氧化硅、氮化硅、氧氮化硅、氧化铪。此外，绝缘体142可包括所谓的高k电介质。并且，绝缘体142可以包括此类材料的混合物或合金和/或多层不同的电介质材料。
关于（一个或多个）栅极电极141，应注意的是栅极电极可包括多晶硅、金属氮化物、金属和/或导电陶瓷和/或此类材料的混合物或合金和/或多层不同的导电材料。
如上文所解释的，半导体区可主要由半导体漂移区122、例如n-漂移区构成，其中，诸如pn结之类的半导体结可由第一半导体接触区121与半导体漂移区122之间的分别过渡和/或由第二半导体接触区123与半导体漂移区122之间的分别过渡形成。
此外，在本说明书内，术语“掺杂浓度”可指代整体掺杂浓度或者平均掺杂浓度或特定半导体区的片载荷子浓度。因此，例如，说特定半导体区展示出与另一半导体区的掺杂浓度相比较高或较低的某个掺杂浓度的说明可指示所述半导体区的分别平均掺杂浓度彼此不同。
例如，在半导体漂移区122中存在的所述漂移区掺杂浓度可以是相对于半导体漂移区122的整个体积的平均掺杂浓度。此外，在半导体接触区121和123中、诸如在所述第一和第二半导体接触区121-1和123-1中存在的所述掺杂浓度可以是相对于第一或者第二半导体接触区的整个体积的分别平均掺杂浓度。
在上文中，解释了关于半导体器件的实施例、关于包括半导体器件的电路布置的实施例和关于控制半导体器件的方法的实施例。例如，这些半导体器件是基于硅（Si）。因此，单晶半导体区或层（例如，示例性实施例的半导体区121、122、123）通常是单晶Si区或Si层。在其它实施例中，可采用多晶或非晶硅。
然而，应理解的是半导体区121、122、123可以由适合于制造半导体器件的任何半导体材料制成。此类材料的示例包括但不限于诸如硅（Si）或锗（Ge）之类的元素半导体材料、诸如碳化硅（SiC）或硅锗（SiGe）之类的IV族化合物半导体材料、诸如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、磷化铟镓（InGaPa）、氮化铝镓（AlGaN）、氮化铝铟（AlInN）、氮化铟镓（InGaN）、氮化铝镓铟（AlGaInN）或磷砷化铟镓（InGaAsP）之类的二元、三元或四元III-V半导体材料以及诸如碲化镉（CdTe）和碲化汞镉（HgCdTe）之类的二元或三元II-VI半导体材料，仅举几个例子。上述半导体材料也称为“同质结半导体材料”。当将两个不同半导体材料组合时，形成异质结半导体材料。异质结半导体材料的示例包括但不限于氮化铝镓（AlGaN）-氮化铝镓铟（AlGainN）、氮化铟镓（InGaN）-氮化铝镓铟（AlGaInN）、氮化铟镓（InGaN）-氮化镓（GaN）、氮化铝镓（AlGaN）-氮化镓（GaN）、氮化铟镓（InGaN）-氮化铝镓（AlGaN）、硅-碳化硅（SixC1-x）和硅-SiGe异质结半导体材料。对于功率半导体器件应用而言，当前主要使用Si、SiC、GaAs和GaN材料。
诸如“下面”、“以下”、“下”、“之上”、“上”等空间相对术语为了便于描述而被用来解释一个元件相对于第二元件的定位。这些术语意图涵盖除与图中所描绘的那些不同的取向之外的分别器件取向。此外，还使用诸如“第一”、“第二”等术语来描述各种元件、区域、区段等，并且其也不意图是限制性的。相同的术语遍及本描述指代相同元件。
如本文所使用的术语“具有”、“包含”、“包括”、“展示出”等是开放式术语，其指示所述元件或特征的存在，但不排除附加元素或特征。如本文所使用的冠词“一”、“一个”和“该”意图也包括复数形式，除非上下文另外清楚地指明。
着眼于上述变化和应用范围，应理解的是本发明不受前文描述的限制，也不受附图的限制。替代地，本发明仅仅受到以下权利要求及其法定等价物的限制。

Claims (17)

1.一种半导体器件（1），所述半导体器件（1）包括第一负载接点（11）、第二负载接点（13）和位于所述第一负载接点（11）与所述第二负载接点（13）之间的半导体区（12），其中所述半导体区（12）包括：
-第一半导体接触区（121），所述第一半导体接触区（121）与第一负载接点（11）接触；
-第二半导体接触区（123），所述第二半导体接触区（123）与第二负载接点（13）接触；
-半导体漂移区（122），所述半导体漂移区（122）位于第一半导体接触区（121）与第二半导体接触区（123）之间并且用第一导电性类型的第一掺杂剂掺杂，其中，半导体漂移区（122）将第一半导体接触区（121）耦合到第二半导体接触区（123），
其中半导体器件（1）还包括：
沿着从第一半导体接触区（121）指向第二半导体接触区（123）的延伸方向（Y）延伸到半导体区（12）中的沟槽（14），所述沟槽（14）包括控制电极（141）和绝缘体（142），所述绝缘体（142）使控制电极（141）从半导体区（12）绝缘，
并且其中
-控制电极（141）在所述沟槽（14）内沿着所述延伸方向（Y）延伸至少远到在所述延伸方向（Y）上的所述半导体漂移区（122）的总延伸的75%；
-半导体漂移区（122）展示出所述第一掺杂剂的漂移区掺杂浓度，漂移区掺杂浓度和半导体漂移区（122）的所述总延伸定义半导体器件（1）的阻断电压；以及
-半导体器件（1）被配置成根据通过在控制电极（141）与第一负载接点（11）和第二负载接点（13）中的一个之间施加电压而提供给控制电极（141）的栅极控制信号而被设定在导通状态以便在第一负载接点（11）与第二负载接点（13）之间传导负载电流，并且其中，在导通状态期间，绝缘体（142）配置成用于使总计达到所述阻断电压的至少50%的栅极控制信号的电压绝缘。
2.根据权利要求1所述的半导体器件（1），其中：
-第一半导体接触区（121）包括与半导体漂移区（122）接触的第一半导体主体区（121-1）和与第一负载接点（11）接触的第一半导体接触区（121-2）；
-第二半导体接触区（123）包括与半导体漂移区（122）接触的第二半导体主体区（123-1）和与第二负载接点（13）接触的第二半导体接触区（123-2）；
-第一半导体主体区（121-1）和第二半导体主体区（123-1）中的每个用与所述第一导电性类型互补的第二导电性类型的第二掺杂剂来掺杂；
-第一半导体接触区（121-2）和第二半导体接触区（123-2）中的每个用所述第一导电性类型的第三掺杂剂来掺杂。
3.根据权利要求1或权利要求2所述的半导体器件（1），
其中，所述控制电极（141）具有近端（141-1）和远端（142-2）并沿着所述延伸方向（Y）从近端（141-1）延伸到远端（141-2）达到半导体漂移区（122）的所述总延伸的超过100%。
4.根据权利要求1或权利要求2所述的半导体器件（1），
其中，所述阻断电压为至少40V。
5.根据权利要求1或权利要求2所述的半导体器件（1），
其中，绝缘体（142）被配置成用于使在控制电极（141）与第一负载接点（11）和第二负载接点（13）中的所述一个之间施加的栅极控制信号的电压绝缘，该电压总计达到所述阻断电压的至少100%。
6.根据权利要求1或权利要求2所述的半导体器件（1），
其中，绝缘体（142）被至少部分地实现为拓扑绝缘体。
7.根据权利要求1或权利要求2所述的半导体器件（1），
其中，绝缘体（142）展示出至少1μm的在垂直于所述延伸方向（Y）的方向上的厚度（T）。
8.根据权利要求1或权利要求2所述的半导体器件（1），
其中，绝缘体（142）展示出沿着所述延伸方向（Y）增加的在垂直于所述延伸方向（Y）的方向上的厚度（T）。
9.根据权利要求1或权利要求2所述的半导体器件（1），
其中，控制电极（141）与第一负载接点（11）和第二负载接点（13）绝缘。
10.根据权利要求1或权利要求2所述的半导体器件（1），
其中，所述半导体器件（1）是单极半导体器件。
11.根据权利要求1或权利要求2所述的半导体器件（1），
其中，所述控制电极（141）被配置成用于接收栅极控制信号并用于根据所述栅极控制信号同时地在所述第一半导体接触区（121）内感生反型沟道并在所述半导体漂移区（122）内感生积累沟道。
12.根据权利要求11所述的半导体器件（1），
其中，感生的反型沟道和感生的积累沟道形成负载电流沟道，其将第一半导体接触区（121）和第二半导体接触区（123）至少部分地相互电连接。
13.根据权利要求1所述的半导体器件（1），
其中，所述第一半导体接触区（121）用与第一导电性类型互补的第二导电性类型的第二掺杂剂掺杂。
14.根据权利要求13所述的半导体器件（1），
其中，所述第一半导体接触区（121）内的掺杂浓度为漂移区掺杂浓度的至少十倍。
15.根据权利要求1所述的半导体器件（1），
其中，所述第二半导体接触区（123）用第一或第二导电性类型的第三掺杂剂掺杂。
16.根据权利要求15所述的半导体器件（1），
其中，所述第二半导体接触区（123）内的掺杂浓度为漂移区掺杂浓度的至少十倍。
17.一种控制半导体器件（1）的方法，该半导体器件（1）包括第一负载接点（11）、第二负载接点（13）和位于所述第一负载接点（11）与所述第二负载接点（13）之间的半导体区（12），
其中，所述半导体区（12）包括：
-第一半导体接触区（121），第一半导体接触区（121）与第一负载接点（11）接触；
-第二半导体接触区（123），第二半导体接触区（123）与第二负载接点（13）接触；
-半导体漂移区（122），该半导体漂移区（122）位于第一半导体接触区（121）与第二半导体接触区（123）之间并用第一导电性类型的第一掺杂剂掺杂，其中，半导体漂移区（122）将第一半导体接触区（121）耦合到第二半导体接触区（123），
其中，所述半导体器件（1）还包括：
-沟槽（14），其沿着从第一半导体接触区（121）指向第二半导体接触区（123）的延伸方向（Y）延伸到半导体区（12）中，该沟槽（14）包括控制电极（141）和绝缘体（142），该绝缘体（142）使控制电极（141）与半导体区（12）绝缘，
并且其中
-控制电极（141）在所述沟槽（14）内沿着所述延伸方向（Y）延伸至少远到在所述延伸方向（Y）上的所述半导体漂移区（122）的总延伸的75%；
-所述半导体漂移区（122）展示出所述第一掺杂剂的漂移区掺杂浓度，该漂移区掺杂浓度和半导体漂移区（122）的所述总延伸定义半导体器件（1）的阻断电压；
并且其中，所述方法包括：
-以总计达到所述阻断电压的至少50%的电压向所述控制电极（141）提供栅极控制信号。
CN201610042535.4A 2015-01-22 2016-01-22 可用高栅极电压操作的高电压晶体管 Active CN105826388B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102015201045.7 2015-01-22
DE102015201045.7A DE102015201045B4 (de) 2015-01-22 2015-01-22 Mit einer hohen Gate-Spannung betreibbarer Hochspannungstransistor, Verfahren zum Steuern desselben und Schaltungsanordnung

Publications (2)

Publication Number Publication Date
CN105826388A CN105826388A (zh) 2016-08-03
CN105826388B true CN105826388B (zh) 2020-02-21

Family

ID=56364483

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610042535.4A Active CN105826388B (zh) 2015-01-22 2016-01-22 可用高栅极电压操作的高电压晶体管

Country Status (3)

Country Link
US (1) US9691892B2 (zh)
CN (1) CN105826388B (zh)
DE (1) DE102015201045B4 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016112721B4 (de) 2016-07-12 2022-02-03 Infineon Technologies Ag n-Kanal-Leistungshalbleitervorrichtung mit p-Schicht im Driftvolumen
WO2018047561A1 (ja) * 2016-09-09 2018-03-15 富士電機株式会社 電力素子の駆動回路
DE102018107094B4 (de) 2018-03-26 2021-04-15 Infineon Technologies Austria Ag Multi-Package-Oberseitenkühlung und Verfahren zu deren Herstellung
EP3726587A1 (en) * 2019-04-16 2020-10-21 Infineon Technologies Austria AG Semiconductor transistor device and method of manufacturing the same
FR3096832B1 (fr) * 2019-05-28 2022-05-13 St Microelectronics Rousset Structure de transistor

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3155894B2 (ja) * 1994-09-29 2001-04-16 株式会社東芝 半導体装置およびその製造方法
US5637898A (en) * 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
ITMI20010039A1 (it) * 2000-01-14 2002-07-11 Denso Corp Dispositivo a semiconduttori e metodo per la fabbricazione dello stesso
JP2003017595A (ja) * 2001-06-29 2003-01-17 Toshiba Corp 半導体装置
JP4421144B2 (ja) * 2001-06-29 2010-02-24 株式会社東芝 半導体装置
JP2006344760A (ja) * 2005-06-08 2006-12-21 Sharp Corp トレンチ型ｍｏｓｆｅｔ及びその製造方法
WO2014128914A1 (ja) * 2013-02-22 2014-08-28 トヨタ自動車株式会社 半導体装置
US9658638B2 (en) * 2013-03-14 2017-05-23 Cree, Inc. Buck-boost voltage converter circuits for solid state lighting apparatus
US9105470B2 (en) * 2013-05-07 2015-08-11 Infineon Technologies Austria Ag Semiconductor device
DE102014114230B4 (de) * 2014-09-30 2021-10-07 Infineon Technologies Ag Halbleitervorrichtung und Herstellungsverfahren hierfür
US9837526B2 (en) * 2014-12-08 2017-12-05 Nxp Usa, Inc. Semiconductor device wtih an interconnecting semiconductor electrode between first and second semiconductor electrodes and method of manufacture therefor
US20160172295A1 (en) * 2014-12-16 2016-06-16 Infineon Technologies Americas Corp. Power FET Having Reduced Gate Resistance

Also Published As

Publication number Publication date
DE102015201045B4 (de) 2019-09-26
DE102015201045A1 (de) 2016-07-28
US20160218209A1 (en) 2016-07-28
CN105826388A (zh) 2016-08-03
US9691892B2 (en) 2017-06-27

Similar Documents

Publication Publication Date Title
US9373692B2 (en) Method for forming a semiconductor device with an integrated poly-diode
US9859272B2 (en) Semiconductor device with a reduced band gap zone
CN105826388B (zh) 可用高栅极电压操作的高电压晶体管
US10164079B2 (en) Power semiconductor device
CN107978633B (zh) 包含晶体管器件的半导体器件
CN106252397B (zh) 具有降低的发射极效率的半导体器件
US9608092B2 (en) Method of manufacturing a semiconductor device having a rectifying junction at the side wall of a trench
US9412827B2 (en) Vertical semiconductor device having semiconductor mesas with side walls and a PN-junction extending between the side walls
US10672767B2 (en) Power semiconductor device having different channel regions
US10347754B2 (en) Power semiconductor device with dV/dt controllability through select trench electrode biasing, and method of manufacturing the same
US11848354B2 (en) Diode structure of a power semiconductor device
US9412854B2 (en) IGBT module and a circuit
CN105702719A (zh) 具有改进稳定性的功率半导体器件及其生产方法
CN110610935B (zh) 电力电子装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant