CN102254796B - 形成交替排列的p型和n型半导体薄层的方法 - Google Patents

形成交替排列的p型和n型半导体薄层的方法 Download PDF

Info

Publication number
CN102254796B
CN102254796B CN201010180113.6A CN201010180113A CN102254796B CN 102254796 B CN102254796 B CN 102254796B CN 201010180113 A CN201010180113 A CN 201010180113A CN 102254796 B CN102254796 B CN 102254796B
Authority
CN
China
Prior art keywords
groove
silicon
type
epitaxial
epitaxy layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201010180113.6A
Other languages
English (en)
Other versions
CN102254796A (zh
Inventor
刘继全
肖胜安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201010180113.6A priority Critical patent/CN102254796B/zh
Priority to US13/106,778 priority patent/US20110287613A1/en
Publication of CN102254796A publication Critical patent/CN102254796A/zh
Application granted granted Critical
Publication of CN102254796B publication Critical patent/CN102254796B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Ceramic Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明公开了一种形成交替排列的P型和N型半导体薄层的方法，在衬底硅片上生长一层外延层；在所述外延层上形成沟槽；采用硅源气体、氢气、卤化物气体和掺杂气体的混合气体在所述沟槽内进行反型硅外延生长，填充该沟槽；进行硅外延生长时，在沟槽底部侧壁的生长速率大于沟槽顶部侧壁的生长速率，且使沟槽底部的掺杂浓度高于沟槽内其余部位的掺杂浓度。本发明能使沟槽底部以下的外延层被耗尽，提高器件的击穿电压。适用于超级结MOS器件。

Description

形成交替排列的P型和N型半导体薄层的方法
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种形成交替排列的P型和N型半导体薄层的方法。
背景技术
超级结结构的MOSFET器件如图1所示，在硅衬底(N+硅基片)1上的外延层2内有沟槽型的具有相反导电类型填充的外延层3，该区域顶部从外向内依次被P阱区5、N+阱区6、P+注入层7包围。在两个沟槽型外延层3之间、N外延层2之上设有多晶硅4，多晶硅4上设有层间介质8，源金属电极9覆盖整个层间介质8和外延层3。在硅衬底1的背面有背面金属电极(漏极)10。
该器件主要的难点是交替排列的P型和N型半导体薄层结构的形成。该结构现有的形成工艺方法有两种：
参见图2所示，第一种方法是，首先在硅衬底1上生长一层外延层11，然后在外延层11中合适的位置进行注入掺杂形成离子注入区12；在原有的外延层11之上再生长一层外延层11，在新生长的外延层11中，与前次进行注入掺杂相同的注入位置进行注入掺杂形成离子注入区12。这样经过多次的循环外延生长和注入，直至外延13的厚度达到所需要的沟道深度。在炉管进行注入掺杂区扩散使多个离子注入区形成一完整的掺杂区14，这样完整的P(或N)型半导体薄层才算完成。该方法存在的问题是：成本较高。外延和注入都是半导体制造中成本较高的工艺，特别是外延，在一般的半导体制造中一般只有一次。另外，工艺难以控制多次的外延生长要求相同的电阻率，相同的膜质量，对工艺的稳定性方面要求较高；每次注入都要求在相同的位置，对注入的对准、精度方面都要求很高。
另外一种制造工艺是：首先在硅衬底31上生长一层厚的硅外延层32，然后在此硅外延层32上形成沟槽35，再用与硅外延层32有相反掺杂的硅外延33填充沟槽35(见图3)。填充沟槽35内的硅外延33的掺杂浓度一般是均匀的。但由于一般情况下沟槽35的底部不接触到硅衬底31(见图3)，会导致位于沟槽35底部以下至硅衬底31以上之间的N型硅外延层32在工作时不会被完全耗尽，将导致击穿电压的降低。
发明内容
本发明要解决的技术问题是提供一种形成交替排列的P型和N型半导体薄层的方法，使沟槽底部以下的外延层能被耗尽，提高器件的击穿电压。
为解决上述技术问题，本发明的形成交替排列的P型和N型半导体薄层的方法采用的第一种技术方案是：
步骤一，在衬底硅片上生长一层N型外延层；
步骤二，在所述N型外延层上形成沟槽；
步骤三，采用硅源气体、氢气、卤化物气体和掺杂气体的混合气体在所述沟槽内进行P型硅外延生长，填充该沟槽；
进行P型硅外延生长时，在沟槽底部侧壁的生长速率大于沟槽顶部侧壁的生长速率，且使沟槽底部的掺杂浓度高于沟槽内其余部位的掺杂浓度；形成位于沟槽内的下部的下层硅外延层和位于沟槽内上部的上层硅外延层；
设沟槽的宽度为m，沟槽之间的间距为w，沟槽底部距衬底硅片的距离为t2；上层硅外延层的平均厚度为t1，下层硅外延层的掺杂浓度为x1，上层硅外延层的掺杂浓度为x2；则x1／x2=1+mt2／wt1。
本发明的形成交替排列的P型和N型半导体薄层的方法采用的第二种技术方案是：
步骤一，在衬底硅片上生长一层P型外延层；
步骤二，在所述P型外延层上形成沟槽；
步骤三，采用硅源气体、氢气、卤化物气体和掺杂气体的混合气体在所述沟槽内进行N型硅外延生长，填充该沟槽；
进行N型硅外延生长时，在沟槽底部侧壁的生长速率大于沟槽顶部侧壁的生长速率，且使沟槽底部的掺杂浓度高于沟槽内其余部位的掺杂浓度；形成位于沟槽内的下部的下层硅外延层和位于沟槽内上部的上层硅外延层；
设沟槽的宽度为m，沟槽之间的间距为w，沟槽底部距衬底硅片的距离为t2；上层硅外延层的平均厚度为t1，下层硅外延层的掺杂浓度为x1，上层硅外延层的掺杂浓度为x2；则x1／x2=1+mt2／wt1。
在上述两种技术方案中：
步骤一中所述外延层的生长厚度为1.0-100.0μm。
步骤二中所述沟槽的宽度为0.2-10.0μm，深度为0.8-98.0μm。
步骤三中所述硅外延生长的温度为800-1300摄氏度，压力为0.01-760托。
步骤三中所述硅源气体为一氯氢硅、二氯二氢硅、三氯氢硅和四氯氢硅中的至少一种。
步骤三中所述卤化物气体为氯化氢和氟化氢中的至少一种。
步骤三中所述掺杂气体为硼烷、磷烷和砷烷中的至少一种。
现有技术中，在超级结交替的P型和N型半导体薄层形成过程中，由于沟槽底部未接触到衬底硅片，在沟槽内填充均匀掺杂反型外延，使沟槽底部以下外延层不能被完全耗尽，从而导致击穿电压的降低。
采用本发明的方法可以获得在沟槽内掺杂不均匀的硅外延层，即沟槽底部的硅外延生长的掺杂浓度高，在远离沟槽底部的硅外延生长的掺杂浓度低；这样在器件工作时，沟槽两侧外延层被耗尽的同时，沟槽底部以下的外延层也被耗尽，从而可以提高器件的击穿电压。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是超级结MOS管单元结构示意图；
图2是现有的第一种交替排列的P型和N型半导体薄层制造方法示意图；
图3是现有的第二种交替排列的P型和N型半导体薄层制造方法示意图；
图4-8是本发明的方法制造工艺流程示意图；
图9是本发明的方法工艺流程图。
具体实施方式
在进行硅外延生长填充沟槽的过程中，采用硅源气体、氢气、卤化物气体和掺杂气体的混合气体在所述沟槽内进行反型硅外延生长，填充该沟槽。由于卤化物气体对硅的刻蚀作用，则能使沟槽底部侧壁的硅外延生长速率大于沟槽顶部侧壁硅外延生长的速率。在本发明中，通过调节硅源气体和卤化物气体的流量以及其他工艺参数(例如温度，压力，氢气流量等)，使硅外延生长在沟槽底部侧壁的生长速率高于沟槽顶部侧壁的生长速率。由于沟槽底部外延生长速率高，硅外延层首先在沟槽底部生长起来；在硅外延生长过程中，通过在不同的时间段改变掺杂气体(例如硼烷)的流量或其他工艺参数(例如温度，压力，氢气流量等)使靠近沟槽底部的硅外延层的掺杂浓度高于远离沟槽底部的硅外延层的掺杂浓度。典型的做法是：在硅外延生长初期，通入相对比较高的掺杂气体的流量，使外延生长初期具有高的掺杂浓度；一定时间后，降低掺杂气体的流量，使在后期生长的硅外延层具有相对低的掺杂浓度。由于硅外延生长初期形成的硅外延层靠近沟槽底部，而硅外延生长的后期形成的硅外延层远离沟槽底部，因此沟槽内填充的硅外延层从掺杂浓度上分为两层：即靠近沟槽底部的下层硅外延层和远离沟槽底部的上层硅外延层。当然，硅外延生长也可以分两步进行，第一步，开始进行硅外延生长时，使沟槽底部侧壁的生长速率远大于沟槽顶部侧壁的生长速率，并形成位于沟槽内下部的下层硅外延层；第二步，经过一定时间后，使沟槽顶部侧壁的生长速率接近沟槽底部侧壁的生长速率，并形成位于沟槽内上部的上层硅外延层；下层硅外延层的掺杂浓度高于上层外延层的掺杂浓度。
设沟槽的宽度为m，沟槽之间的间距为w，槽底部距衬底硅片的距离为t2；上层硅外延层的平均厚度为t1，下层硅外延层的掺杂浓度为x1，上层硅外延层的掺杂浓度为x2(参见图6-8)；根据超级结原理，上述参数应满足关系式：x1／x2=1+mt2／wt1。优选地，t1／t2=m／w且x1=2x2。
下面结合图9，通过以下实施例对本发明作进一步的说明：
实施实例1
采用具有高掺杂的N型杂质衬底硅片51。在该衬底硅片51上生长低掺杂的N型厚外延层52(参见图4)，外延层52的厚度在40.0μm-50.0μm之间。在外延层52的上表面生长一层或几层氧化硅作为沟槽刻蚀的掩膜，在外延层52中刻蚀出深度为35.0-50.0μm的沟槽55(参见图5)。沟槽刻蚀后氧化硅掩膜可以去除也可以保留。如果保留氧化硅掩膜，在后续的硅外延生长填充沟槽55的过程中，通过调整硅源流量和卤化物气体流量的比例，可以达到硅不在氧化硅表面上生长的效果。沟槽55刻蚀后，用P型硅外延生长工艺填充沟槽55。
用P型硅外延生长工艺填充沟槽55时，采用硅源气体、氢气、卤化氢气体和掺杂气体的混合气体在沟槽55内进行外延生长。不同的硅源气体，应采用不同的生长温度和不同的压力：含氯越高的硅源气体，反应温度应越高，压力也应相应升高，否则容易有晶格缺陷产生。调节硅源气体和卤化氢气体流量的比列以及其他工艺参数，使硅外延生长在沟槽55底部侧壁的生长速率快，在沟槽55顶部侧壁的生长速率慢。在硅外延生长初期，通入高的掺杂气体的流量，使初始形成的外延层具有高的掺杂浓度(参见图6)；随后降低掺杂气体的流量，使其在后期形成的外延层具有低的掺杂浓度(参见图7)。完全填充沟槽55后，由于外延的过剩生长，沟槽55处的表面高度一般会高于其他地方，所以最后用化学机械研磨方法对硅片表面进行平坦化(参见图8)。
深沟槽刻蚀的掩膜所用的氧化硅膜可以高温氧化形成，也可以是CVD淀积形成，还可以二者兼有。掩膜还可以是氮化物膜，氮氧化物膜，或者是氧化物膜、氮化物膜和氮氧化物膜中的两种或三种。沟槽刻蚀后P型硅外延生长前掩膜可以是全部保留，也可以是部分保留，还可以全部不保留。
若P型硅外延生长时有硬掩膜保留，则此硬掩膜可以在外延后去除，也可以保留到化学机械研磨，作为化学机械研磨的阻挡层，在化学机械研磨后去除。
实施实例2
采用具有高掺杂的N型杂质衬底硅片51，在此衬底硅片51上生长低掺杂的N型厚外延层52(参见图4)，外延层52的厚度在40.0μm-50.0μm之间。在外延层52的上表面生长一层或几层氧化硅作为沟槽刻蚀的掩膜，在外延层52中刻蚀出深度为35.0-50.0μm沟槽55(参见图5)。
沟槽刻蚀后氧化硅掩膜可以去除也可以保留。如果保留氧化硅掩膜，在后续的硅外延生长填充沟槽55的过程中，通过调整硅源流量和卤化物气体流量的比例，可以达到硅不在氧化硅表面上生长的效果。沟槽55刻蚀后，用P型硅外延生长工艺填充沟槽55。
用P型硅外延生长工艺填充沟槽55时，采用硅源气体、氢气、卤化氢气体和掺杂气体的混合气体在沟槽55内进行外延生长。不同的硅源气体，应采用不同的生长温度和不同的压力：含氯越高的硅源气体，反应温度应越高，压力也应相应升高，否则容易有晶格缺陷产生。调节硅源气体和卤化氢气体流量的比列以及其他工艺参数，使硅外延生长初期外延膜在沟槽55底部侧壁的生长速率显著高于沟槽55顶部侧壁，且通入高的掺杂气体的流量，使其在沟槽55底部形成的外延层具有高的掺杂浓度(参见图6)；随后调整硅源气体和卤化物气体的流量，提高沟槽55顶部侧壁外延的生长速率，同时降低掺杂气体的流量，使其在后期形成的远离沟槽底部的外延层具有低的掺杂浓度(参见图7)。完全填充沟槽55后，由于外延的过剩生长，沟槽55处的表面高度一般会高于其他地方，所以最后用化学机械研磨方法对硅片表面进行平坦化(参见图8)。
深沟槽刻蚀的掩膜所用的氧化硅膜可以高温氧化形成，也可以是CVD淀积形成，还可以二者兼有。掩膜还可以是氮化物膜、氮氧化物膜，或者是氧化物膜、氮化物膜和氮氧化物膜中的两种或三种。沟槽刻蚀后硅外延生长前掩膜可以是全部保留，也可以是部分保留，还可以全部不保留。
若外延生长时有硬掩膜保留，则此硬掩膜可以在外延后去除，也可以保留到化学机械研磨，作为化学机械研磨的阻挡层，在化学机械研磨后去除。
实施实例3
采用具有高掺杂的N型杂质衬底硅片51，在该衬底硅片51上生长低掺杂的N型厚外延层52(参见图4)，外延层52的厚度在40.0μm-50.0μm之间。在外延层52的上表面生长一层或几层氧化硅膜，该氧化硅膜可以避免后续的硅外延填充时硅外延在沟槽表面生长，防止沟槽在填充过程中过早的封口，从而降低沟槽填充的难度。用光刻胶作为沟槽刻蚀的掩膜，在外延层52中刻蚀出深度为35.0-50.0μm的沟槽55(参见图5)。沟槽55刻蚀后去除光刻胶。用P型硅外延生长工艺填充沟槽55。
用P型硅外延生长工艺填充沟槽55时，采用硅源气体、氢气、卤化物气体和掺杂气体的混合气体进行外延生长。通过调整硅源气体流量和卤化物气体流量的比例，可以达到硅不在氧化硅表面上生长的效果。不同的硅源气体，应采用不同的生长温度和不同的压力：含氯越高的硅源气体，反应温度应越高，压力也应相应升高，否则容易有晶格缺陷产生。调节硅源气体和卤化氢气体流量的比列以及其他工艺参数，使硅外延在沟槽底部生长速率快，在沟槽顶部生长速率慢。在硅外延生长初期，通入高的掺杂气体的流量，使初始形成的外延层具有高的掺杂浓度(参见图6)；随后降低掺杂气体的流量，使其在后期形成的外延层具有低的掺杂浓度(参见图7)。在完全填充沟槽55后，由于外延的过剩生长，沟槽55处的表面高度一般会高于其他地方，所以最后用化学机械研磨方法对硅片表面进行平坦化(参见图8)。
沟槽55表面的氧化硅膜可以高温氧化形成，也可以是CVD淀积形成，还可以二者兼有。氧化硅膜还可以被氮化物膜、氮氧化物膜，或者是氧化物膜、氮化物膜和氮氧化物膜中的一种、两种或三种代替。沟槽外延填充后氧化物膜、氮化物膜或氮氧化物膜可以去除，也可以保留到化学机械研磨，作为化学机械研磨时的阻挡层。
实施实例4
采用具有高掺杂的N型杂质衬底硅片51，在该衬底硅片51上生长低掺杂的N型厚外延层(参见图4)，外延层的厚度在40.0μm-50.0μm之间。在外延层52的上表面生长一层或几层氧化硅膜，该氧化硅膜可以避免后续的硅外延填充时硅外延在沟槽表面生长，防止沟槽在填充过程中过早的封口，从而降低沟槽填充的难度。用光刻胶作为沟槽刻蚀的掩膜，在外延层52中刻蚀出深度为35.0-50.0μm沟槽55(参见图5)。沟槽55刻蚀后去除光刻胶。用P型硅外延生长工艺填充沟槽55。
用P型硅外延生长工艺填充沟槽55时，采用硅源气体、氢气、卤化氢气体和掺杂气体的混合气体进行外延生长。不同的硅源气体，应采用不同的生长温度和不同的压力：含氯越高的硅源气体，反应温度应越高，压力也应相应升高，否则容易有晶格缺陷产生。调节硅源气体和卤化氢气体流量的比列以及其他工艺参数，使硅外延生长初期外延膜在沟槽55底部侧壁的生长速率显著高于沟槽55顶部侧壁，且通入高的掺杂气体的流量，使其在沟槽底部形成的外延层具有高的掺杂浓度(参见图6)；随后调整硅源气体和卤化氢气体的流量，提高沟槽顶部侧壁外延的生长速率，同时降低掺杂气体的流量，使其在后期形成的远离沟槽底部的外延层具有低的掺杂浓度(参见图7)。完全填充沟槽后，由于外延的过剩生长，沟槽55处的表面高度一般会高于其他地方，所以最后用化学机械研磨方法对硅片表面进行平坦化(参见图8)。
深沟槽刻蚀的掩膜所用的氧化硅膜可以高温氧化形成，也可以是CVD淀积形成，还可以二者兼有。掩膜还可以是氮化物膜、氮氧化物膜，或者是氧化物膜、氮化物膜和氮氧化物膜中的两种或三种。沟槽刻蚀后硅外延生长前掩膜可以是全部保留，也可以是部分保留，或者全部不保留。
若外延生长时有硬掩膜保留，则此硬掩膜可以在外延后去除，也可以保留到化学机械研磨，作为化学机械研磨的阻挡层，在化学机械研磨后去除。
实施实例5
采用具有高掺杂的N型杂质衬底硅片51，在该衬底硅片51上生长低掺杂的N型厚外延层52(参见图4)，外延层52的厚度在40.0μm-50.0μm之间。用光刻胶作为沟槽刻蚀的掩模，然后在外延层52中刻蚀出深度为35.0-50.0μm沟槽55(参见图5)。沟槽55刻蚀后去除光刻胶。采用硅源气体、氢气、卤化氢气体和掺杂气体(P型)的混合气体进行外延生长。不同的硅源气体，应采用不同的生长温度和不同的压力：含氯越高的硅源气体，反应温度应越高，压力也应相应升高，否则容易有晶格缺陷产生。调节硅源气体和卤化氢气体流量的比列以及其他工艺参数，使硅外延在沟槽底部生长速率快，在沟槽顶部生长速率慢。在硅外延生长初期，通入高的掺杂气体的流量，使初始形成的外延层具有高的掺杂浓度(参见图6)；随后降低掺杂气体的流量，使其在后期形成的外延层具有低的掺杂浓度(参见图7)。在完全沟槽填充后，由于外延的过剩生长，沟槽处的表面高度一般会高于其他地方，所以最后用化学机械研磨方法对硅片表面进行平坦化(参见图8)。
实施实例6
采用具有高掺杂的N型杂质衬底硅片51，在该衬底硅片51上生长低掺杂的N型厚外延层52(参见图4)，外延层52的厚度在40.0μm-50.0μm之间。用光刻胶作为沟槽刻蚀的掩模，然后在外延层52中刻蚀出深度为35.0-50.0μm沟槽55(参见图5)。沟槽刻蚀后去除光刻胶。采用硅源气体、氢气、卤化氢气体和掺杂气体(P型)的混合气体进行外延生长。不同的硅源气体，应采用不同的生长温度和不同的压力：含氯越高的硅源气体，反应温度应越高，压力也应相应升高，否则容易有晶格缺陷产生。调节硅源气体和卤化氢气体流量的比列以及其他工艺参数，使硅外延生长初期外延膜在沟槽底部侧壁的生长速率显著高于沟槽顶部侧壁，且通入高的掺杂气体的流量，使其在沟槽底部形成的外延层具有高的掺杂浓度(参见图6)；随后调整硅源气体和卤化氢气体的流量，提高沟槽顶部侧壁外延的生长速率，同时降低掺杂气体的流量，使其在后期形成的远离沟槽底部的外延层具有低的掺杂浓度(参见图7)。在完全沟槽填充后，由于外延的过剩生长，沟槽处的表面高度一般会高于其他地方，所以最后用化学机械研磨方法对硅片表面进行平坦化(参见图8)。
上述实施例中硅外延层52也可以是P型，则相应硅外延填充应是N型。
上述实施例中沟槽深度以及硅外延层52的表述仅作为典型实施例说明用，不代表本专利所保护的范围；沟槽深度在35.0-50.0μm之外的沟槽和外延层52厚度在40.0-50.0μm之外的外延层也在本专利的保护之列。
上述实施例中沟槽内外延层的不同掺杂浓度的获得也可通过其他方法，例如温度、压力、硅源气体的流量等。只要是沟槽内外延层掺杂浓度呈梯度不均匀分布，即沟槽底部掺杂浓度高，沟槽其他部分掺杂浓度低，则都在本发明的保护范围之内。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (11)

1.一种形成交替排列的P型和N型半导体薄层的方法，其特征在于，包括如下步骤：
步骤一，在衬底硅片上生长一层N型外延层；
步骤二，在所述N型外延层上形成沟槽；
步骤三，采用硅源气体、氢气、卤化物气体和掺杂气体的混合气体在所述沟槽内进行P型硅外延生长，填充该沟槽；
进行P型硅外延生长时，在沟槽底部侧壁的生长速率大于沟槽顶部侧壁的生长速率，且使沟槽底部的掺杂浓度高于沟槽内其余部位的掺杂浓度；形成位于沟槽内的下部的下层硅外延层和位于沟槽内上部的上层硅外延层；
设沟槽的宽度为m，沟槽之间的间距为w，沟槽底部距衬底硅片的距离为t2；上层硅外延层的平均厚度为t1，下层硅外延层的掺杂浓度为x1，上层硅外延层的掺杂浓度为x2；则x1／x2=1+mt2／wt1。
2.一种形成交替排列的P型和N型半导体薄层的方法，其特征在于，包括如下步骤：
步骤一，在衬底硅片上生长一层P型外延层；
步骤二，在所述P型外延层上形成沟槽；
步骤三，采用硅源气体、氢气、卤化物气体和掺杂气体的混合气体在所述沟槽内进行N型硅外延生长，填充该沟槽；
进行N型硅外延生长时，在沟槽底部侧壁的生长速率大于沟槽顶部侧壁的生长速率，且使沟槽底部的掺杂浓度高于沟槽内其余部位的掺杂浓度；形成位于沟槽内的下部的下层硅外延层和位于沟槽内上部的上层硅外延层；
设沟槽的宽度为m，沟槽之间的间距为w，沟槽底部距衬底硅片的距离为t2；上层硅外延层的平均厚度为t1，下层硅外延层的掺杂浓度为x1，上层硅外延层的掺杂浓度为x2；则x1／x2=1+mt2／wt1。
3.如权利要求1或2所述的方法，其特征在于：还包括步骤四，用化学机械研磨对沟槽表面进行平坦化。
4.如权利要求1或2所述的方法，其特征在于：步骤一中所述外延层的生长厚度为1.0-100.0μm。
5.如权利要求1或2所述的方法，其特征在于：步骤二中所述沟槽的宽度为0.2-10.0μm，深度为0.8-98.0μm，且沟槽的深度小于步骤一中外延层的厚度。
6.如权利要求1或2所述的方法，其特征在于：步骤三中所述硅外延生长的温度为800-1300摄氏度，压力为0.01-760托。
7.如权利要求1或2所述的方法，其特征在于：步骤三中所述硅源气体为一氯氢硅、二氯二氢硅、三氯氢硅和四氯氢硅中的至少一种。
8.如权利要求1或2所述的方法，其特征在于：步骤三中所述卤化物气体为氯化氢和氟化氢中的至少一种。
9.如权利要求1或2所述的方法，其特征在于：步骤三中所述掺杂气体为硼烷、磷烷和砷烷中的至少一种。
10.如权利要求1或2所述的方法，其特征在于：步骤三中在所述沟槽内进行的硅外延生长分两步实施，A、开始进行硅外延生长时，使沟槽底部侧壁的生长速率远大于沟槽顶部侧壁的生长速率，并形成位于沟槽内下部的下层硅外延层；B、经过一定时间后，使沟槽顶部侧壁的生长速率接近沟槽底部侧壁的生长速率，并形成位于沟槽内上部的上层硅外延层；下层硅外延层的掺杂浓度高于上层外延层的掺杂浓度。
11.如权利要求1或2所述的方法，其特征在于：t1／t2=m／w，且x1=2x2。
CN201010180113.6A 2010-05-20 2010-05-20 形成交替排列的p型和n型半导体薄层的方法 Active CN102254796B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201010180113.6A CN102254796B (zh) 2010-05-20 2010-05-20 形成交替排列的p型和n型半导体薄层的方法
US13/106,778 US20110287613A1 (en) 2010-05-20 2011-05-12 Manufacturing method of superjunction structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201010180113.6A CN102254796B (zh) 2010-05-20 2010-05-20 形成交替排列的p型和n型半导体薄层的方法

Publications (2)

Publication Number Publication Date
CN102254796A CN102254796A (zh) 2011-11-23
CN102254796B true CN102254796B (zh) 2014-05-21

Family

ID=44972828

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010180113.6A Active CN102254796B (zh) 2010-05-20 2010-05-20 形成交替排列的p型和n型半导体薄层的方法

Country Status (2)

Country Link
US (1) US20110287613A1 (zh)
CN (1) CN102254796B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103094067B (zh) * 2011-10-31 2015-10-14 上海华虹宏力半导体制造有限公司 一种半导体器件的制造方法
CN103426924A (zh) * 2012-05-14 2013-12-04 无锡华润上华半导体有限公司 沟槽型功率mosfet及其制备方法
CN103837807B (zh) * 2012-11-23 2016-11-09 上海华虹宏力半导体制造有限公司 测量深沟槽内载流子浓度分布的方法
CN104124140B (zh) * 2013-04-24 2016-11-02 上海华虹宏力半导体制造有限公司 形成交替排列的p型和n型半导体薄层的方法
CN104681438B (zh) * 2013-11-27 2017-10-20 上海华虹宏力半导体制造有限公司 一种半导体器件的形成方法
CN104409334B (zh) * 2014-11-06 2017-06-16 中航（重庆）微电子有限公司 一种超结器件的制备方法
DE102015210923B4 (de) * 2015-06-15 2018-08-02 Infineon Technologies Ag Halbleitervorrichtung mit reduzierter Emitter-Effizienz und Verfahren zur Herstellung
CN105529355B (zh) * 2016-01-29 2019-02-05 上海华虹宏力半导体制造有限公司 沟槽型超级结外延填充方法
JP6485382B2 (ja) * 2016-02-23 2019-03-20 株式会社デンソー 化合物半導体装置の製造方法および化合物半導体装置
CN106757324B (zh) * 2016-12-26 2019-05-21 南京国盛电子有限公司 一种硅外延片的制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101308875A (zh) * 2007-05-14 2008-11-19 株式会社电装 具有超结结构的半导体器件及其制造方法
CN102208336A (zh) * 2010-03-31 2011-10-05 上海华虹Nec电子有限公司 形成交替排列的p型和n型半导体薄层的工艺方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6635544B2 (en) * 2001-09-07 2003-10-21 Power Intergrations, Inc. Method of fabricating a high-voltage transistor with a multi-layered extended drain structure
JP3634830B2 (ja) * 2002-09-25 2005-03-30 株式会社東芝 電力用半導体素子
JP4695824B2 (ja) * 2003-03-07 2011-06-08 富士電機ホールディングス株式会社 半導体ウエハの製造方法
JP4773716B2 (ja) * 2004-03-31 2011-09-14 株式会社デンソー 半導体基板の製造方法
US7423315B2 (en) * 2004-11-05 2008-09-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP4534041B2 (ja) * 2005-08-02 2010-09-01 株式会社デンソー 半導体装置の製造方法
DE102006062821B4 (de) * 2005-09-29 2014-07-03 Denso Corporation Verfahren zur Fertigung einer Halbleitervorrichtung
JP5150048B2 (ja) * 2005-09-29 2013-02-20 株式会社デンソー 半導体基板の製造方法
US7799640B2 (en) * 2006-09-28 2010-09-21 Semiconductor Components Industries, Llc Method of forming a semiconductor device having trench charge compensation regions
JP5217257B2 (ja) * 2007-06-06 2013-06-19 株式会社デンソー 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101308875A (zh) * 2007-05-14 2008-11-19 株式会社电装 具有超结结构的半导体器件及其制造方法
CN102208336A (zh) * 2010-03-31 2011-10-05 上海华虹Nec电子有限公司 形成交替排列的p型和n型半导体薄层的工艺方法

Also Published As

Publication number Publication date
CN102254796A (zh) 2011-11-23
US20110287613A1 (en) 2011-11-24

Similar Documents

Publication Publication Date Title
CN102254796B (zh) 形成交替排列的p型和n型半导体薄层的方法
JP6741010B2 (ja) 炭化珪素半導体装置
CN100565803C (zh) 用于制造半导体器件的方法以及外延生长装置
US8304311B2 (en) Process for manufacturing a semiconductor power device comprising charge-balance column structures and respective device
US20110097864A1 (en) Method of Fabricating High-Voltage Semiconductor Device
CN101958283B (zh) 获得交替排列的p型和n型半导体薄层结构的方法及结构
CN104637821B (zh) 超级结器件的制造方法
CN102208336B (zh) 形成交替排列的p型和n型半导体薄层的工艺方法
KR20200136975A (ko) 트렌치 분리 게이트 디바이스 및 그 제조방법
JP2008305927A (ja) 半導体装置およびその製造方法
CN102362336B (zh) 半导体衬底、半导体装置以及半导体衬底的制造方法
CN101872724A (zh) 超级结mosfet的制作方法
US20110169081A1 (en) Semiconductor device and method for manufacturing the same
CN102386212A (zh) 半导体器件结构及其制作方法
CN102013394A (zh) 一种形成沟槽式mosfet沟槽底部厚氧的方法
JP2009141307A (ja) 半導体装置の製造方法
CN102315093B (zh) 沟槽填充后平坦化的工艺方法
CN102148143B (zh) 半导体器件和晶体管
CN101996868B (zh) 交替排列的p型和n型半导体薄层的形成方法
CN106816376A (zh) 一种超结器件耐压层的制备方法
CN102157377B (zh) 超结vdmos器件及其制造方法
CN101866833A (zh) 用于填充沟槽的硅外延方法
CN208489200U (zh) 超结金属氧化物半导体场效应晶体管
US20190198661A1 (en) Transistor Having at Least One Transistor Cell with a Field Electrode
CN103426735B (zh) 半导体结构的形成方法及mos晶体管的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI

Effective date: 20140109

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI

TA01 Transfer of patent application right

Effective date of registration: 20140109

Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge

Applicant before: Shanghai Huahong NEC Electronics Co., Ltd.

C14 Grant of patent or utility model
GR01 Patent grant