JP4534041B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、シリコン(Si)からなる半導体基板にトレンチを形成した後、当該トレンチを埋め込んで製造する半導体装置の製造方法に関する。
シリコン(Si)からなる半導体基板にトレンチを形成した後、当該トレンチを埋め込んで製造する半導体装置として、PNコラム層を有する半導体装置が、例えば、特開平9−266311号公報(特許文献1)に開示されている。
図7は、特許文献1と同様のPNコラム層を有する半導体装置の代表例を示す図で、半導体装置100の模式的な断面図である。
図7に示す半導体装置100は、Nチャネルの縦型MOSトランジスタで、半導体基板1の断面中間部に形成され、基板断面において短冊状となり、基板面内においてP導電型領域1pとN導電型領域1nがストライプ状の繰り返しパターンとなっているPNコラム層1aを有している。PNコラム層1aは、縦型MOSトランジスタのドリフト層として機能し、スーパージャンクション(SJ)構造部を構成している。
半導体装置100に形成されている縦型MOSトランジスタのオン状態では、ソース領域1sから流れ出た電子が、トレンチゲートGの周囲のP導電型層1cに形成されるチャネルを通って、PNコラム層1aのN導電型領域1nに流れ込み、ドレイン領域1dに到達する。従って、ドリフト領域であるPNコラム層1aのN導電型領域1nにおける不純物濃度を高くすることで、半導体装置100に形成されている縦型MOSトランジスタのオン抵抗を低減することができる。一方、オフ状態では、SJ構造部として機能するPNコラム層1aを完全に空乏化して、高耐圧にすることができる。同様にして、図7に示すNチャネル縦型MOSトランジスタの各構成要素の導電型を全て逆転することにより、SJ構造部を持つPチャネルの縦型MOSトランジスタが得られる。この低オン抵抗で高耐圧の半導体装置100は、P導電型領域1pとN導電型領域1nが繰り返しパターンとなった、PNコラム層1aを有する点に構造上の特徴がある。
半導体装置100の特徴であるPNコラム層1aの形成方法は、例えば、特開2004-273742号公報(特許文献2)に開示されている。
特許文献2に開示された方法によれば、第1導電型の半導体基板の表層部にトレンチを形成した後、減圧CVD(LP−CVD)により、トレンチ内に第2導電型の半導体をエピタキシャル成長させてトレンチを埋め込み、PNコラム層1aを形成する。このトレンチ形成とその後の埋め込みによるPNコラム層形成方法では、不純物拡散を用いたPNコラム層形成方法と異なり、トレンチ内での深さ方向(従ってPNコラム層1aの厚さ方向)の不純物濃度分布を均一にすることができる。
特開平9−266311号公報 特開2004-273742号公報
図7に示す半導体装置100に形成された縦型MOSトランジスタを高耐圧化するためには、ドリフト層であるPNコラム層1aを、厚く形成する必要がある。例えば600Vの耐圧を得るためには、PNコラム層1aの厚さが30μm程度必要である。さらに、オン抵抗を低減するために高濃度で形成したPNコラム層1aを完全空乏化させるためには、PNコラム層1aの幅を1μm程度に狭くする必要がある。従って、特許文献2に開示された方法によってPNコラム層1aを形成する場合には、低オン抵抗で高耐圧の半導体装置100とするために、大きなアスペクト比(深さ30μm/幅1μm=30)のトレンチと、当該トレンチへの埋め込みが必要である。
一方、LP−CVDにより、エピタキシャル成長させてアスペクト比の大きなトレンチを埋め込む場合には、以下に示す問題がある。
図8(a),(b)は、半導体基板1に形成したトレンチ1tの拡大断面図で、LP−CVDを用いたエピタキシャル成長によるトレンチ埋め込み途中の様子を示す図である。
図8(a)に示すように、アスペクト比(深さd/幅w)の大きなトレンチ1tにおいては、LP−CVD時に、シリコン(Si)源ガスがトレンチ1tの底部まで到達し難い。このため、図中の矢印の大きさで示したように、トレンチ1tの上部でエピタキシャル層1eの成長速度が速くなる。この結果、図8(b)に示すように、トレンチ1tの開口部が早く塞がって、トレンチ1t内に埋込不良であるボイド1vが発生し易い。また、トレンチ1tの側面からのエピタキシャル層1eが成長するため、成長の合わせ面1pが形成され、合わせ面1pの周囲でエピタキシャル層1eの結晶性が劣化する恐れがある。特に、トレンチ1tのアスペクト比が30以上になると、ボイド1vや合わせ面1pでの結晶不良が発生し易い。このようなトレンチ埋め込みによって形成される図7のPNコラム層1aに、図8(b)に示すボイド1vや合わせ面1p周りの結晶不良が存在すると、これらが半導体装置100の耐圧低下や接合リーク不良の要因となる。
従って、前述したように、低オン抵抗で高耐圧の半導体装置100とするためアスペクト比の大きなトレンチにするほど、トレンチの埋め込みが困難となり、ボイド1vや合わせ面1eでの結晶不良で、半導体装置100の耐圧低下や接合リーク不良を引き起こす。
そこで本発明は、半導体基板にトレンチを形成した後、当該トレンチを埋め込んで製造する半導体装置の製造方法であって、大きなアスペクト比のトレンチであってもボイドや合わせ面が発生しないトレンチの埋め込みが可能で、特にPNコラム層を有する半導体装置の製造に好適な製造方法を提供することを目的としている。
請求項1に記載の発明は、シリコン(Si)からなる半導体基板にトレンチを形成した後、当該トレンチを埋め込んで製造する半導体装置の製造方法であって、前記トレンチ表面をフッ酸(HF)処理した後、シラン(SiH )からなるシリコン(Si)源ガスを用いたプラズマCVDにより、プラズマにより励起されるSiH ,SiH ,SiH もしくはSiの各ラジカルのうち、SiH のラジカル量を最大化させると共に、プラズマにより前記Si源ガスから形成される各イオンのうち、SiH のイオン量を最大化させるようにして、トレンチ内にシリコン(Si)からなるエピタキシャル層を成長させて、トレンチを埋め込むことを特徴としている。
プラズマは、従来、シリコン基板の異方性エッチングや、低温でカバレッジがよいアモルファス膜の成膜に利用されてきた。本発明では、プラズマCVDを用いて、トレンチを埋め込むためにエピタキシャル層を成長させる。従来の減圧CVDを用いたトレンチ埋め込みと異なり、プラズマCVDを用いたトレンチ埋め込みは、以下に示すように種々の成膜制御が可能であり、プラズマの異方性を利用して、エピタキシャル層をトレンチ底面から選択成長させることができる。従って、ボイドや合わせ面が発生しないトレンチの埋め込みが可能となる。
上記した半導体装置の製造方法においては、プラズマCVDの実施前に、トレンチ表面をフッ酸(HF)処理する。これによって、トレンチ表面のSiを予めHで終端させておくことができる。これによって、プラズマCVDにおいて、後述する各イオンによるHの離脱効果を安定的に発揮させることができ、エピタキシャル層をトレンチ底部から安定的に成長させることができる。
プラズマCVDのSi源ガスには、安価なシラン(SiH )を用いる。また、プラズマCVDにおいては、プラズマにより励起されるSiH ,SiH ,SiH もしくはSiの各ラジカルのうち、SiH のラジカル量を最大化させると共に、プラズマにより前記Si源ガスから形成される各イオンのうち、SiH のイオン量を最大化させるようにする。
発明者らの予備的な試験によれば、プラズマCVDにおいて、プラズマにより励起されるSiH ,SiH ,SiH もしくはSiの各ラジカルのうち、Siからなるエピタキシャル層の成長に最も寄与するのは、SiH のラジカルである。従って、SiH のラジカル量を最大化させることで、成長レートが高く、膜質に優れたエピタキシャル層の成長が可能となる。
また、発明者らの予備的な試験によれば、プラズマCVDにおいて、トレンチ表面を終端している水素(H)を離脱したサイトにSiH ラジカルが到達することによって、膜質の優れたエピタキシャル層が得られる。トレンチ表面を終端している水素(H)の離脱に最も寄与するのが、プラズマによりSi源ガスから形成される各イオンのうち、SiH のイオンである。このため、SiH のイオン量を最大化させることで、トレンチ表面を終端しているHを効率的に離脱させることができる。従って、上記SiH イオンによるHの離脱と、離脱したサイトへの前述したSiH ラジカルによるSi供給を好適に組み合わせることで、成長レートが高く、膜質に優れたエピタキシャル層の成長が可能となる。
請求項2に記載の発明は、前記プラズマCVDにおけるプラズマ形成に、高周波パルスを用い、前記高周波パルスのデューティー比により、SiH のラジカル量およびSiH のイオン量を最大化させることを特徴としている。
これによって、連続的な高周波でプラズマを形成する場合には不可能な、以下の制御が可能となる。第1に、高周波パルスのオン状態とオフ状態の違いを利用して、上記したラジカルとイオンをトレンチ内に交互に供給することができる。第2に、プラズマにより励起されるSiH ,SiH ,SiH もしくはSiの各ラジカルの寿命が異なることから、高周波パルスのオンとオフのデューティー比(オン時間/周期時間)を適宜設定することにより、上記したSiH のラジカル量を最大化させることができる。また、この時、SiH のイオン量も、同時に最大化させることができる。
請求項3に記載のように、前記プラズマCVDにおいて、前記Si源ガスは、前記半導体基板の上方から供給することが好ましい。
これによれば、Si源ガスをウエハ面内に均一に供給できるため、横方向から供給する場合に較べて、成長膜厚(成長レート)や不純物濃度の面内均一性を向上することができる。
請求項に記載のように、前記プラズマCVDにおいては、プラズマにより励起されるSiH,SiH,SiH もしくはSiの各ラジカルのラジカル量、またはプラズマにより前記Si源ガスから形成される各イオンのイオン量をモニタリングすることが好ましい。
これによれば、成膜途中に上記各ラジカルのラジカル量や各イオンのイオン量が変化しても、これをモニタして、最適な成膜条件にフィードバック制御することができる。
請求項に記載のように、前記プラズマCVDにおいては、前記半導体基板にバイアス電圧を印加することが好ましい。
これにより、プラズマによりSi源ガスから形成される各イオンを加速して、これらイオンをトレンチの底部に優先的に到達させることができる。トレンチ底部に到達したイオンは上記したように表面を終端しているH等を離脱させるため、これによって、トレンチ底部からのエピタキシャル層の成長を促進させることができる。
請求項に記載のように、前記プラズマCVDにおいて、ハロゲン化物ガスを、前記Si源ガスと同時に供給してもよい。
これによれば、ハロゲン化物ガス、特にCl原子でトレンチの開口部の周りを覆うことができる。これによって、トレンチの開口部周りにおけるエピタキシャル層の成長を、抑制することができる。
また、請求項に記載のように、前記プラズマCVDにおいては、ハロゲン化物ガスを、前記Si源ガスと交互に供給してもよい。
これによって、シリコン源による成膜プロセスと、ハロゲン化物によるトレンチの開口部周りのエッチングを、交互に行うことができる。このように、トレンチ開口部周りのエッチングプロセスを導入することで、トレンチ開口部周りに成長するエピタキシャル層を適宜除去し、トレンチの埋込性を向上させることができる。
請求項に記載のように、前記ハロゲン化物ガスとしては、例えば、安価な塩化水素(HCl)ガスもしくは塩素(Cl)ガスのいずれかを用いることができる。
請求項に記載のように、前記プラズマCVDにおいては、前記半導体基板の基板温度を、従来の減圧CVDより低温である、室温以上、900℃以下とすることができる。但し、エピタキシャル層の結晶性をよくするためには、基板温度は高いほうが好ましい。
また、請求項1に記載のように、前記プラズマCVDによるトレンチ埋め込み後の半導体基板を、熱処理してもよい。これによっても、トレンチ内に成長させたエピタキシャル層の結晶性を改善することができる。なお、請求項1に記載のように、前記熱処理は、水素雰囲気あるいは窒素雰囲気で行うことが好ましい。
請求項1に記載のように、上記プラズマCVDを用いた製造方法は、前記トレンチのアスペクト比(深さ/幅)が、30以上である場合に好適である。
従来の減圧CVDを用いたトレンチの埋め込みでは、トレンチのアスペクト比が30以上になると、ボイドや合わせ面での結晶不良が発生し易い。これに対して、上記製造方法は、アスペクト比が30以上のトレンチであってもトレンチ底部からのエピタキシャル層の成長が可能であり、ボイドや合わせ面の発生を防止することができる。
また、請求項1に記載のように、前記プラズマCVDによるエピタキシャル層で前記トレンチを途中まで埋め込んだ後、シリコン(Si)源ガスを用いた減圧CVDにより、前記トレンチ内にシリコン(Si)からなる第2のエピタキシャル層を成長させて、前記トレンチを埋め込むようにしてもよい。
最初のプラズマCVDで、トレンチ底部にエピタキシャル層を形成し、減圧CVDを用いてもボイドや合わせ面が発生しないレベルまでトレンチを埋め込んで、トレンチのアスペクト比を小さくする。続いて、上記のように成膜レートの大きな減圧CVDを用いてトレンチを完全に埋め込む。これによって、低温成長が可能であるが成長速度が遅いプラズマCVDによるエピタキシャル成長を補って、全体としてトレンチ埋め込みのスループットを向上することができる。
上記プラズマCVDを用いたエピタキシャル層の成長によるトレンチの埋め込みは、半導体基板の面方位やトレンチの側面の面方位に対する依存性が小さい。
このため、例えば請求項1に記載のように、前記半導体基板を、デバイス形成時に最も優れた特性が得られる(100)面方位の半導体基板とすることができる。
この(100)面方位の半導体基板に対して、例えば請求項1に記載のように、前記トレンチの側面を、(100)面方位で構成することができる。また、請求項16に記載のように、前記トレンチの側面を、(110)面方位で構成することもできる。
また、請求項17に記載のように、前記半導体基板を、(110)面方位の半導体基板とすることができる。この(110)面方位の半導体基板に対して、例えば請求項18に記載のように、前記トレンチの側面を、(111)面方位で構成することができる。この面方位の構成は、従来の減圧CVDを用いた埋め込みにおいて最も埋込性に優れた面方位であり、上記したプラズマCVDと減圧CVDを組み合わせて用いる場合に好適である。また、この面方位構成では、トレンチの形成にウエットエッチング加工を用いることができる。
以上のようにして、上記した半導体装置の製造方法は、半導体基板にトレンチを形成した後、当該トレンチを埋め込んで製造する半導体装置の製造方法であって、大きなアスペクト比のトレンチであってもボイドや合わせ面が発生しないトレンチの埋め込みが可能である。
従って、請求項19に記載のように、前記半導体装置がPNコラム層を有する半導体装置であって、前記PNコラム層が、N導電型またはP導電型の前記半導体基板と、前記トレンチ内に埋め込まれた前記半導体基板と異なる導電型の前記エピタキシャル層からなり、前記プラズマCVDにおいて、前記半導体基板と異なる導電型の不純物ガスを導入して、前記エピタキシャル層を形成する場合に好適に用いることができる。
これによって、上記PNコラム層をSJ構造部として利用し、当該半導体装置を、低オン抵抗で高耐圧の半導体装置とすることができる。
本発明は、シリコン(Si)からなる半導体基板にトレンチを形成した後、トレンチをエピタキシャル層で埋め込んで製造する、半導体装置の製造方法である。例えば、N導電型またはP導電型の半導体基板にトレンチを形成した後、トレンチを半導体基板と異なる導電型のエピタキシャル層で埋め込んで、図7に示すPNコラム層1aとし、PNコラム層1aを有する半導体装置100を製造する。
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
図1(a)〜(c)は、半導体基板1に形成されたトレンチ1tの断面図で、図8(b)で説明したボイド1vや合わせ面1pでの結晶不良の問題を避けるために、本発明のめざすトレンチ1tの埋め込み過程を模式的に示した図である。
図8(b)のボイド1vや合わせ面1pでの結晶不良の問題を避けるために、図1(a)に示すように、トレンチ1tの底部にシリコン(Si)源2sを優先的に到達させる。これによって、図1(b)に示したように、エピタキシャル層1eの成長レートをトレンチ1tの側面に較べてトレンチ1tの底部で大きくし、白抜き矢印で示したように、シリコン(Si)からなるエピタキシャル層1eをトレンチ1tの底面から優先的に成長させる。この場合には、エピタキシャル層1eの成長面がトレンチ1tの底面から開口部に向かって順次上昇するため、図1(c)に示すように、トレンチ1tを埋め込むエピタキシャル層1eにはボイドや合わせ面が形成されない。
図1(a)〜(c)に示した、トレンチ1tの底面からのエピタキシャル層1eの成長を実現するため、本発明は、シリコン(Si)源ガスを用いたプラズマCVDにより、エピタキシャル層1eを成長させて、トレンチ1tを埋め込む。
プラズマは、従来、シリコン基板の異方性エッチングや、低温でカバレッジがよいアモルファス膜の成膜に利用されてきた。本発明では、プラズマCVDを用いて、図1(a)〜(c)のように、トレンチ1tを埋め込むためにエピタキシャル層1eを成長させる。従来の図8(a),(b)の減圧CVD(LP−CVD)を用いたトレンチ埋め込みと異なり、プラズマCVDを用いたトレンチ埋め込みは、以下に示すように種々の成膜制御が可能であり、プラズマの異方性を利用して、エピタキシャル層1eをトレンチ底面から選択成長させることができる。従って、ボイドや合わせ面が発生しないトレンチの埋め込みが可能となる。
図2は、上記したトレンチ底面からのエピタキシャル層の成長に用いるプラズマCVDを説明する図で、図2(a)はプラズマCVDの主な構成要素を示した図であり、図2(b)はプラズマ形成に用いる高周波電圧波形を示した図である。
図2(a)に示すように、プラズマCVDは、シリコン(Si)からなる半導体基板(ウエハ)1をチャンバ内にセットして、ガス供給ポートからシリコン(Si)源ガス3をチャンバ内に供給し、図2(b)に示す周波数500MHz程度の高周波電圧を印加してプラズマ2を形成する。Si源ガス3には、例えば、安価なシラン(SiH)を用いることができる。尚、図7のPNコラム層1aを形成するために、トレンチ1tをエピタキシャル層1eで埋め込む場合には、Si基板1と異なる導電型の不純物ガス(P導電型:B等,N導電型:PH,AsH等)を、Si源ガス3と同時にチャンバ内に供給する。
図2(a)に示すように、Si源ガス3は、ウエハ1の上方から供給することが好ましい。これによって、Si源ガス3をウエハ1の面内に均一に供給できるため、成長膜厚(成長レート)や不純物濃度の面内均一性を向上することができる。一方、図2(a)において点線で示したように、横方向からSi源ガス3を供給すると、成長膜厚等に面内分布が生じ易い。
ガス供給ポートからチャンバ内に供給されたSi源ガス3は、プラズマ2により励起されて、エピタキシャル成長のシリコン(Si)源2sである、SiH,SiH,SiH もしくはSiの各ラジカルやSiH 等の各イオンが形成される。
予備的な試験によれば、Si源ガス3からプラズマ2により励起されるSiH,SiH,SiH もしくはSiの各ラジカルのうち、Siからなるエピタキシャル層の成長に最も寄与するのは、SiHのラジカルである。そこで、SiH,SiH,SiH もしくはSiの各ラジカルのうち、SiHのラジカル量を最大化させることで、成長レートが高く、膜質に優れたエピタキシャル層の成長が可能となる。
また、予備的な試験によれば、Si源ガス3からプラズマ2により形成される各イオンのうち、SiH のイオンは、トレンチ表面を終端している水素(H)の離脱に最も寄与する。そこで、プラズマ2により形成される各イオンのうち、SiH のイオン量を最大化させることで、トレンチ表面を終端しているHを効率的に離脱させることができる。
後述するように、上記SiH イオンによるHの離脱と、離脱したサイトへの前述したSiHラジカルによるSi供給を好適に組み合わせることで、成長レートが高く、膜質に優れたエピタキシャル層の成長が可能となる。
尚、プラズマ2は電荷を持っていることから、ウエハ1を接地した状態、あるいはバイアス電圧Vbを印加した状態で成膜すると、プラズマ2やプラズマ2により形成される各イオンはウエハ1側に引き寄せられ、異方性をもったエピタキシャル成長が可能となる。
図2(b)に示すプラズマ形成電圧は、高周波パルスである。これによって、連続的な高周波でプラズマ2を形成する場合には不可能な、以下の制御が可能となる。第1に、高周波パルスのオン状態とオフ状態の違いを利用して、上記したイオンとラジカルをトレンチ内に交互に供給することができる。第2に、プラズマ2により励起されるSiH,SiH,SiH もしくはSiの各ラジカルの寿命が異なることを利用して、図2(b)に示す高周波パルスのオンとオフのデューティー比(オン時間Td/周期時間Tc)を必要とするラジカルの寿命に合わせて適宜設定する。これにより、上記したSiHのラジカル量を最大化させることができる。この時、SiH のイオン量も、同時に最大化する。
SiHのラジカル量とSiH のイオン量を最大化させる条件は、予め調べておき、プラズマCVDよる成膜中は、得られた一定の条件で成膜すればよい。しかしながら、プラズマCVDよる成膜中は、プラズマ2により励起されるSiH,SiH,SiH もしくはSiの各ラジカルのラジカル量、またはプラズマ2によりSi源ガス3から形成される各イオンのイオン量をモニタリングすることが好ましい。これにより、成膜途中に上記各ラジカルのラジカル量や各イオンのイオン量が変化しても、これをモニタして、最適な成膜条件にフィードバック制御することができる。
図3(a)〜(c)は、プラズマCVDよる最も好ましいトレンチ1tの埋め込み過程を模式的に示した図である。
最初に、図3(a)に示すように、プラズマCVDの実施前にSi基板(ウエハ)1のトレンチ1t表面をフッ酸(HF)処理して、トレンチ1t表面のSiを、予め水素(H)1hで終端させておく。これによって、トレンチ1t表面は均一で安定した表面状態となり、次に示すSiH イオンによるHの離脱効果を安定的に発揮させることができる。
次に、HF処理後のSiウエハ1を、図2(a)に示すようにプラズマCVDのチャンバ内にセットして、図2(b)に示す高周波パルスのデューティー比を適宜設定し、SiHのラジカル量とSiH のイオン量を最大化する条件で成膜する。図2(b)に示す高周波パルスを用いたプラズマ形成によって、高周波パルスのオン状態とオフ状態の間に、SiH イオンとSiHラジカルが、交互にSiウエハ1に到達する。
図3(b)に示すように、高周波パルスがオン状態でSiH イオンの優勢時には、Si基板1に対して垂直方向から飛来したSiH イオン2siがトレンチ1tの底部に到達し、トレンチ1tの底部表面を終端している水素(H)を離脱させる。これによって、トレンチ1tの底部表面に、吸着サイト1qが形成される。
尚、図2(a)に示すように、プラズマCVD中は、Siウエハ1にバイアス電圧Vbを印加することが好ましい。これにより、SiH イオン2siを加速して直進性を増し、トレンチ1tの底部に優先的に到達させることができる。トレンチ1t底部に到達したSiH イオン2siは上記したように表面を終端しているH等を離脱させ、吸着サイト1qがトレンチ1tの底部表面に優先的に形成される。
次に、図3(c)に示すように、高周波パルスがオフ状態でSiHラジカルの優勢時には、トレンチ1t内に入り込んだSiHラジカル2srが、トレンチ1tの底部に優先的に形成されている吸着サイト1qに吸着される。これによって、トレンチ1tの底部から、エピタキシャル層1eが選択的に成長する。尚、トレンチ1tの上部表面におけるSiはHで終端しているため、トレンチ1tの上部ではエピタキシャル層1eの成長が抑制される。
図2(b)に示す高周波パルスのオン・オフ周期にあわせて、図3(b)と図3(c)に示す過程を交互に繰り返すことで、エピタキシャル層1eをトレンチ1t底部から安定的かつ連続的に成長させ、トレンチ1tを埋め込むことができる。これによって、図1(c)に示す、ボイドや合わせ面が発生しない、エピタキシャル層1eによるトレンチ1tの埋め込みが可能となる。
従来のLP−CVDでエピタキシャル層1eを成長させるためには、900〜1200℃の基板温度が必要である。一方、プラズマCVDによれば、低温(例えば、室温〜300℃)でのエピタキシャル成長が可能である。但し、プラズマCVDにおいても、エピタキシャル層1eの結晶性をよくするには、基板温度は高いほうが好ましい。また、プラズマCVDによるトレンチ埋め込み後のSi基板(ウエハ)1を、水素雰囲気あるいは窒素雰囲気等で熱処理してもよい。これによっても、トレンチ1t内に成長させたエピタキシャル層1eの結晶性を改善することができる。
図2(a)に示すプラズマCVDにおいて、Si源ガス3だけでなく、ハロゲン化物ガスをチャンバ内に供給するようにしてもよい。
図4は、ハロゲン化物ガス4の供給効果を説明する図で、図4(a)はハロゲン化物ガス4を供給しない場合、図4(b)はハロゲン化物ガス4をSi源ガス3と同時に供給する場合、図4(c)はハロゲン化物ガス4をSi源ガス3と交互に供給する場合である。尚、ハロゲン化物ガス4としては、例えば図中に示したように、安価な塩化水素(HCl)ガスもしくは塩素(Cl)ガスのいずれかを用いることができる。
図4(a)に示すように、ハロゲン化物ガス4を供給しない場合には、プラズマ2によって形成されたSi源2sにより、エピタキシャル層1eが、トレンチ1tの内部だけでなく、Si基板1に表面にも形成される。このため、図4(a)の、ハロゲン化物ガス4を供給しない場合には、トレンチ1tの埋め込み後に、Si基板1の表面研磨が必要である。
図4(b)に示すように、ハロゲン化物ガス4をSi源ガス3と同時に供給する場合には、ハロゲン化物ガス、特にCl原子がトレンチ1tの開口部の周りに付着して、開口部の周りを覆う。このようにして、ハロゲン化物ガス4をSi源ガス3と同時に供給することで、トレンチ1tの開口部周りにおけるエピタキシャル層1eの成長を抑制することができる。
また、図4(c)に示すように、ハロゲン化物ガス4をSi源ガス3と交互に供給する場合には、Si源2sによる成膜プロセスと、ハロゲン化物ガス2hによるトレンチ1tの開口部周りのエッチングを、交互行うことができる。このように、トレンチ1tの開口部周りのエッチングプロセスを導入することで、トレンチ1tの開口部周りに成長するエピタキシャル層1eを適宜除去し、トレンチ1tの埋込性を向上させることができる。
図8(a),(b)に示したように、従来のLP−CVDを用いたトレンチ1tの埋め込みでは、トレンチ1tのアスペクト比(深さd/幅w)が30以上になると、ボイド1vや合わせ面1pでの結晶不良が発生し易い。これに対して、上記プラズマCVDを用いた製造方法は、アスペクト比が大きなトレンチ1tであっても、トレン1tの底部からのエピタキシャル層の成長が可能であり、ボイドや合わせ面の発生を防止することができる。従って、上記プラズマCVDを用いた製造方法は、従来のLP−CVDでは良好なエピタキシャル層1eの成長が困難である、アスペクト比が30以上のトレンチ1tの埋め込みに好適である。
一方、図5(a),(b)に示すように、プラズマCVDとLP−CVDを組み合わせて用いることも可能である。図5(a)は、最初に行うプラズマCVDを用いたトレンチ1tの埋め込みであり、図5(b)は、次に行うLP−CVDを用いたトレンチ1tの埋め込みである。
最初に、図5(a)に示すように、プラズマCVDを用いて、前述したプラズマ2により形成されるSiHラジカル等のSi源2sをトレンチ1tに供給し、エピタキシャル層1e(P)を成長させて、トレンチ1tを途中まで埋め込む。次に、図5(b)に示すように、LP−CVDを用いて、Si源ガスによるSi源3sを900℃以上の高温に加熱されたSi基板1上で分解する。これによって、トレンチ1t内にシリコン(Si)からなる第2のエピタキシャル層1e(L)を成長させて、トレンチ1tを完全に埋め込む。
図5(a),(b)に示すプラズマCVDとLP−CVDを組み合わせた方法では、図5(a)の最初のプラズマCVDで、トレンチ1t底部にエピタキシャル層1e(P)を成長させ、LP−CVDを用いてもボイドや合わせ面が発生しないレベルまでトレンチ1tを埋め込んで、トレンチ1tのアスペクト比を小さくする。続いて、図5(b)に示す成膜レートの大きなLP−CVDを用いて、エピタキシャル層1e(L)を成長させ、トレンチ1tを完全に埋め込む。これによって、低温成長が可能であるが成長速度が遅いプラズマCVDによるエピタキシャル成長を補って、全体としてトレンチ埋め込みのスループットを向上することができる。なお、LP−CVDとプラズマCVDは別チャンバあるいは同一チャンバで処理してもよい。
上記プラズマCVDを用いたエピタキシャル層1eの成長によるトレンチ1tの埋め込みは、半導体基板1の面方位やトレンチ1tの側面の面方位に対する依存性が小さい。このため、図6(a)〜(c)に示す種々の面方位にある半導体基板とトレンチを採用することができる。
図6(a),(b)は、半導体基板1を、デバイス形成時に最も優れた特性が得られる(100)面方位のSi基板とする場合である。例えば、Si基板1の表層部にMOSトランジスタを形成する場合、(100)面方位のSi基板1を用いて(100)面にMOSトランジスタのチャネルを形成すると、移動度と界面準位の特性が、他の面方位のSi基板を用いる場合に較べて優れる。この(100)面方位のSi基板1に対して、図6(a)では、トレンチ1tの側面を(110)面方位で構成している。図6(b)では、トレンチ1tの側面を(100)面方位で構成している。この場合には、トレンチ1tの側面と底面のすべてが、(100)面となる。尚、図6(a),(b)のトレンチ1tは、いずれもドライエッチング加工を用いて形成する。
図6(a),(b)のいずれのSi基板1とトレンチ1tに対しても、プラズマCVDを用いたエピタキシャル層1eの成長によるトレンチ1tの埋め込みが可能である。
図6(c)は、半導体基板1を(110)面方位のSi基板とし、トレンチ1tの側面を(111)面方位で構成している。この面方位の構成は、従来のLP−CVDを用いた埋め込みにおいて最も埋込性に優れた面方位であり、図5(a),(b)に示したプラズマCVDとLP−CVDを組み合わせて用いる場合に好適である。また、この面方位構成では、トレンチ1tの形成にTMAHやKOH等を用いたウエットエッチング加工を利用することができる。
以上に示したように、上記した半導体装置の製造方法は、半導体基板1にトレンチ1tを形成した後、当該トレンチ1tを埋め込んで製造する半導体装置の製造方法であって、大きなアスペクト比のトレンチ1tであってもボイドや合わせ面が発生しないトレンチの埋め込みが可能である。従って、低オン抵抗で高耐圧の図7に示すPNコラム層1aを有する半導体装置100の製造にも好適である。
(a)〜(c)は、本発明のめざすトレンチの埋め込み過程を模式的に示した図である。 図1のトレンチ底面からのエピタキシャル層の成長に用いるプラズマCVDを説明する図で、(a)はプラズマCVDの主な構成要素を示した図であり、(b)はプラズマ形成に用いる高周波電圧波形を示した図である。 (a)〜(c)は、プラズマCVDよる最も好ましいトレンチの埋め込み過程を模式的に示した図である。 ハロゲン化物ガスの供給効果を説明する図で、(a)はハロゲン化物ガスを供給しない場合、(b)はハロゲン化物ガスをSi源ガスと同時に供給する場合、(c)はハロゲン化物ガスをSi源ガスと交互に供給する場合である。 プラズマCVDとLP−CVDを組み合わせて用いる場合で、(a)は最初に行うプラズマCVDを用いたトレンチの埋め込みであり、(b)は、次に行うLP−CVDを用いたトレンチの埋め込みである。 (a)〜(c)は、プラズマCVDによるトレンチ埋め込みに用いることができる、種々の面方位にある半導体基板とトレンチである。 PNコラム層を有する半導体装置の代表例を示す図で、半導体装置100の模式的な断面図である。 (a),(b)は、従来のLP−CVDを用いたエピタキシャル成長によるトレンチ埋め込み途中の様子を示す図である。
符号の説明
1 シリコン(Si)半導体基板(ウエハ)
1t トレンチ
1e,1e(P),1e(L) エピタキシャル層
1h 水素(H)
1q 吸着サイト
2 プラズマ
2s シリコン(Si)源
2si SiH イオン
2sr SiHラジカル
2h ハロゲン化物
3 シリコン(Si)源ガス
3s Si源
4 ハロゲン化物ガス
100 半導体装置
1a PNコラム層

Claims (19)

  1. シリコン(Si)からなる半導体基板にトレンチを形成した後、当該トレンチを埋め込んで製造する半導体装置の製造方法であって、
    前記トレンチ表面をフッ酸(HF)処理した後、
    シラン(SiH )からなるシリコン(Si)源ガスを用いたプラズマCVDにより、プラズマにより励起されるSiH ,SiH ,SiH もしくはSiの各ラジカルのうち、SiH のラジカル量を最大化させると共に、プラズマにより前記Si源ガスから形成される各イオンのうち、SiH のイオン量を最大化させるようにして、トレンチ内にシリコン(Si)からなるエピタキシャル層を成長させて、トレンチを埋め込むことを特徴とする半導体装置の製造方法。
  2. 前記プラズマCVDにおけるプラズマ形成に、高周波パルスを用い、
    前記高周波パルスのデューティー比により、SiH のラジカル量およびSiH のイオン量を最大化させることを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記プラズマCVDにおいて、前記Si源ガスを、前記半導体基板の上方から供給することを特徴とする請求項1または2に記載の半導体装置の製造方法。
  4. 前記プラズマCVDにおいて、プラズマにより励起されるSiH ,SiH ,SiH もしくはSiの各ラジカルのラジカル量、またはプラズマにより前記Si源ガスから形成される各イオンのイオン量をモニタリングすることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置の製造方法。
  5. 前記プラズマCVDにおいて、前記半導体基板にバイアス電圧を印加することを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置の製造方法。
  6. 前記プラズマCVDにおいて、ハロゲン化物ガスを、前記Si源ガスと同時に供給することを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置の製造方法。
  7. 前記プラズマCVDにおいて、ハロゲン化物ガスを、前記Si源ガスと交互に供給することを特徴とする請求項1乃至のいずれか一項に記載の半導体装置の製造方法。
  8. 前記ハロゲン化物ガスが、塩化水素(HCl)ガスもしくは塩素(Cl )ガスのいずれかであることを特徴とする請求項6または7に記載の半導体装置の製造方法。
  9. 前記プラズマCVDにおいて、前記半導体基板の基板温度を、室温以上、900℃以下とすることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置の製造方法。
  10. 前記プラズマCVDによるトレンチ埋め込み後の半導体基板を、熱処理することを特徴とする請求項1乃至9のいずれか一項に記載の半導体装置の製造方法。
  11. 前記熱処理を、水素雰囲気あるいは窒素雰囲気で行うことを特徴とする請求項10に記載の半導体装置の製造方法。
  12. 前記トレンチのアスペクト比(深さ/幅)が、30以上であることを特徴とする請求項1乃至11のいずれか一項に記載の半導体装置の製造方法。
  13. 前記プラズマCVDによるエピタキシャル層で前記トレンチを途中まで埋め込んだ後、
    シリコン(Si)源ガスを用いた減圧CVDにより、前記トレンチ内にシリコン(Si)からなる第2のエピタキシャル層を成長させて、前記トレンチを埋め込むことを特徴とする請求項1乃至12のいずれか一項に記載の半導体装置の製造方法。
  14. 前記半導体基板が、(100)面方位の半導体基板であることを特徴とする請求項1乃至13のいずれか一項に記載の半導体装置の製造方法。
  15. 前記トレンチの側面が、(100)面方位であることを特徴とする請求項14に記載の半導体装置の製造方法。
  16. 前記トレンチの側面が、(110)面方位であることを特徴とする請求項14に記載の半導体装置の製造方法。
  17. 前記半導体基板が、(110)面方位の半導体基板であることを特徴とする請求項1乃至1のいずれか一項に記載の半導体装置の製造方法。
  18. 前記トレンチの側面が、(111)面方位であることを特徴とする請求項17に記載の半導体装置の製造方法。
  19. 前記半導体装置がPNコラム層を有する半導体装置であって、
    前記PNコラム層が、N導電型またはP導電型の前記半導体基板と、前記トレンチ内に埋め込まれた前記半導体基板と異なる導電型の前記エピタキシャル層からなり、
    前記プラズマCVDにおいて、前記半導体基板と異なる導電型の不純物ガスを前記Si源ガスと同時に供給して、前記エピタキシャル層を形成することを特徴とする請求項1乃至18のいずれか一項に記載の半導体装置の製造方法。
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