KR102070097B1 - 다중 플러그를 갖는 반도체 소자 형성 방법 및 관련된 장치 - Google Patents

다중 플러그를 갖는 반도체 소자 형성 방법 및 관련된 장치 Download PDF

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Abstract

기판 상에 반도체 패턴을 형성한다. 상기 반도체 패턴 상에 층간 절연 막을 형성한다. 상기 층간 절연 막을 관통하여 상기 반도체 패턴을 노출하는 콘택 홀을 형성한다. 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정을 이용하여 상기 콘택 홀 내에 하부 플러그를 형성한다. 증착 공정 및 에칭 공정을 번갈아 수행하여 상기 하부 플러그 상에 상기 콘택 홀을 채우는 상부 플러그를 형성한다.

Description

다중 플러그를 갖는 반도체 소자 형성 방법 및 관련된 장치{Method of forming semiconductor device having multilayered plug and related device}
본 발명은 다중 플러그를 갖는 반도체 소자 형성 방법, 관련된 반도체소자, 및 관련된 제조장치에 관한 것이다.
다양하고 복잡한 중간 배선들을 갖는 반도체 소자에 있어서, 상기 중간 배선들을 우회하는 콘택 플러그를 효율적으로 형성하기 위한 다양한 방법들이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 중간 배선들을 우회하는 콘택 플러그를 갖는 반도체 소자의 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는, 중간 배선들을 우회하는 콘택 플러그를 갖는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는, 중간 배선들을 우회하는 콘택 플러그를 갖는 반도체 소자의 형성에 이용 가능한 반도체 제조 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자 형성 방법을 제공한다. 이 방법은 기판 상에 반도체 패턴을 형성하는 것을 포함한다. 상기 반도체 패턴 상에 층간 절연 막을 형성한다. 상기 층간 절연 막을 관통하여 상기 반도체 패턴을 노출하는 콘택 홀을 형성한다. 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정을 이용하여 상기 콘택 홀 내에 하부 플러그를 형성한다. 증착 공정 및 에칭 공정을 번갈아 수행하여 상기 하부 플러그 상에 상기 콘택 홀을 채우는 상부 플러그를 형성한다.
상기 콘택 홀은 폭보다 높이가 큰 상부 콘택 홀을 포함할 수 있다. 상기 상부 콘택 홀의 하부에 연통되고, 상기 반도체 패턴을 노출하는 하부 콘택 홀이 형성될 수 있다. 상기 상부 콘택 홀의 중심은 상기 반도체 패턴의 중심에서 어긋날 수 있다.
상기 콘택 홀은 L모양을 보일 수 있다.
상기 하부 콘택 홀은 높이보다 폭이 클 수 있다.
상기 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정, 상기 증착 공정 및 상기 에칭 공정은 동일한 챔버 내에서 인-시츄(in-situ) 공정으로 수행될 수 있다.
상기 에칭 공정은 상기 증착 공정에 앞서서 수행될 수 있다.
상기 상부 플러그의 하단은 상기 하부 플러그의 상단보다 낮은 레벨에 형성될 수 있다. 상기 하부 플러그의 상단은 상기 상부 플러그의 가장자리를 따라 상향 돌출될 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 반도체 소자 형성 방법을 제공한다. 이 방법은 기판 상에 드레인 영역을 형성하는 것을 포함한다. 상기 드레인 영역 상에 층간 절연 막을 형성한다. 상기 층간 절연 막을 관통하여 상기 드레인 영역을 노출하는 콘택 홀을 형성한다. 상기 콘택 홀은 폭보다 높이가 큰 상부 콘택 홀 및 상기 상부 콘택 홀의 하부에 연통된 하부 콘택 홀을 갖는다. 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정을 이용하여 상기 하부 콘택 홀 내에 에스이지(SEG) 플러그를 형성한다. 증착 공정 및 에칭 공정을 번갈아 수행하여 상기 에스이지(SEG) 플러그 상에 상기 콘택 홀을 채우는 폴리실리콘 플러그를 형성한다.
상기 폴리실리콘 플러그의 중심은 상기 드레인 영역의 중심에서 어긋날 수 있다.
상기 폴리실리콘 플러그 및 상기 에스이지(SEG) 플러그는 콘택 플러그를 구성할 수 있다. 상기 콘택 플러그는 L모양을 보일 수 있다.
상기 에스이지(SEG) 플러그의 중심은 상기 드레인 영역의 중심에서 어긋날 수 있다. 상기 에스이지(SEG) 플러그는 높이보다 폭이 클 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, L모양 콘택 홀의 하단 영역에 형성된 하부 플러그 및 상기 하부 플러그 상에 형성된 상부 플러그가 제공될 수 있다. 상기 하부 플러그는 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정을 이용하여 형성될 수 있다. 상기 상부 플러그는 증착 공정 및 에칭 공정을 번갈아 가며 반복적으로 수행하여 형성될 수 있다. 상기 하부 플러그 및 상기 상부 플러그의 구성은 보이드(void) 또는 심(seam)과 같은 불량 없이 상기 콘택 홀의 내부를 치밀하게 채울 수 있다. 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.
도 1 및 도 2는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법을 설명하기 위한 플로차트들 이다.
도 3은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성에 이용 가능한 반도체 제조 장치를 보여주는 개략도 이다.
도 4 및 도 5는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법을 설명하기 위한 플로차트들 이다.
도 6은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성에 이용 가능한 반도체 제조 장치를 보여주는 개략도 이다.
도 7 내지 도 13은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들 이다.
도 14 내지 도 26은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들 이다.
도 27 내지 도 32는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도들 및 시스템 블록도들 이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시 예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
본 명세서에서 '가깝다(near)'라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1 및 도 2는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법을 설명하기 위한 플로차트들 이다.
도 1을 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법은 콘택 홀을 형성하고(S10), 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정(S11)을 수행하고, 증착 공정(S13)을 수행하고, 에칭 공정(S15)을 수행하고, 두께를 확인하는 것(S17)을 포함할 수 있다. 상기 증착 공정(S13) 및 상기 에칭 공정(S15)은 번갈아 가며 반복적으로 수행될 수 있다. 상기 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정(S11), 상기 증착 공정(S13), 및 상기 에칭 공정(S15)은 동일한 챔버 내에서 인-시츄(in-situ) 공정으로 수행될 수 있다.
도 2를 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법은 콘택 홀을 형성하고(S10), 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정(S11)을 수행하고, 에칭 공정(S15)을 수행하고, 증착 공정(S13)을 수행하고, 두께를 확인하는 것(S17)을 포함할 수 있다. 상기 에칭 공정(S15) 및 상기 증착 공정(S13)은 번갈아 가며 반복적으로 수행될 수 있다. 상기 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정(S11), 상기 에칭 공정(S15), 및 상기 증착 공정(S13)은 동일한 챔버 내에서 인-시츄(in-situ) 공정으로 수행될 수 있다.
도 3은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성에 이용 가능한 반도체 제조 장치를 보여주는 개략도 이다.
도 3을 참조하면, 상기 반도체 제조 장치는 챔버(81), 서셉터(susceptor; 83), 알에프(RF) 공급 장치(85), 샤워 헤드(shower head; 87), 가스 노즐(gas nozzle; 89), 절연 커버(91), 안테나(92), 안테나 연결부(93), 도파 관(94), 부하 정합기(95), 및 마이크로파 공급 장치(97)를 포함할 수 있다. 상기 서셉터(susceptor; 83) 상에 기판(31)이 로딩될 수 있다. 상기 기판(31)은 단결정 실리콘 웨이퍼, 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판일 수 있다.
상기 챔버(81)는 5-200 mTorr 의 저압 챔버 일 수 있다. 예를 들면, 상기 챔버(81)는 30 mTorr 의 저압 챔버 일 수 있다. 상기 서셉터(susceptor; 83)는 상기 챔버(81) 내에 배치될 수 있다. 상기 서셉터(susceptor; 83)는 200 - 600℃로 가열될 수 있다. 예를 들면, 상기 서셉터(susceptor; 83)는 450℃ 로 가열될 수 있다. 상기 서셉터(susceptor; 83)는 상기 기판(31)을 가열하는 역할을 할 수 있다. 상기 알에프(RF) 공급 장치(85)는 상기 서셉터(susceptor; 83)에 접속될 수 있다. 상기 알에프(RF) 공급 장치(85)는 5-500 MHz, 100-300W 의 RF bias 를 상기 서셉터(susceptor; 83)에 공급하는 역할을 할 수 있다.
상기 샤워 헤드(shower head; 87)는 상기 챔버(81) 내의 상기 서셉터(susceptor; 83) 상부에 배치될 수 있다. 상기 샤워 헤드(shower head; 87)의 상부에 상기 가스 노즐(gas nozzle; 89)이 배치될 수 있다. 상기 가스 노즐(gas nozzle; 89)은 여러 개일 수 있다. 상기 절연 커버(91)는 상기 챔버(81)의 천정을 덮을 수 있다. 상기 절연 커버(91) 상에 상기 안테나(92)가 배치될 수 있다. 상기 안테나(92) 상에 상기 안테나 연결부(93) 및 상기 도파 관(94)이 배치될 수 있다. 상기 도파 관(94) 상에 상기 부하 정합기(95)가 배치될 수 있다. 상기 마이크로파 공급 장치(97)는 상기 부하 정합기(95)에 접속될 수 있다. 상기 마이크로파 공급 장치(97)는 1-10 GHz, 1500-4000W의 마이크로파(microwave)를 공급하는 역할을 할 수 있다. 예를 들면, 상기 마이크로파 공급 장치(97)는 2.45 GHz, 2500W의 마이크로파(microwave)를 공급하는 역할을 할 수 있다.
도 4 및 도 5는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법을 설명하기 위한 플로차트들 이다.
도 4를 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법은 콘택 홀을 형성하고(S10), 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정(S11)을 수행하고, 증착 공정(S13)을 수행하고, 에칭 공정(S15)을 수행하고, 두께를 확인하는 것(S17)을 포함할 수 있다. 상기 증착 공정(S13) 및 상기 에칭 공정(S15)은 번갈아 가며 반복적으로 수행될 수 있다.
도 5를 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법은 콘택 홀을 형성하고(S10), 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정(S11)을 수행하고, 에칭 공정(S15)을 수행하고, 증착 공정(S13)을 수행하고, 두께를 확인하는 것(S17)을 포함할 수 있다. 상기 에칭 공정(S15) 및 상기 증착 공정(S13)은 번갈아 가며 반복적으로 수행될 수 있다.
도 6은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성에 이용 가능한 반도체 제조 장치를 보여주는 개략도 이다.
도 6을 참조하면, 상기 반도체 제조 장치는 입/출력 장치(20A), 이송 장치(20B), 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 챔버(21), 증착 챔버(23), 및 에칭 챔버(25)를 포함할 수 있다.
상기 선택적 에피택시얼 성장 챔버(21)는 도 3을 통하여 설명된 반도체 제조 장치와 유사한 구성을 보일 수 있다. 상기 선택적 에피택시얼 성장 챔버(21)는 상기 챔버(도 3의 81) 및 관련된 장치들을 포함할 수 있다. 상기 증착 챔버(23)는 상기 선택적 에피택시얼 성장 챔버(21)에 인접하게 배치될 수 있다. 상기 증착 챔버(23)는 2-10 Torr의 저압, 및 500 - 600℃의 온도가 제어될 수 있다. 상기 증착 챔버(23)의 내부로 소스 가스, 반응 가스, 및 도펀트 가스(dopant gas)가 공급될 수 있다. 상기 증착 챔버(23)는 알에프(RF) 공급 장치 및 마이크로파 공급 장치가 생략된 구성을 보일 수 있다. 상기 에칭 챔버(25)는 상기 증착 챔버(23)에 인접하게 배치될 수 있다. 상기 에칭 챔버(25)는 도 3을 통하여 설명된 반도체 제조 장치와 유사한 구성을 보일 수 있다. 상기 에칭 챔버(25)는 상기 챔버(도3의 81) 및 관련된 장치들을 포함할 수 있다.
도 7 내지 도 13은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들 이다.
도 1, 도 3 및 도 7을 참조하면, 기판(31) 상에 활성 영역(32)을 한정하는 소자 분리 막(33)이 형성될 수 있다. 상기 활성 영역(32) 내에 드레인 영역(35)이 형성될 수 있다. 상기 드레인 영역(35) 및 상기 소자 분리 막(33) 상에 희생 패턴(37)이 형성될 수 있다. 상기 드레인 영역(35), 상기 소자 분리 막(33), 및 상기 희생 패턴(37) 상을 덮는 층간 절연 막(43)이 형성될 수 있다. 상기 층간 절연 막(43) 내에 비트 라인(45), 캐핑 패턴(47), 및 비트 스페이서(49)가 형성될 수 있다. 상기 드레인 영역(35)은 반도체 패턴 또는 도전성 패턴으로 지칭될 수 있다.
상기 기판(31)은 단결정 실리콘 웨이퍼, 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판일 수 있다. 상기 기판(31)은 P형 불순물이온들 또는 N형 불순물이온들을 포함할 수 있다. 상기 소자 분리 막(33)은 에스티아이(shallow trench isolation; STI) 기술을 이용하여 형성될 수 있다. 상기 소자 분리 막(33)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 상기 드레인 영역(35)은 상기 활성 영역(32)의 일부분에 P형 불순물이온들 또는 N형 불순물이온들을 주입하여 형성될 수 있다. 예를 들면, 상기 드레인 영역(35)은 N형 불순물이온들을 포함할 수 있으며, 상기 활성 영역(32)은 P형 불순물이온들을 포함할 수 있다. 상기 활성 영역(32)은 상기 드레인 영역(35)의 하부에 보존될 수 있다. 상기 활성 영역(32)의 내부 및/또는 상부에 트랜지스터, 다이오드, 또는 워드 라인과 같은 다수의 능동/수동 소자들이 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다.
상기 희생 패턴(37)은 상기 소자 분리 막(33), 상기 드레인 영역(35), 및 상기 층간 절연 막(43)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 희생 패턴(37)은 상기 소자 분리 막(33), 상기 드레인 영역(35), 및 상기 층간 절연 막(43)과 다른 물질을 포함할 수 있다. 예를 들면, 상기 희생 패턴(37)은 실리콘 질화물을 포함할 수 있다. 상기 희생 패턴(37)은 상기 드레인 영역(35)에 접촉될 수 있다. 상기 희생 패턴(37)은 수직 높이보다 수평 폭이 클 수 있다. 상기 희생 패턴(37)은 상기 드레인 영역(35)을 부분적으로 덮고 상기 소자 분리 막(33) 상에 신장될 수 있다. 상기 희생 패턴(37)의 중심은 상기 드레인 영역(35)의 중심과 어긋날 수 있다. 상기 희생 패턴(37)은 상기 드레인 영역(35)과 편심(eccentric) 또는 오프셋(offset)된 구성을 보이는 것으로 해석될 수 있다.
상기 층간 절연 막(43)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 상기 층간 절연 막(43)은 단일 층 또는 다중 층 일수 있다. 상기 비트 라인(45)은 상기 드레인 영역(35)의 상부에 부분적으로 중첩될 수 있다. 상기 비트 라인(45)은 상기 희생 패턴(37)의 상부에 부분적으로 중첩될 수 있다. 상기 비트 라인(45)은 금속 막과 같은 도전성 물질을 포함할 수 있다. 상기 캐핑 패턴(47)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 상기 비트 라인(45)은 상기 캐핑 패턴(47)의 하부에 수직 정렬될 수 있다. 상기 비트 스페이서(49)는 상기 비트 라인(45) 및 상기 캐핑 패턴(47)의 측면을 덮을 수 있다. 상기 비트 스페이서(49)는 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다.
도 1, 도 3 및 도 8을 참조하면, 상기 층간 절연 막(43)을 패터닝 하여 상부 콘택 홀(51)이 형성될 수 있다. 상기 상부 콘택 홀(51)은 상기 층간 절연 막(43)을 관통할 수 있다. 상기 상부 콘택 홀(51)의 바닥에 상기 희생 패턴(37)이 노출될 수 있다. 상기 상부 콘택 홀(51)은 수평 폭보다 수직 높이가 클 수 있다. 예를 들면, 상기 상부 콘택 홀(51)은 20:1 이상의 높은 종횡 비(high aspect ratio)를 보일 수 있다. 상기 상부 콘택 홀(51)은 상기 비트 라인(45)을 우회하도록 형성된 것으로 해석될 수 있다.
다른 실시 예에서, 상기 상부 콘택 홀(51)은 트렌치 일수 있다.
도 1, 도 3 및 도 9를 참조하면, 상기 희생 패턴(37)을 제거하여 하부 콘택 홀(52)이 형성될 수 있다. 상기 상부 콘택 홀(51) 및 상기 하부 콘택 홀(52)은 콘택 홀(55)을 구성할 수 있다. 상기 기판(31) 상에 상기 콘택 홀(55)이 형성될 수 있다(S10).
상기 하부 콘택 홀(52)의 바닥에 상기 드레인 영역(35) 및 상기 소자 분리 막(33)이 노출될 수 있다. 상기 하부 콘택 홀(52)의 수평 폭은 상기 상부 콘택 홀(51)의 수평 폭보다 클 수 있다. 상기 하부 콘택 홀(52)은 수직 높이보다 수평 폭이 클 수 있다. 상기 하부 콘택 홀(52)의 중심은 상기 드레인 영역(35)의 중심과 어긋날 수 있다. 상기 하부 콘택 홀(52)은 상기 드레인 영역(35)과 편심(eccentric) 또는 오프셋(offset)된 구성을 보이는 것으로 해석될 수 있다. 상기 하부 콘택 홀(52)은 상기 상부 콘택 홀(51)의 하부에 연통될 수 있다. 상기 콘택 홀(55)은 L모양을 보일 수 있다.
도 1, 도 3 및 도 10을 참조하면, 상기 하부 콘택 홀(52) 내에 하부 플러그(61)가 형성될 수 있다. 상기 하부 플러그(61)는 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정(S11)을 이용하여 형성될 수 있다.
예를 들면, 상기 서셉터(susceptor; 83) 상에 상기 콘택 홀(55)을 갖는 상기 기판(31)이 로딩될 수 있다. 상기 챔버(81)의 내부는 5-200 mTorr 의 저압이 유지될 수 있다. 상기 챔버(81)의 내부는 30 mTorr 의 저압이 유지될 수 있다. 상기 서셉터(susceptor; 83)는 200 - 600℃로 가열될 수 있다. 상기 서셉터(susceptor; 83)는 450℃ 로 가열될 수 있다. 상기 알에프(RF) 공급 장치(85)는 오프(off) 상태를 유지할 수 있다. 상기 마이크로파 공급 장치(97)는 1-10 GHz, 1500-4000W의 마이크로파(microwave)를 공급하는 역할을 할 수 있다. 상기 마이크로파 공급 장치(97)를 통하여 2.45GHz, 2500W의 마이크로파(microwave)가 공급될 수 있다. 상기 가스 노즐(gas nozzle; 89) 및 상기 샤워 헤드(shower head; 87)를 경유하여 소스 가스, 반응 가스, 및 도펀트 가스(dopant gas)가 공급될 수 있다. 상기 소스 가스는 SiH4, SiH2Cl2, 또는 이들의 조합을 포함할 수 있다. 상기 반응 가스는 H2, Ar, Cl2, 또는 이들의 조합을 포함할 수 있다. 상기 도펀트 가스(dopant gas)는 PH3, 또는 B2H6 를 포함할 수 있다.
상기 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정(S11)은 플라즈마를 이용한 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정일 수 있다. 상기 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정(S11)은 상대적으로 낮은 온도에서 수행될 수 있으며, 도핑 농도를 용이하게 조절할 수 있는 장점이 있다. 상기 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정(S11)이 수행되는 동안 상기 하부 콘택 홀(52)에 노출된 상기 드레인 영역(35)의 표면에서 순차적으로 상기 하부 플러그(61)가 성장될 수 있다. 상기 하부 플러그(61)는 에스이지(SEG) 패턴 또는 에스이지(SEG) 플러그로 지칭될 수 있다. 상기 하부 플러그(61)는 단결정 반도체를 포함할 수 있다. 예를 들면, 상기 하부 플러그(61)는 단결정 실리콘을 포함할 수 있다. 상기 하부 플러그(61)는 보이드(void) 또는 심(seam)과 같은 불량을 포함하지 않으며, 상기 하부 플러그(61)는 상기 하부 콘택 홀(52)의 내부를 치밀하게 채울 수 있다.
상기 하부 플러그(61)는 상기 드레인 영역(35)에 직접적으로 접촉될 수 있다. 상기 하부 플러그(61)는 수직 높이보다 수평 폭이 클 수 있다. 상기 하부 플러그(61)의 중심은 상기 드레인 영역(35)의 중심과 어긋날 수 있다. 상기 하부 플러그(61)는 상기 드레인 영역(35)과 편심(eccentric) 또는 오프셋(offset)된 구성을 보이는 것으로 해석될 수 있다. 상기 하부 플러그(61)는 상기 비트 라인(45)의 하부에 부분적으로 중첩될 수 있다. 상기 하부 플러그(61)는 상기 비트 라인(45)과 떨어질 수 있다. 상기 하부 플러그(61) 및 상기 비트 라인(45) 사이에 상기 층간 절연 막(43)이 개재될 수 있다.
도 1, 도 3 및 도 11을 참조하면, 상기 하부 플러그(61) 상에 상부 플러그 막(63L)이 형성될 수 있다. 상기 상부 플러그 막(63L)은 증착 공정(S13)을 이용하여 형성될 수 있다. 상기 상부 플러그 막(63L)은 상기 하부 플러그(61)의 표면을 덮을 수 있다. 상기 상부 플러그 막(63L)은 상기 상부 콘택 홀(51)의 측벽 및 상기 층간 절연 막(43)의 표면을 덮을 수 있다. 상기 상부 플러그 막(63L)은 상기 하부 플러그(61)의 표면에 직접적으로 접촉될 수 있다.
예를 들면, 상기 서셉터(susceptor; 83) 상에 상기 하부 플러그(61)를 갖는 상기 기판(31)이 계속 머무를 수 있다. 상기 챔버(81)의 내부는 5-200 mTorr 의 저압이 유지될 수 있다. 상기 챔버(81)의 내부는 30 mTorr 의 저압이 유지될 수 있다. 상기 서셉터(susceptor; 83)는 200 - 600℃로 가열될 수 있다. 상기 서셉터(susceptor; 83)는 300℃ 로 가열될 수 있다. 상기 알에프(RF) 공급 장치(85)는 5-500 MHz, 100-300W 의 RF bias 를 상기 서셉터(susceptor; 83)에 공급하는 역할을 할 수 있다. 상기 알에프(RF) 공급 장치(85)는 250W의 바이어스 전원(bias power)을 공급할 수 있다. 상기 마이크로파 공급 장치(97)는 1-10 GHz, 1500-4000W의 마이크로파(microwave)를 공급하는 역할을 할 수 있다. 상기 마이크로파 공급 장치(97)를 통하여 2.45GHz, 2500W의 마이크로파(microwave)가 공급될 수 있다. 상기 가스 노즐(gas nozzle; 89) 및 상기 샤워 헤드(shower head; 87)를 경유하여 소스 가스, 반응 가스, 및 도펀트 가스(dopant gas)가 공급될 수 있다. 상기 소스 가스는 SiH4, SiH2Cl2, 또는 이들의 조합을 포함할 수 있다. 상기 반응 가스는 H2, Ar, Cl2, 또는 이들의 조합을 포함할 수 있다. 상기 도펀트 가스(dopant gas)는 PH3, 또는 B2H6 를 포함할 수 있다.
상기 증착 공정(S13)은 플라즈마를 이용한 이방성 증착 공정일 수 있다. 상기 상부 플러그 막(63L)은 폴리실리콘을 포함할 수 있다.
다른 실시 예에서, 상기 상부 플러그 막(63L)은 금속을 포함할 수 있다.
도 1, 도 3 및 도 12를 참조하면, 상기 상부 플러그 막(63L)을 부분적으로 제거하여 상기 하부 플러그(61) 상에 상부 플러그 패턴(63B)이 형성될 수 있다. 상기 상부 플러그 패턴(63B)은 에칭 공정(S15)을 이용하여 형성될 수 있다. 상기 상부 플러그 패턴(63B)은 상기 하부 플러그(61)에 직접적으로 접촉될 수 있다.
예를 들면, 상기 서셉터(susceptor; 83) 상에 상기 상부 플러그 막(63L)을 갖는 상기 기판(31)이 계속 머무를 수 있다. 상기 챔버(81)의 내부는 5-200 mTorr 의 저압이 유지될 수 있다. 상기 챔버(81)의 내부는 30 mTorr 의 저압이 유지될 수 있다. 상기 서셉터(susceptor; 83)는 200 - 600℃로 가열될 수 있다. 상기 알에프(RF) 공급 장치(85)는 오프(off) 상태를 유지할 수 있다. 다른 실시 예에서, 상기 알에프(RF) 공급 장치(85)는 상기 증착 공정(S13)보다 낮은 바이어스 전원(bias power)을 공급할 수 있다. 상기 마이크로파 공급 장치(97)는 1-10 GHz, 1500-4000W의 마이크로파(microwave)를 공급하는 역할을 할 수 있다. 상기 마이크로파 공급 장치(97)를 통하여 2.45GHz, 2500W의 마이크로파(microwave)가 공급될 수 있다. 상기 가스 노즐(gas nozzle; 89) 및 상기 샤워 헤드(shower head; 87)를 경유하여 에칭 가스가 공급될 수 있다. 상기 에칭 가스는 NF3, Cl2, HCl, Ar, 또는 이들의 조합을 포함할 수 있다.
상기 에칭 공정(S15)은 등방성 식각 공정 또는 낮은 바이어스(low bias) 식각 공정 일 수 있다. 상기 에칭 공정(S15)이 수행되는 동안 상기 상부 플러그 막(63L)이 에치-백(etch-back)되어 상기 상부 플러그 패턴(63B)이 형성될 수 있다. 상기 상부 플러그 패턴(63B)은 상기 상부 콘택 홀(51) 내에 형성될 수 있다. 상기 상부 플러그 패턴(63B)은 상기 상부 콘택 홀(51)의 하단 영역에 보존될 수 있다.
도 1, 도 3 및 도 13을 참조하면, 상기 상부 콘택 홀(51)을 채우는 상부 플러그(63)가 형성될 수 있다. 상기 상부 플러그(63)는 상기 증착 공정(S13) 및 상기 에칭 공정(S15)을 번갈아 가며 반복적으로 수행하여 형성될 수 있다. 상기 상부 플러그(63)는 폴리실리콘을 포함할 수 있다. 상기 상부 플러그(63)는 폴리실리콘 플러그로 지칭될 수 있다.
상기 상부 플러그(63)는 상기 하부 플러그(61)에 직접적으로 접촉될 수 있다. 상기 상부 플러그(63)는 수평 폭보다 수직 높이가 클 수 있다. 상기 상부 플러그(63)는 20:1 이상의 높은 종횡 비(high aspect ratio)를 보일 수 있다. 상기 상부 플러그(63)는 상기 상부 콘택 홀(51)을 완전히 채울 수 있다. 상기 상부 플러그(63)는 보이드(void) 또는 심(seam)과 같은 불량을 포함하지 않으며, 상기 상부 플러그(63)는 상기 상부 콘택 홀(51)을 치밀하게 채울 수 있다. 상기 상부 플러그(63)는 상기 비트 라인(45)을 우회하도록 형성된 것으로 해석될 수 있다. 상기 상부 플러그(63)는 상기 비트 라인(45)과 떨어질 수 있다. 상기 상부 플러그(63)는 상기 비트 라인(45)과 절연될 수 있다.
다른 실시 예에서, 상기 상부 플러그(63)는 금속을 포함할 수 있다.
상기 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정(S11), 상기 에칭 공정(S15), 및 상기 증착 공정(S13)은 상기 챔버(81) 내에서 인-시츄(in-situ) 공정으로 수행될 수 있다. 상기 상부 플러그(63) 및 상기 하부 플러그(61)는 콘택 플러그(65)를 구성할 수 있다. 상기 콘택 플러그(65)는 L모양을 보일 수 있다. 상기 콘택 플러그(65)는 상기 비트 라인(45)을 우회하여 상기 드레인 영역(35)에 접속될 수 있다.
도 14 내지 도 26은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들 이다.
도 14를 참조하면, 하부 콘택 홀(52)은 드레인 영역(35)의 상단보다 낮은 레벨에 확장될 수 있다. 상기 하부 콘택 홀(52)은 소자 분리 막(33)의 상단보다 낮은 레벨에 확장될 수 있다. 상기 드레인 영역(35)은 상기 하부 콘택 홀(52)에 노출된 단차(step)를 보일 수 있다. 상기 하부 콘택 홀(52)의 측면 및 바닥에 상기 드레인 영역(35)의 표면이 노출될 수 있다. 상기 소자 분리 막(33)은 상기 하부 콘택 홀(52)에 노출된 단차(step)를 보일 수 있다.
도 15를 참조하면, 하부 콘택 홀(52)은 드레인 영역(35)의 상단보다 낮은 레벨에 확장될 수 있다. 상기 하부 콘택 홀(52)은 소자 분리 막(33)의 상단보다 낮은 레벨에 확장될 수 있다. 상기 소자 분리 막(33)은 상기 하부 콘택 홀(52)에 노출된 단차(step)를 보일 수 있다. 상기 하부 콘택 홀(52)은 상기 드레인 영역(35)의 상부 표면 및 측면을 노출할 수 있다.
도 16을 참조하면, 하부 콘택 홀(52)은 드레인 영역(35)의 상단보다 낮은 레벨에 확장될 수 있다. 상기 하부 콘택 홀(52)은 소자 분리 막(33)의 상단보다 낮은 레벨에 확장될 수 있다. 상기 드레인 영역(35)은 상기 하부 콘택 홀(52)에 노출된 단차(step)를 보일 수 있다. 상기 하부 콘택 홀(52)의 측면 및 바닥에 상기 드레인 영역(35)의 표면이 노출될 수 있다. 상기 소자 분리 막(33)은 상기 하부 콘택 홀(52)에 노출된 단차(step)를 보일 수 있다. 상기 하부 콘택 홀(52)은 상기 드레인 영역(35)의 상부 표면 및 측면을 노출할 수 있다.
도 17을 참조하면, 하부 플러그(61A)는 하부 콘택 홀(52)을 채우고 상부 콘택 홀(51) 내에 신장될 수 있다. 상기 하부 플러그(61A)는 상기 하부 콘택 홀(52)보다 높은 레벨에 돌출될 수 있다.
도 18을 참조하면, 하부 플러그(61B)는 경사진 상부 표면을 포함할 수 있다.
도 19를 참조하면, 하부 플러그(61C)는 경사진 상부 표면을 포함할 수 있다. 드레인 영역(35)의 상부 표면은 단차(step)를 보일 수 있다. 소자 분리 막(33)의 상부 표면은 단차(step)를 보일 수 있다. 상기 하부 플러그(61C)는 상기 드레인 영역(35)의 상부 표면 및 측면에 직접적으로 접촉될 수 있다.
도2, 도 3, 도 7내지 도 10, 및 도 20을 참조하면, 기판(31) 상에 활성 영역(32), 소자 분리 막(33), 드레인 영역(35), 층간 절연 막(43), 비트 라인(45), 캐핑 패턴(47), 비트 스페이서(49), 상부 콘택 홀(51), 및 하부 콘택 홀(52)이 형성될 수 있다. 상기 상부 콘택 홀(51) 및 상기 하부 콘택 홀(52)은 콘택 홀(55)을 구성할 수 있다(S10).
상기 하부 콘택 홀(52) 내에 하부 플러그(61D)가 형성될 수 있다. 상기 하부 플러그(61D)는 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정(S11)을 이용하여 형성될 수 있다.
예를 들면, 상기 서셉터(susceptor; 83) 상에 상기 콘택 홀(55)을 갖는 상기 기판(31)이 로딩될 수 있다. 상기 챔버(81)의 내부는 5-200 mTorr 의 저압이 유지될 수 있다. 상기 챔버(81)의 내부는 30 mTorr 의 저압이 유지될 수 있다. 상기 서셉터(susceptor; 83)는 200 - 600℃로 가열될 수 있다. 상기 서셉터(susceptor; 83)는 450℃ 로 가열될 수 있다. 상기 알에프(RF) 공급 장치(85)는 오프(off) 상태를 유지할 수 있다. 상기 마이크로파 공급 장치(97)는 1-10 GHz, 1500-4000W의 마이크로파(microwave)를 공급하는 역할을 할 수 있다. 상기 마이크로파 공급 장치(97)를 통하여 2.45GHz, 2500W의 마이크로파(microwave)가 공급될 수 있다. 상기 가스 노즐(gas nozzle; 89) 및 상기 샤워 헤드(shower head; 87)를 경유하여 소스 가스, 반응 가스, 및 도펀트 가스(dopant gas)가 공급될 수 있다. 상기 소스 가스는 SiH4, SiH2Cl2, 또는 이들의 조합을 포함할 수 있다. 상기 반응 가스는 H2, Ar, Cl2, 또는 이들의 조합을 포함할 수 있다. 상기 도펀트 가스(dopant gas)는 PH3, 또는 B2H6 를 포함할 수 있다.
상기 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정(S11)은 플라즈마를 이용한 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정일 수 있다. 상기 하부 플러그(61D)는 에스이지(SEG) 패턴으로 지칭될 수 있다.
에칭 공정(S15)을 이용하여 상기 하부 플러그(61D)의 상부 표면을 에치-백(etch-back)할 수 있다.
예를 들면, 상기 서셉터(susceptor; 83) 상에 상기 하부 플러그(61D)를 갖는 상기 기판(31)이 계속 머무를 수 있다. 상기 챔버(81)의 내부는 5-200 mTorr 의 저압이 유지될 수 있다. 상기 챔버(81)의 내부는 30 mTorr 의 저압이 유지될 수 있다. 상기 서셉터(susceptor; 83)는 200 - 600℃로 가열될 수 있다. 상기 알에프(RF) 공급 장치(85)는 오프(off) 상태를 유지할 수 있다. 다른 실시 예에서, 상기 알에프(RF) 공급 장치(85)는 상기 증착 공정(도1의 S13)보다 낮은 바이어스 전원(bias power)을 공급할 수 있다. 상기 마이크로파 공급 장치(97)는 1-10 GHz, 1500-4000W의 마이크로파(microwave)를 공급하는 역할을 할 수 있다. 상기 마이크로파 공급 장치(97)를 통하여 2.45GHz, 2500W의 마이크로파(microwave)가 공급될 수 있다. 상기 가스 노즐(gas nozzle; 89) 및 상기 샤워 헤드(shower head; 87)를 경유하여 에칭 가스가 공급될 수 있다. 상기 에칭 가스는 NF3, Cl2, HCl, Ar, 또는 이들의 조합을 포함할 수 있다.
상기 에칭 공정(S15)은 등방성 식각 공정 또는 낮은 바이어스(low bias) 식각 공정 일 수 있다. 상기 에칭 공정(S15)이 수행되는 동안 상기 하부 플러그(61D)의 상부 표면이 에치-백(etch-back)될 수 있다. 상기 하부 플러그(61D)의 상단은 콘택 홀(55)의 측벽을 따라 돌출될 수 있다. 상기 하부 플러그(61D)의 상단은 상기 상부 콘택 홀(51)의 측벽에 가까울수록 높은 레벨에 돌출될 수 있다. 상기 하부 플러그(61D)의 상부 표면에 상기 상부 콘택 홀(51)의 중심에 정렬된 오목한 부분이 형성될 수 있다.
도 21을 참조하면, 하부 플러그(61E)의 하단은 드레인 영역(35) 및 소자 분리 막(33)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 드레인 영역(35)은 상기 하부 플러그(61E)의 하단보다 높은 레벨에 돌출될 수 있다. 상기 드레인 영역(35)은 상기 하부 플러그(61E)의 바닥 및 측면에 직접적으로 접촉될 수 있다.
도 22를 참조하면, 하부 플러그(61F)의 하단은 드레인 영역(35) 및 소자 분리 막(33)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 하부 플러그(61F)는 상기 드레인 영역(35)의 측면 및 상부 표면에 직접적으로 접촉될 수 있다.
도 23을 참조하면, 하부 플러그(61G)의 하단은 드레인 영역(35) 및 소자 분리 막(33)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 드레인 영역(35)은 상기 하부 플러그(61G)의 하단보다 높은 레벨에 돌출될 수 있다. 상기 드레인 영역(35)은 상기 하부 플러그(61G)의 바닥 및 측면에 직접적으로 접촉될 수 있다. 상기 하부 플러그(61G)는 상기 드레인 영역(35)의 측면 및 상부 표면에 직접적으로 접촉될 수 있다.
도 24를 참조하면, 하부 플러그(61C)는 경사진 상부 표면을 포함할 수 있다. 드레인 영역(35)의 상부 표면은 단차(step)를 보일 수 있다. 소자 분리 막(33)의 상부 표면은 단차(step)를 보일 수 있다. 상기 하부 플러그(61C)는 상기 드레인 영역(35)의 상부 표면 및 측면에 직접적으로 접촉될 수 있다. 상기 하부 플러그(61C) 상에 상부 플러그(63)가 형성될 수 있다. 상기 상부 플러그(63)는 상기 하부 플러그(61C)에 직접적으로 접촉될 수 있다.
도2, 도 3, 도 7내지 도 13, 도 20, 및 도 25를 참조하면, 상기 하부 플러그(61D) 상에 상부 플러그(63)가 형성될 수 있다. 상기 상부 플러그(63)는 증착 공정(S13) 및 상기 에칭 공정(S15)을 이용하여 형성될 수 있다. 상기 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정(S11), 상기 에칭 공정(S15), 및 상기 증착 공정(S13)은 상기 챔버(81) 내에서 인-시츄(in-situ) 공정으로 수행될 수 있다. 상기 상부 플러그(63)의 하단은 상기 하부 플러그(61D)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 하부 플러그(61D)의 상단은 상기 상부 플러그(63)의 가장자리를 따라 상향 돌출될 수 있다.
상기 증착 공정(S13)은 상기 서셉터(susceptor; 83) 상에 상기 하부 플러그(61D)를 갖는 상기 기판(31)이 계속 머무르는 것을 포함할 수 있다. 상기 챔버(81)의 내부는 5-200 mTorr 의 저압이 유지될 수 있다. 상기 챔버(81)의 내부는 30 mTorr 의 저압이 유지될 수 있다. 상기 서셉터(susceptor; 83)는 200 - 600℃로 가열될 수 있다. 상기 서셉터(susceptor; 83)는 300℃ 로 가열될 수 있다. 상기 알에프(RF) 공급 장치(85)는 5-500 MHz, 100-300W 의 RF bias 를 상기 서셉터(susceptor; 83)에 공급하는 역할을 할 수 있다. 상기 알에프(RF) 공급 장치(85)는 250W의 바이어스 전원(bias power)을 공급할 수 있다. 상기 마이크로파 공급 장치(97)는 1-10 GHz, 1500-4000W의 마이크로파(microwave)를 공급하는 역할을 할 수 있다. 상기 마이크로파 공급 장치(97)를 통하여 2.45GHz, 2500W의 마이크로파(microwave)가 공급될 수 있다. 상기 가스 노즐(gas nozzle; 89) 및 상기 샤워 헤드(shower head; 87)를 경유하여 소스 가스, 반응 가스, 및 도펀트 가스(dopant gas)가 공급될 수 있다. 상기 소스 가스는 SiH4, SiH2Cl2, 또는 이들의 조합을 포함할 수 있다. 상기 반응 가스는 H2, Ar, Cl2, 또는 이들의 조합을 포함할 수 있다. 상기 도펀트 가스(dopant gas)는 PH3, 또는 B2H6 를 포함할 수 있다.
도 26을 참조하면, 기판(31) 상에 활성 영역(32), 소자 분리 막(33), 드레인 영역(35), 층간 절연 막(43), 비트 라인(45), 캐핑 패턴(47), 비트 스페이서(49), 콘택 홀(55), 및 콘택 플러그(65)가 형성될 수 있다. 상기 층간 절연 막(43) 상에 식각 저지 막(157)이 형성될 수 있다. 상기 식각 저지 막(157)을 관통하여 상기 콘택 플러그(65)에 접속된 랜딩 패드(156)가 형성될 수 있다. 상기 랜딩 패드(156) 상에 하부 전극(158)이 형성될 수 있다. 상기 하부 전극(158)의 상단에 가까운 서포터(supporter; 164)가 형성될 수 있다. 상기 하부 전극(158) 및 상기 서포터(164)의 표면을 덮는 커패시터 유전 막(159)이 형성될 수 있다. 상기 커패시터 유전 막(159) 상에 상부 전극(162)이 형성될 수 있다.
상기 콘택 플러그(65)는 매립 콘택 플러그(buried contact plug)로 지칭될 수 있다. 상기 식각 저지 막(157)은 상기 층간 절연 막(43)과 다른 물질을 포함할 수 있다. 예를 들면, 상기 식각 저지 막(157)은 실리콘 질화물을 포함할 수 있다. 상기 랜딩 패드(156)는 금속, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 상기 하부 전극(158)은 수평 폭보다 수직 높이가 클 수 있다. 상기 하부 전극(158)은 필라(pillar)모양, 실린더 모양, 크라운 모양, 컵 모양, 또는 이들의 조합과 같은 다양한 구조를 보일 수 있다. 상기 하부 전극(158)은 금속, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
상기 서포터(164)는 상기 하부 전극(158)에 접촉될 수 있다. 상기 서포터(164)는 상기 하부 전극(158)의 쓰러짐을 방지하는 역할을 할 수 있다. 상기 서포터(164)는 상기 하부 전극(158)과 접착 성이 우수한 물질을 포함할 수 있다. 상기 서포터(164)는 실리콘 질화물, 금속산화물, 또는 이들의 조합을 포함할 수 있다. 상기 커패시터 유전 막(159)은 상기 하부 전극(158) 및 상기 상부 전극(162) 사이에 형성될 수 있다. 상기 커패시터 유전 막(159)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 고-유전물(high-K dielectrics), 또는 이들의 조합을 포함할 수 있다. 상기 상부 전극(162)은 금속, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
도 4, 도 6, 및 도 7 내지 도 26을 다시 참조하면, 기판(31) 상에 활성 영역(32), 소자 분리 막(33), 드레인 영역(35), 층간 절연 막(43), 비트 라인(45), 캐핑 패턴(47), 비트 스페이서(49), 상부 콘택 홀(51) 및 하부 콘택 홀(52)이 형성될 수 있다. 상기 상부 콘택 홀(51) 및 상기 하부 콘택 홀(52)은 콘택 홀(55)을 구성할 수 있다(S10).
상기 콘택 홀(55) 내에 하부 플러그(61)가 형성될 수 있다. 상기 하부 플러그(61)는 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정(S11)을 이용하여 형성될 수 있다. 예를 들면, 상기 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 챔버(21) 내에 상기 콘택 홀(55)을 갖는 상기 기판(31)이 로딩될 수 있다. 상기 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 챔버(21)는 도 3을 통하여 설명된 반도체 제조 장치와 유사한 구성을 보일 수 있다. 상기 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 챔버(21)는 상기 챔버(도3의 81) 및 관련된 장치들을 포함할 수 있다. 상기 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정(S11)은 플라즈마를 이용한 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정일 수 있다.
상기 하부 플러그(61) 상에 상부 플러그 막(63L)이 형성될 수 있다. 상기 상부 플러그 막(63L)은 증착 공정(S13)을 이용하여 형성될 수 있다. 상기 증착 공정(S13)은 상기 증착 챔버(23) 내에서 수행될 수 있다. 예를 들면, 상기 하부 플러그(61)를 갖는 상기 기판(31)은 상기 이송 장치(20B)에 의하여 상기 선택적 에피택시얼 성장 챔버(21)에서 상기 증착 챔버(23) 내부로 이송될 수 있다. 상기 증착 챔버(23) 내에서 상기 상부 플러그 막(63L)을 형성하기 위한 공정 조건은 2-10 Torr의 저압, 500 - 600℃의 온도, 소스 가스, 반응 가스, 및 도펀트 가스(dopant gas)를 포함할 수 있다. 상기 소스 가스는 SiH4, SiH2Cl2, 또는 이들의 조합을 포함할 수 있다. 상기 반응 가스는 H2, Ar, Cl2, 또는 이들의 조합을 포함할 수 있다. 상기 도펀트 가스(dopant gas)는 PH3, 또는 B2H6 를 포함할 수 있다. 상기 증착 챔버(23)는 알에프(RF) 공급 장치 및 마이크로파 공급 장치가 생략된 구성을 보일 수 있다. 상기 증착 공정(S13)은 열(thermal) 증착 공정일 수 있다. 상기 상부 플러그 막(63L)은 폴리실리콘을 포함할 수 있다.
상기 상부 플러그 막(63L)을 부분적으로 제거하여 상기 하부 플러그(61) 상에 상부 플러그 패턴(63B)이 형성될 수 있다. 상기 상부 플러그 패턴(63B)은 에칭 공정(S15)을 이용하여 형성될 수 있다. 상기 에칭 공정(S15)은 상기 에칭 챔버(25) 내에서 수행될 수 있다. 예를 들면, 상기 상부 플러그 막(63L)을 갖는 상기 기판(31)은 상기 이송 장치(20B)에 의하여 상기 증착 챔버(23)에서 상기 에칭 챔버(25) 내부로 이송될 수 있다. 상기 에칭 챔버(25)는 도 3을 통하여 설명된 반도체 제조 장치와 유사한 구성을 보일 수 있다. 상기 에칭 챔버(25)는 상기 챔버(도3의 81) 및 관련된 장치들을 포함할 수 있다. 상기 에칭 공정(S15)은 등방성 식각 공정 또는 낮은 바이어스(low bias) 식각 공정 일 수 있다. 상기 에칭 공정(S15)이 수행되는 동안 상기 상부 플러그 막(63L)이 에치-백(etch-back)되어 상기 상부 플러그 패턴(63B)이 형성될 수 있다.
상기 상부 콘택 홀(51)을 채우는 상부 플러그(63)가 형성될 수 있다. 상기 상부 플러그(63)는 상기 증착 공정(S13) 및 상기 에칭 공정(S15)을 번갈아 가며 반복적으로 수행하여 형성될 수 있다. 상기 상부 플러그(63)는 폴리실리콘을 포함할 수 있다.
도 5내지 도 26을 다시 참조하면, 기판(31) 상에 활성 영역(32), 소자 분리 막(33), 드레인 영역(35), 층간 절연 막(43), 비트 라인(45), 캐핑 패턴(47), 비트 스페이서(49), 상부 콘택 홀(51) 및 하부 콘택 홀(52)이 형성될 수 있다. 상기 상부 콘택 홀(51) 및 상기 하부 콘택 홀(52)은 콘택 홀(55)을 구성할 수 있다(S10).
상기 콘택 홀(55) 내에 하부 플러그(61D)가 형성될 수 있다. 상기 하부 플러그(61D)는 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정(S11)을 이용하여 형성될 수 있다. 예를 들면, 상기 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 챔버(21) 내에 상기 콘택 홀(55)을 갖는 상기 기판(31)이 로딩될 수 있다. 상기 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 챔버(21)는 도 3을 통하여 설명된 반도체 제조 장치와 유사한 구성을 보일 수 있다. 상기 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 챔버(21)는 상기 챔버(도3의 81) 및 관련된 장치들을 포함할 수 있다. 상기 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정(S11)은 플라즈마를 이용한 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정일 수 있다.
에칭 공정(S15)을 이용하여 상기 하부 플러그(61D)의 상부 표면을 에치-백(etch-back)할 수 있다.
상기 에칭 공정(S15)은 상기 에칭 챔버(25) 내에서 수행될 수 있다. 예를 들면, 상기 하부 플러그(61D)를 갖는 상기 기판(31)은 상기 이송 장치(20B)에 의하여 상기 증착 챔버(23)에서 상기 에칭 챔버(25) 내부로 이송될 수 있다. 상기 에칭 챔버(25)는 도 3을 통하여 설명된 반도체 제조 장치와 유사한 구성을 보일 수 있다. 상기 에칭 챔버(25)는 상기 챔버(도3의 81) 및 관련된 장치들을 포함할 수 있다. 상기 에칭 공정(S15)은 등방성 식각 공정 또는 낮은 바이어스(low bias) 식각 공정 일 수 있다. 상기 에칭 공정(S15)이 수행되는 동안 상기 하부 플러그(61D)의 상부 표면이 에치-백(etch-back) 될 수 있다.
상기 하부 플러그(61D) 상에 상부 플러그(63)가 형성될 수 있다. 상기 상부 플러그(63)는 증착 공정(S13) 및 상기 에칭 공정(S15)을 이용하여 형성될 수 있다. 상기 증착 공정(S13)은 상기 증착 챔버(23) 내에서 수행될 수 있다. 예를 들면, 상기 하부 플러그(61D)를 갖는 상기 기판(31)은 상기 이송 장치(20B)에 의하여 상기 에칭 챔버(25)에서 상기 증착 챔버(23) 내부로 이송될 수 있다. 상기 증착 챔버(23) 내에서 상기 상부 플러그(63)를 형성하기 위한 공정 조건은 2-10 Torr의 저압, 500 - 600℃의 온도, 소스 가스, 반응 가스, 및 도펀트 가스(dopant gas)를 포함할 수 있다. 상기 소스 가스는 SiH4, SiH2Cl2, 또는 이들의 조합을 포함할 수 있다. 상기 반응 가스는 H2, Ar, Cl2, 또는 이들의 조합을 포함할 수 있다. 상기 도펀트 가스(dopant gas)는 PH3, 또는 B2H6 를 포함할 수 있다. 상기 증착 챔버(23)는 알에프(RF) 공급 장치 및 마이크로파 공급 장치가 생략된 구성을 보일 수 있다. 상기 증착 공정(S13)은 열(thermal) 증착 공정일 수 있다. 상기 상부 플러그(63)는 폴리실리콘을 포함할 수 있다.
도 27은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도이고, 도 28은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 시스템 블록도이다. 상기 전자 장치는 솔리드 스테이트 드라이브(Solid State Drive; SSD; 1100)와 같은 데이터 저장 장치일 수 있다.
도 27 및 도 28을 참조하면, 상기 솔리드 스테이트 드라이브(SSD; 1100)는 인터페이스(1113), 제어기(controller; 1115), 비-휘발성 메모리(non-volatile memory; 1118), 및 버퍼 메모리(buffer memory; 1119)를 포함할 수 있다. 상기 솔리드 스테이트 드라이브(1100)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 드라이브(1100)는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열, 소음도 적으며, 소형화, 경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 드라이브(1100)는 랩톱, 노트북PC, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다.
상기 제어기(1115)는 상기 인터페이스(1113)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(1115)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서(microprocessor)일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 드라이브(1100)의 데이터 저장용량은 상기 비-휘발성 메모리(1118)에 대응할 수 있다. 상기 버퍼 메모리(1119)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(1113)는 호스트(Host; 1002)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(1113)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)를 경유하여 상기 인터페이스(1113)에 접속될 수 있다. 상기 비-휘발성 메모리(1118)는 상기 인터페이스(1113)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 드라이브(1100)에 전원공급이 차단된다 할지라도, 상기 비-휘발성 메모리(1118)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(1119)는 휘발성 메모리(volatile memory)를 포함할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(1119)는 상기 비-휘발성 메모리(1118)에 비하여 상대적으로 빠른 동작속도를 보일 수 있다.
상기 인터페이스(1113)의 데이터 처리속도는 상기 비 휘발성 메모리(1118)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(1119)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(1113)를 통하여 수신된 데이터는, 상기 제어기(1115)를 경유하여 상기 버퍼 메모리(1119)에 임시 저장된 후, 상기 비-휘발성 메모리(1118)의 데이터 기록(write) 속도에 맞추어 상기 비-휘발성 메모리(1118)에 영구 저장될 수 있다. 또한, 상기 비-휘발성 메모리(1118)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(1119)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(1119)는 상기 솔리드 스테이트 드라이브(1100)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
상기 제어기(1115), 상기 비-휘발성 메모리(non-volatile memory; 1118), 및 상기 버퍼 메모리(1119)는 도 1 내지 도 26을 참조하여 설명한 것과 유사한 구성을 보일 수 있다. 예를 들면, 상기 버퍼 메모리(1119)는 상기 콘택 플러그(도 26의 65)를 포함할 수 있다.
도 29 내지 도 31은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 사시도이고, 도 32는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 시스템 블록도이다.
도 29 내지 도 31을 참조하면, 도 1 내지 도 26을 참조하여 설명된 반도체 소자는 eMMC(embedded multi-media chip; 1200), micro SD(1300), 스마트 폰(1900), 넷북, 노트북, 또는 태블릿 PC와 같은 전자시스템들에 유용하게 적용될 수 있다. 예를 들면, 도 1 내지 도 26을 참조하여 설명한 것과 유사한 반도체 소자는 상기 스마트 폰(1900) 내의 메인보드에 탑재될 수 있다. 도 1 내지 도 26을 참조하여 설명한 것과 유사한 반도체 소자는 상기 micro SD(1300)와 같은 확장장치로 제공되어 상기 스마트 폰(1900)에 결합되어 사용될 수도 있다.
도 32를 참조하면, 도 1 내지 도 26을 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 26을 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서 유닛(2120)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
20A: 입/출력 장치 20B: 이송 장치
21: 선택적 에피택시얼 성장(selective epitaxial growth) 챔버
23: 증착 챔버 25: 에칭 챔버
31: 기판 32: 활성 영역
33: 소자 분리 막 35: 드레인 영역
37: 희생 패턴 43: 층간 절연 막
45: 비트 라인 47: 캐핑 패턴
49: 비트 스페이서 51: 상부 콘택 홀
52: 하부 콘택 홀 55: 콘택 홀
61: 하부 플러그 63: 상부 플러그
65: 콘택 플러그
81: 챔버 83: 서셉터(susceptor)
85: 알에프(RF) 공급 장치 87: 샤워 헤드(shower head)
89: 가스 노즐(gas nozzle) 91: 절연 커버
92: 안테나 93: 안테나 연결부
94: 도파 관 95: 부하 정합기
97: 마이크로파 공급 장치
1002: 호스트(Host) 1100: 솔리드 스테이트 드라이브(SSD)
1113: 인터페이스 1115: 제어기(controller)
1118: 비-휘발성 메모리(non-volatile memory)
1119: 버퍼 메모리(buffer memory)
1200: eMMC(embedded multi-media chip)
1300: micro SD 1900: 스마트 폰
2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛

Claims (10)

  1. 기판 상에 활성 영역을 한정하는 소자분리 막을 형성하고;
    상기 활성 영역 및 상기 소자분리 막 상에 층간 절연 막을 형성하고;
    상기 층간 절연 막을 관통하여 상기 활성 영역 및 상기 소자분리 막을 노출하는 콘택 홀을 형성하되, 상기 콘택 홀은 서로 연통된 하부 콘택 홀 및 상부 콘택 홀을 갖고, 상기 하부 콘택 홀은 상기 활성 영역과 중첩하는 부분 및 상기 소자분리 막과 중첩하는 부분을 갖고, 상기 상부 콘택 홀은 상기 하부 콘택 홀의 폭 보다 작은 폭을 갖고;
    선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정을 이용하여 상기 하부 콘택 홀 내에 하부 플러그를 형성하되, 상기 하부 플러그는 상기 활성 영역과 중첩하며 상기 활성 영역과 접촉하는 부분 및 상기 소자분리 막과 중첩하며 상기 소자분리 막과 접촉하는 부분을 포함하고; 및
    증착 공정 및 에칭 공정을 번갈아 수행하여 상기 하부 플러그 상에 상기 상부 콘택 홀을 채우는 상부 플러그를 형성하는 것을 포함하는 반도체 소자 형성 방법.
  2. 제1항에 있어서,
    상기 층간 절연 막은 비트라인을 포함하도록 형성되고,
    상기 비트라인은 상기 하부 플러그 및 상기 상부 플러그와 이격되고,
    상기 비트라인은 상기 하부 플러그의 일부와 중첩하고,
    상기 상부 콘택 홀은 폭보다 높이가 크고,
    상기 활성 영역은 상기 활성 영역 내에 형성되는 드레인 영역을 포함하고,
    상기 하부 플러그는 상기 활성 영역 내의 상기 드레인 영역으로부터 성장되어 형성되고,
    상기 상부 콘택 홀의 중심은 상기 드레인 영역의 중심에서 어긋나는 반도체 소자 형성 방법.
  3. 기판 상에 중간 배선을 포함하는 층간 절연 막을 형성하고;
    상기 층간 절연 막을 패터닝하여 상기 중간 배선과 이격되는 콘택 홀을 형성하되, 상기 콘택 홀은 하부 콘택 홀 및 상기 하부 콘택 홀 상의 상부 콘택 홀을 포함하고, 상기 하부 콘택 홀은 상기 중간 배선과 중첩하는 부분 및 상기 중간 배선과 중첩하지 않는 부분을 포함하고, 상기 상부 콘택 홀은 상기 중간 배선과 중첩하지 않는 상기 하부 콘택 홀의 부분과 연통되고; 및
    상기 콘택 홀을 채우는 콘택 플러그를 형성하는 것을 포함하되,
    상기 콘택 홀은 L모양을 갖는 반도체 소자 형성 방법.
  4. 제3항에 있어서,
    상기 층간 절연 막을 형성하기 전에,
    상기 기판 상에 활성 영역을 한정하는 소자분리 막을 형성하고,
    상기 활성 영역 내에 드레인 영역을 형성하는 것을 더 포함하되,
    상기 콘택 플러그는 상기 하부 콘택 홀 내의 하부 플러그 및 상기 상부 콘택 홀 내의 상부 플러그를 포함하고,
    상기 하부 콘택 홀은 상기 드레인 영역과 중첩하는 부분 및 상기 소자분리 막과 중첩하는 부분을 포함하고,
    상기 하부 콘택 홀은 높이보다 폭이 큰 반도체 소자 형성 방법.
  5. 기판 상에 반도체 패턴을 형성하고;
    상기 반도체 패턴 상에서 중간 배선을 포함하는 층간 절연 막을 형성하되, 상기 중간 배선은 상기 반도체 패턴과 이격되고;
    상기 층간 절연 막을 관통하여 상기 반도체 패턴을 노출시키고, 상기 중간 배선과 이격되는 콘택 홀을 형성하되, 상기 콘택 홀의 일부는 상기 반도체 패턴과 상기 중간 배선 사이로 연장되고;
    선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정을 이용하여 상기 콘택 홀 내에 상기 반도체 패턴으로부터 성장된 하부 플러그를 형성하고; 및
    증착 공정 및 에칭 공정을 번갈아 수행하여 상기 하부 플러그 상의 상기 콘택 홀을 내에 상부 플러그를 형성하는 것을 포함하되,
    상기 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정, 상기 증착 공정 및 상기 에칭 공정은 동일한 챔버 내에서 인-시츄(in-situ) 공정으로 수행하는 반도체 소자 형성 방법.
  6. 제5항에 있어서,
    상기 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정의 공정 조건은
    5-200 mTorr 의 저압;
    200 - 600℃의 온도;
    1-10 GHz, 1500-4000W의 마이크로파(microwave);
    SiH4, SiH2Cl2, 또는 이들의 조합을 함유하는 소스 가스;
    H2, Ar, Cl2, 또는 이들의 조합을 함유하는 반응 가스; 및
    PH3, 또는 B2H6 를 함유하는 도펀트 가스(dopant gas)를 포함하는 반도체 소자 형성 방법.
  7. 제5항에 있어서,
    상기 증착 공정의 공정 조건은
    5-200 mTorr 의 저압;
    200 - 600℃의 온도;
    1-10 GHz, 1500-4000W의 마이크로파(microwave);
    5-500 MHz, 100-300W 의 알에프 바이어스(RF bias);
    SiH4, SiH2Cl2, 또는 이들의 조합을 함유하는 소스 가스;
    H2, Ar, Cl2, 또는 이들의 조합을 함유하는 반응 가스; 및
    PH3, 또는 B2H6 를 함유하는 도펀트 가스(dopant gas)를 포함하는 반도체 소자 형성 방법.
  8. 제7항에 있어서,
    상기 에칭 공정은 등방성 식각 공정, 또는 상기 증착 공정보다 낮은 레벨의 상기 알에프 바이어스(RF bias)를 이용하는 식각 공정을 포함하는 반도체 소자 형성 방법.
  9. 제5항에 있어서,
    상기 에칭 공정의 공정 조건은
    5-200 mTorr 의 저압;
    200 - 600℃의 온도;
    1-10 GHz, 1500-4000W의 마이크로파(microwave); 및
    NF3, Cl2, HCl, Ar, 또는 이들의 조합을 함유하는 에칭 가스를 포함하는 반도체 소자 형성 방법.
  10. 기판 상에서 활성 영역을 한정하는 소자분리 막을 형성하고,
    상기 활성 영역 내에 드레인 영역을 형성하고,
    상기 드레인 영역 및 상기 소자분리 막 상에 희생 패턴을 형성하되, 상기 희생 패턴은 상기 드레인 영역과 중첩하는 부분 및 상기 소자분리 막과 중첩하는 부분을 포함하고,
    비트라인 및 층간 절연 막을 형성하되, 상기 비트라인은 상기 층간 절연 막 내에 형성되고, 상기 희생 패턴의 일부는 상기 비트라인의 적어도 일부와 중첩하고,
    상기 층간 절연 막을 관통하여 상기 희생 패턴의 일부를 노출시키는 상부 콘택 홀을 형성하되, 상기 상부 콘택 홀에 의해 노출되는 상기 희생 패턴의 부분은 상기 비트라인과 중첩하지 않고,
    상기 상부 콘택 홀에 의해 노출된 상기 희생 패턴을 제거하여 상기 드레인 영역을 노출하는 하부 콘택 홀을 형성하되, 상기 상부 콘택 홀은 폭보다 높이가 크고, 상기 하부 콘택 홀은 상기 상부 콘택 홀의 하부에 연통되고,
    선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정을 이용하여 상기 하부 콘택 홀 내에서 상기 드레인 영역으로부터 성장된 에스이지(SEG) 플러그를 형성하고,
    증착 공정 및 에칭 공정을 번갈아 수행하여 상기 에스이지(SEG) 플러그 상에 상기 콘택 홀을 채우는 폴리 실리콘 플러그를 형성하는 것을 포함하는 반도체 소자 형성 방법.
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