KR100621776B1 - 선택적 에피택셜 성장법을 이용한 반도체 디바이스제조방법 - Google Patents

선택적 에피택셜 성장법을 이용한 반도체 디바이스제조방법 Download PDF

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Abstract

본 발명은 선택적 에피택셜 성장법(SEG)을 이용한 반도체 디바이스 제조방법에 관한 것이다. 본 발명에서는, 선택적 에피택셜 성장법을 통해 형성된 하부 선택적 에피택셜막과 동일한 결정 구조를 가지는 상부 선택적 에피택셜막을 형성시킴에 있어서, 상기 하부 선택적 에피택셜막 상부에 비결정질 실리콘막을 형성한 뒤, 어닐링 공정을 실시함과 동시에 마이크로 웨이브를 인가함을 특징으로 한다. 이처럼, 어닐링 공정을 통해서 비결정질 실리콘막의 실리콘 원자간 결합력을 약화시키고, 마이크로 웨이브를 이용하여 상호 결합력이 약화된 실리콘 원자들의 바이브레이션을 촉진시켜 상기 비결정질 실리콘막을 단결정화시킬 경우, 어닐링 시간을 보다 단축시켜 공정 타임 로스는 최소화하면서도 상기 하부 선택적 에피택셜막을 시드로 하여 형성되는 상부 선택적 에피택셜막의 특성은 보다 향상시킬 수 있다.
반도체, SEG, 어닐링, 마이크로 웨이브

Description

선택적 에피택셜 성장법을 이용한 반도체 디바이스 제조방법{method of manufacturing a semiconductor device using Slective Epitaxial Growth}
도 1a 내지 도 1c는 종래 기술에 따른 선택적 에피택셜 성장법이 이용된 싱글 스택 레이어 구조의 반도체 디바이스 제조과정을 나타내는 단면도들이다.
도 2a 내지 도 2c는 어닐링 공정에 의해 비결정질 실리콘이 단결정으로 변화되는 과정을 도시적으로 나타내는 도면들이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 선택적 에피택셜 성장법이 이용된 싱글 스택 레이어 구조의 반도체 디바이스 제조과정을 설명하기 위한 단면도들이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 반도체 기판 102: 트렌치 소자분리막
104: 게이트 영역 106: 측벽 스페이서
108: 실리콘나이트라이드막 110: 층간절연막
112: 시드창 114: 선택적 에피택셜막
116, 116a: 채널 실리콘 패턴 118: 어닐링 공정
120: 마이크로 웨이브 발생장치 122: 마이크로 웨이브
본 발명은 반도체 디바이스 제조방법에 관한 것으로서, 보다 상세하게는 선택적 에피택셜 성장법을 이용한 반도체 디바이스 제조방법에 관한 것이다.
일반적으로 반도체 디바이스는 웨이퍼 표면 상부에 여러 가지 기능을 수행하는 박막을 증착하고 이를 패터닝하여 다양한 회로 기하구조를 형성함으로써 제조하게 된다. 이러한 반도체 디바이스를 제조하기 위한 공정은 크게 반도체 기판 내부로 3가 또는 5가의 불순물 이온을 주입하는 불순물 이온주입 공정, 반도체 기판 상에 물질막을 형성하는 박막증착(deposition)공정, 상기 박막증착 공정으로 형성된 물질막을 원하는 형상으로 패터닝하는 식각 공정, 웨이퍼 표면에 층간절연막등을 증착한 후에 일괄적으로 웨이퍼 표면을 폴리싱하여 단차를 없애는 연마 공정을 비롯하여 불순물 제거를 위한 웨이퍼 세정 공정등과 같은 여러 단위 공정들로 이루어져 있다.
최근 정보 통신 분야의 급속한 발달과 컴퓨터와 같은 정보 매체의 급속한 대중화에 따라 반도체 디바이스도 비약적으로 발전하고 있다. 이로 인해 그 기능적인 면에 있어서, 고속으로 동작함과 아울러 대용량의 저장 능력을 가질 것이 요구되어 반도체 디바이스의 집적도는 점차 증가되고 있는 실정이다. 이처럼 반도체 디바이스의 집적도가 증가함에 따라 인접 패턴들과의 단차로 인하여 물질막의 스텝 커버리지(step coverage)가 불량해지고, 포토리소그라피 공정시 해상도(resolution)가 저하되어 정확한 프로파일을 얻을 수 없으며, 공정 마진의 부족으로 인하여 미스얼라인(mis-align)이 유발되어 반도체 디바이스의 신뢰성이 및 수율이 저하되는 문제점이 있다.
따라서, 본 분야에서는 반도체 디바이스의 대용량화 및 고집적화 추세로 인해 메모리셀을 구성하는 각각의 단위소자 사이즈가 축소됨에 따라 제한된 면적내에 다층구조를 형성하는 고집적화 기술이 눈부신 발전을 거듭하고 있다. 이러한 다층구조를 위한 고집적화 기술로서는, 예컨대 다수의 메탈층을 금속의 비아 콘택(via contact)으로 서로 연결하는 더블 레이어 공정을 비롯하여 반도체 기판의 동일 수직선상 위에 두 개 이상의 트랜지스터를 수직 구조로 형성하는 적층 트랜지스터 공정이 상용되고 있다. 특히, 에스램의 경우 타 메모리와 비교할 때 소비 전력은 적으면서도 속도가 매우 빨라 대용량, 고성능 컴퓨터의 캐쉬(cache) 메모리등에 적합하나, 6개의 트랜지스터가 하나의 셀 구조를 이루고 있어 집적도면에서는 타 메모리에 비해 다소 취약하다는 단점이 있다. 따라서, 상기한 더블레이어 공정 및 트랜지스터를 적어도 두 층 이상 수직으로 적층시켜 구현하는 적층 트랜지스터 구조가 이러한 에스램 제조에 적극적으로 이용되고 있다.
한편, 트렌치 타입의 소자 분리막을 형성하는 과정, 소오스 및 드레인 영역의 플러그 콘택을 형성하는 과정 또는 상기와 같이 반도체 기판의 동일 수직 선상위에 두 개 이상의 트랜지스터가 적층되는 구조의 에스램을 형성함에 있어서, 에피택셜(epitaxial) 공정이 이용되고 있다. 에피택셜은 원래 "Epi"와 "Taxial"을 서로 연결하여 만든 말로써, "결정축을 따라서" 라는 의미를 가지고 있다. 따라서, 에피 택셜 공정은 반도체 기판 상부에 방향성을 가진 단결정막을 성장시키게 되는데, 통상적으로 단결정(single) 실리콘으로 이루어진 반도체 기판위에 이와 동일한 단결정 실리콘막을 성장시키게 된다. 그러므로 이러한 에피택셜 공정은 고순도의 결정층을 형성하고자 하는 경우에 주로 이용되며 웨이퍼보다 낮은 온도에서 성장시킬 수 있는 장점이 있어 반도체 디바이스 제조에 광범위하게 이용되고 있다.
상기한 에피택셜 공정은 물질막을 증착하는 방법에 따라, 공정 가스를 이용하여 성장시키는 기상 에피택시(VPE:Vapor Phase Epitaxy), 결정재료가 녹아있는 포화용액 즉 용융액을 반도체 기판을 접촉시켜 결정을 성장시키는 액상 에피택시(LPE:Liquid Phase Epitaxy) 및 10~9 torr 이하의 초고진공 반응관에서 증발된 결정재료가 분자나 원자형태로 빔을 형성하면서 기판 상부에 도달하여 기판 표면과 반응함으로써 결정이 성장되는 분자선 에피택시(Molecular Beam Epitaxy)의 세 가지로 크게 구분될 수 있다.
한편, 선택적 에피택셜 성장(Slective Epitaxial Growth: 이하 SEG)법은 반도체 기판의 선택된 부분에서만 실리콘층을 단결정으로 성장시킬 수 있는 공정으로서, 실리콘 결정을 성장시킴에 앞서 실리콘 결정을 성장시킬 영역을 구분하게 된다. 이러한 구분은 반도체 기판의 표면에 실리콘 결정 성장이 가능한 물질과 가능하지 않은 물질을 구분하여 존재시킴으로써 이루어진다. 가령, 에피택셜막을 성장시킬 영역은 실리콘 산화막 등의 막질을 포토리소그라피와 식각을 통해 제거함으로써 실리콘으로 이루어진 반도체 기판을 드러내게 된다. 이때, 식각 공정을 통해 에피택셜막이 성장될 수 있도록 실리콘 기판이 선택적으로 드러난 부분을 시드창 (seed window)이라 한다. 예컨대, 미국특허 제5,843, 826호에서는 소오스 및 드레인 영역의 깊이를 얕게 형성할 경우에는 콘택홀 형성에 대한 식각 마진이 부족해지는 문제점을 해소하기 위한 방안으로서, 이러한 SEG 법을 이용하고 있다.
하기의 도 1a 내지 도 1c에는 종래 기술에 따른 SEG 법이 이용된 싱글 스택 레이어(single stack layer) 구조의 반도체 디바이스 제조과정이 도시되어 있다.
먼저, 도 1a를 참조하면, 트렌치 소자분리막(12)에 의해 활성영역(active area)과 필드영역(field area)이 정의되어 있는 예컨대 피(P)형의 반도체 기판(10)에 측벽 스페이서(16)가 구비된 게이트 영역(14)을 형성한다. 그리고, 도시되지는 않았지만 상기 게이트 영역(14) 주변 하부로 5가의 불순물을 이온주입하여 소오스 및 드레인 영역으로 기능하는 불순물 확산 영역을 형성한다.
이어서, 상기 게이트 영역(14)이 형성되어 있는 반도체 기판(10) 전면 상부에, 예컨대 버퍼막으로서 기능하는 실리콘나이트라이드막(SiN:18) 및 HTO등의 산화막(20)을 각각 200Å 및 600Å 두께로 차례로 증착하여 층간절연막을 형성한다. 그리고 나서, 통상의 포토리소그라피 공정을 실시하여 소오스 및 드레인으로 기능하는 불순물 확산영역(도시되지 않음)을 노출시키는 시드창(22)을 형성한다. 그리고 나서, 상기 반도체 기판(10)에 700~750℃의 온도범위 및 5~200Torr의 압력범위하에서 SEG 공정을 실시하여 시드창(22) 내부에 반도체 기판(10)과 동일한 단결정 실리콘막(24)을 형성한다. 이때, 상기 시드창(22) 내부에 형성된 단결정 실리콘막(24)은 반도체 기판(10)을 이루고 있는 단결정 실리콘을 시드(seed)로 하여 선택적으로 형성되므로 선택적 에피택셜막(24)이 된다.
계속해서, 도 1b를 참조하면, 상기 선택적 에피택셜막(24)을 시드로 하는 SEG 공정을 실시하기 위하여, 상기 선택적 에피택셜막(24)이 성장되어 있는 반도체 기판(10)의 전면에 비결정질 실리콘막을 약 250Å 두께로 증착한다. 이어서, 상기 비결정질 실리콘막에 포토리소그라피 공정을 실시하여 채널 실리콘 패턴(26)을 형성한다.
여기서, 상기 채널 실리콘 패턴(26)은 싱글 스택 레이어 구조의 관점에서 상기 게이트 영역(14)을 하부 트랜지스터에 적용되는 게이트 영역으로 볼 때 상기 하부 트랜지스터와 동일 수직선상에 형성되어질 상부 트랜지스터의 게이트 영역이 형성되어질 영역이다.
도 1c를 참조하면, 상기 비결정질 실리콘으로 이루어진 채널 실리콘 패턴(26)이 형성되어 있는 반도체 기판(10)에 어닐링 공정(28)을 실시한다. 이때, 상기 어닐링 공정(28)은 통상적으로 600℃ 의 온도하에서 12시간동안 실시하게 된다. 이러한 어닐링 공정(28) 결과, 상기 선택적 에피택셜막(24)이 시드로 작용하여 채널 실리콘 패턴(26)을 이루고 있던 비결정질의 실리콘막이 상기 선택적 에피택셜막(24)과 동일한 단결정 실리콘막(26a)으로 변화한다.
계속해서, 상기 단결정 실리콘막(26a)이 형성되어 있는 결과물에 측벽 스페이서가 구비된 게이트 영역(도시되지 않음) 및 소오스 및 드레인으로서 기능하는 불순물 확산영역(도시되지 않음)을 형성하여 싱글 스택 레이어 구조의 상부 트랜지스터를 형성한다. 이때, 상기 상부 트랜지스터는 단결정 실리콘막(26a)으로 이루어진 채널 실리콘 패턴에 한정되어 형성되어진다.
상기 도 1a 내지 도 1c를 참조하여 설명된 반도체 디바이스 제조방법은 에스램 소자의 디자인룰 감소를 고려한 싱글 스택 레이어(single stack layer) 구조의 반도체 디바이스 제조방법으로서, 시드창(22) 내부에 형성된 선택적 에피택셜막(24)을 시드로 하여 비결정질의 실리콘막을 단결정화시켜 원하는 영역에 채널 실리콘 패턴을 형성시킬 수 있는 장점이 있다.
상기 선택적 에피택셜막 상부에 증착된 비결정질의 실리콘막을 단결정화시키기 위해 실시하게 되는 어닐링 공정은, 원래 이온주입등으로 인해 손상된 실리콘 원자 배열을 원상태로 되돌리기 위한 목적으로 행하는 열처리 공정으로서, 이러한 열처리 공정으로 인해 실리콘 원자들은 인접 원자간 일정 거리를 유지하도록 재배열된다.
일반적으로, 단결정질 실리콘이라 함은 실리콘 원자가 정해진 자기 자리에 위치하고 있어 결정 구조별 결정 방향에 따라 인접 원자간 거리가 규칙적인 실리콘을 의미하며, 비결정질 실리콘이라 함은 실리콘 원자가 자신의 위치를 벗어나 있어 결정 구조별 결정 방향에 따른 인접 원자간 거리가 불규칙한 실리콘을 의미한다. 따라서, 비결정질 실리콘을 단결정화한다는 것은 자신의 위치를 벗어난 실리콘 원자를 제자리로 원위치시키는 작업으로서, 이를 위해서 비결정질 실리콘에 열을 가하게 되는데, 이러한 열처리 공정이 본 분야에서 통상적으로 실시되는 어닐링 공정이다. 임의의 물질을 이루고 있는 원자들은 각각의 격자 구조별로 인접 원자간 고유 거리를 유지하고 있는데, 하기의 [표 1]에는 실리콘 원자의 격자 구조별 결정 방향에 따른 인접 원자간 거리가 나타나 있다.
Figure 112005036345639-pat00001
위 표에 도시된 것과 같이, 밀러 지수로 정의되는 각각의 결정 방향에 따라 원자와 원자사이의 거리가 서로 달라지게 된다. 예컨대, 실리콘의 단순입방 구조에 있어서, 결정 방향이 <100>일 경우에는 인접 원자간 거리가 a 이나, 결정 방향이 <111>일 경우에는 인접 원자간 거리가
Figure 112005036345639-pat00002
로 달라지게 된다. 또한, 반도체의 기본 격자 구조인 다이아몬드 구조에 있어서도, 결정 방향이 <100>일 경우에는 인접 원자간 거리가 a 이나, 결정 방향이 <111>일 경우에는 인접 원자간 거리가
Figure 112005036345639-pat00003
및
Figure 112005036345639-pat00004
로 달라지게 된다.
이처럼, 단결정 실리콘 구조에서는 격자 구조에 따라 인접 원자간 거리가 상기 [표 1]에 도시된 바와 같이 일정하나, 비결정질 실리콘에서는 실리콘 원자의 배열이 흐트러져 인접 원자간 거리가 불규칙하게 된다. 따라서, 인접 원자간 거리가 불규칙한 비결정질 실리콘을 단결정화시키기 위해서 어닐링 공정을 실시하게 되며, 이러한 어닐링 공정으로 인해 제자리를 벗어난 실리콘 원자들이 격자 구조별로 고유한 인접 원자간 거리를 유지하며 재배열되는 것이다.
그러면 하기의 도 2a 내지 도 2c를 참조하여 어닐링 공정에 의해 비결정질 실리콘이 단결정으로 변화되는 과정을 간략히 설명하면 다음과 같다.
먼저, 도 2a를 참조하면, 단결정 실리콘막(50) 상부에 비결정 실리콘막(52)이 형성되어 있다. 이러한 비결정 실리콘막(52)을 단결정화시키기 위하여 하부의 단결정 실리콘막(50)을 시드로 하는 어닐링 공정을 실시한다.
상기 어닐링 공정은 600℃의 온도분위기하에서 실시하게 되는데, 이러한 어닐링 공정을 실시하게 되면, 도 2b에 도시된 것과 같이 상기 비결정 실리콘막(52)은 다수개의 그레인 바운더리(54)를 가지는 다결정실리콘(56)으로 변화된다.
계속해서, 어닐링 공정을 실시하게 되면, 실리콘 원자간의 결합력이 약화된다. 그 결과, 도 2c에 도시되어 있는 것과 같이, 상기 비결정질의 실리콘막은 하부의 단결정질의 실리콘막(50)과 동일한 격자 구조를 가지는 단결정 실리콘막(58)으로 변화된다.
이와 같이, 자신의 원래 위치를 벗어나 있는 비결정질 실리콘의 실리콘 원자들을 제자리로 되돌리기 위해 어닐링 공정을 실시하게 되며, 이러한 어닐링 공정을 실시함으로 인해 상기 비결정질의 실리콘은 단결정화되는 것이다.
본 분야에서 실시되는 통상의 어닐링 공정은 600℃의 온도분위기에서 진행되는데, 어닐링 공정에 적용되는 600℃의 온도는 비교적 낮은 온도로서, 실리콘 원자의 평균 자유 이동거리(mean free path)가 짧다. 따라서, 충분한 어닐링이 이루어지지 못할 경우 비결정질 실리콘은 완전하게 단결정화되지 못하고 비결정질 실리콘과 결정질(다결정 및 단결정) 실리콘이 공존하게 된다.
그러므로, 이러한 문제점을 방지하기 위해서는 어닐링 공정 시간을 충분히 길게 유지하는 것이 바람직하다. 따라서, 상기 도 1a 내지 도 1c를 참조하여 설명 한 종래 기술에 따른 SEG 공정에서는 600℃의 온도하에서 12시간 동안 어닐링 공정을 진행하게 된다. 그러나, 완전한 단결정화를 위하여 600℃의 온도하에서 12시간동안 어닐링 공정을 진행할 경우, 비결정질 실리콘으로 이루어진 채널 실리콘 패턴(26)을 단결정 실리콘막(26a)으로 완전하게 변화시킬 수 있는 장점은 있으나, 오랜 어닐링 시간으로 인해 전체 타임 로스가 커지게 되는 단점이 있다. 이처럼 타임 로스가 증가할 경우, 양산 공정에 불리하게 작용하므로 반도체 디바이스의 수율이 저하됨은 물론 오랜 시간 동안의 어닐링 공정으로 인해 단결정 실리콘의 특성이 저하되어 반도체 디바이스의 전기적 특성 또한 저하시키는 문제점이 있다.
상기와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은, 타임 로스를 최소화할 수 있는 선택적 에피택셜 공정법을 이용한 반도체 디바이스 제조방법을 제공함에 있다.
본 발명의 다른 목적은, 장시간의 어닐링 공정으로 인해 반도체 디바이스의 수율 및 신뢰성이 저하되는 문제점을 개선할 수 있는 선택적 에피택셜 공정법을 이용한 반도체 디바이스 제조방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명에 따른 선택적 에피택셜 공정법을 이용한 반도체 디바이스 제조방법은, 실리콘 기판에 형성된 트랜지스터들을 덮는 층간절연막의 상부 일부에서 상기 트랜지스터들의 액티브 영역의 일부 까지를 노출시키는 시드창을 형성한 뒤, 상기 실리콘 기판의 단결정 실리콘을 시드로 삼아 제1 선택적 에피택셜막을 상기 시드창 내에 형성하는 단계와; 상기 제1 선택적 에피택셜막 상부 및 상기 층간절연막의 상부 일부에 비결정질의 실리콘막을 증착하는 단계와; 상기 비결정질 실리콘막을 이루고 있는 실리콘 원자들 간의 결합력이 약화되도록 하기 위해 상기 비결정질의 실리콘막에 대하여 어닐링 공정을 수행하는 단계와; 상기 어닐링 공정에 의해 결합력이 약화된 실리콘 원자들의 바이브레이션이 촉진되어 상기 제1 선택적 에피택셜막을 시드로 삼아 제2 선택적 에피택셜막이 형성되어지도록 하기 위해, 상기 비결정질의 실리콘막에 대하여 마이크로 웨이브를 인가하는 단계를 포함함을 특징으로 한다.
또한, 상기한 목적들을 달성하기 위한 본 발명에 따른 선택적 에피택셜 공정법을 이용한 반도체 디바이스 제조방법은, 실리콘 기판에 형성된 트랜지스터들을 덮는 층간절연막의 상부 일부에서 상기 트랜지스터들의 액티브 영역의 일부 까지를 노출시키는 시드창을 형성한 뒤, 상기 실리콘 기판의 단결정 실리콘을 시드로 삼아 선택적 에피택셜막을 상기 시드창 내에 형성하는 단계와; 상기 선택적 에피택셜막 상부 및 상기 층간절연막의 상부 일부에 비결정질의 실리콘막을 증착하는 단계와; 상기 비결정질 실리콘막을 이루고 있는 실리콘 원자들 간의 결합력이 약화되도록 하기 위해 상기 비결정질의 실리콘막에 대하여 어닐링 공정을 수행함과 동시에 상기 어닐링 공정으로 인해 실리콘 원자간 결합력이 약화되어 있는 비결정질 실리콘막을 상기 단결정의 선택적 에피택셜막과 동일한 단결정 구조로 결정화시키기 위해, 상기 비결정질의 실리콘막에 대하여 마이크로 웨이브를 인가하는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 본 발명의 카테고리를 벗어나지 않는 범위내에서 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
본 발명에서는 원하는 영역에 선택적으로 에피택셜막을 형성하는데 이용되는 SEG 공정을 실시함에 있어서, 단결정질의 하부막을 시드로 하여 비결정질 실리콘막을 단결정화시키는데 소요되는 전체 공정 시간은 보다 줄이면서도 단결정화된 실리콘막의 특성은 보다 향상시키기 위하여, 어닐링 공정과 함께 마이크로 웨이브를 인가함을 특징으로 한다.
상기에서 이미 설명한 바와 같이, 어닐링 공정은 실리콘 원자간의 상호 결합력을 약화시키는 기능을 수행한다. 그리고, 마이크로 웨이브는 일반적으로 주파수가 300~30000만 메가사이클인 1m 이하의 파장을 가지는 직진성을 가지는 전파로서, 물질을 이루고 있는 원자들을 활성화시키는 기능이 있다. 따라서, 본 발명에서는 결합력이 약화된 비결정질 실리콘막을 구성하고 있는 실리콘 원자의 바이브레이션을 촉진시켜 단결정화시키기 위한 목적으로 이러한 마이크로 웨이브를 이용하는 것이다. 즉, 본 발명에서는, SEG 공정을 실시함에 있어서, 비결정질 실리콘막을 구성하고 있는 실리콘 원자들의 상호 결합력을 약화시키기 위한 목적으로 어닐링 공정을 실시하고, 이와 동시에 상호 결합력이 약화된 실리콘 원자들의 바이브레이션을 촉진시키기 위하여 마이크로 웨이브를 인가함으로써, 어닐링 공정만을 이용하는 종래의 경우에 비해 단시간에 양질의 선택적 에피택셜막을 형성할 수 있게 된다.
그러면, 하기에서는 도 3a 내지 도 3d를 참조하여 본 발명의 바람직한 실시예에 따른 SEG 공정을 이용한 싱글 스택 레이어 구조의 반도체 디바이스 제조방법을 구체적으로 설명하고자 한다.
먼저, 도 3a를 참조하면, 트렌치 소자분리막(102)에 의해 활성영역(active area)과 필드영역(field area)이 정의되어 있는 예컨대 피(P)형의 반도체 기판(100)에 측벽 스페이서(106)가 구비된 게이트 영역(104)을 형성한다. 그리고, 도시되지는 않았지만 상기 게이트 영역(104) 주변 하부로 5가의 불순물을 이온주입하여 소오스 및 드레인 영역으로 기능하는 불순물 확산 영역을 형성한다.
이어서, 상기 게이트 영역(104)이 형성되어 있는 반도체 기판(100) 전면 상부에, 예컨대 버퍼막으로서 기능하는 실리콘나이트라이드막(108) 및 HTO등의 산화막(110)을 각각 200Å 및 600Å 두께로 차례로 증착하여 층간절연막을 형성한다. 그리고 나서, 통상의 포토리소그라피 공정을 실시하여 상기 층간절연막을 관통하여 소오스 및 드레인으로 기능하는 불순물 확산영역(도시되지 않음)을 노출시키는 시드창(112)을 형성한다. 그리고 나서, 상기 반도체 기판(100)에 700~750℃의 온도범위 및 5~200Torr의 압력범위하에서 진행되는 통상의 SEG 공정을 실시하여 상기 시드창(112) 내부에 상기 반도체 기판(100)을 시드로 하여 성장되는 선택적 에피택셜막(114)을 형성한다.
계속해서, 도 3b를 참조하면, 상기 선택적 에피택셜막(114)을 시드로 하는 SEG 공정을 실시하기 위해 상기 선택적 에피택셜막(114)이 성장되어 있는 반도체 기판(100)의 전면 상부에 비결정질 실리콘막을 약 250Å 두께로 증착한다. 이어서, 상기 비결정질 실리콘막에 포토리소그라피 공정을 실시하여 비결정질 실리콘으로 이루어진 채널 실리콘 패턴(116)을 형성한다.
여기서, 상기 채널 실리콘 패턴(116)은 싱글 스택 레이어 구조의 관점에서 상기 게이트 영역(104)을 하부 트랜지스터에 적용되는 게이트 영역으로 볼 때 상기 하부 트랜지스터와 동일 수직선상에 형성되어질 상부 트랜지스터의 게이트 영역이 형성되어질 영역을 정의한다.
도 3c를 참조하면, 상기 비결정질 실리콘으로 이루어진 채널 실리콘 패턴(116)이 형성되어 있는 반도체 기판(100)에 어닐링 공정(118)을 실시하여 실리콘 원자간의 결합력을 약화시킨다. 상기 어닐링 공정(118)을 실시함에 있어서, 본 발명에서는 500~700℃의 온도분위기 하에서 12시간 이하로 진행하는 것이 특징이다. 보다 구체적으로는, 상기 어닐링 공정(118)은 600℃의 온도분위기 하에서 2~4시간동안 진행할 수 있다.
그리고, 상기 비결정질 실리콘의 채널 실리콘 패턴(116)에 어닐링 공정(118)을 실시함과 동시에 마이크로 웨이브 발생장치(120)를 이용하여 마이크로 웨이브(122)를 인가한다. 이러한 마이크로 웨이브(122)는 어닐링 공상호 결합력이 약화된 실리콘 원자의 바이브레이션을 촉진시키며, 그 직진성으로 인해 실리콘 원자를 한 방향으로 움직이도록 하는 기능을 수행한다. 이때, 상기 마이크로 웨이브(122)는 상기 어닐링 공정(118)을 진행하는 동안 인가되는 것으므로, 어닐링 공정(118)을 진행하는 시간과 동일하게 12시간 이하로, 보다 구체적으로는 2~4시간 동안 인가되어진다고 볼 수 있다.
이처럼, 어닐링 공정(118)을 실시하여 비결정질 실리콘을 구성하고 있는 실리콘 원자간의 상호 결합력을 약화시키고, 이처럼 상호 결합력이 약화된 실리콘 원자에 마이크로 웨이브(122)를 인가하게 되면, 상호 결합력이 약화된 실리콘 원자들의 자기 위치로의 이동이 촉진되어 보다 빠른 시간내에 비결정질 실리콘이 단결정화된다. 그리고, 마이크로 웨이브(122)를 이용할 경우, 마이크로 웨이브가 가진 직진성으로 인해 실리콘 원자가 한 방향으로 움직이게 되고, 그로 인해 실리콘 원자들이 어느 한 방향에서부터 재배열되므로 어닐링 공정만을 이용하는 종래 경우에 비해 단결정화된 실리콘막의 특성이 향상되는 효과를 기대할 수 있다.
이때, 상기 마이크로 웨이브(120)는 실리콘 원자의 결정 방향에 따라 파동의 진폭을 조절하는 것이 바람직하다. 예컨대, <100> 방향으로의 다이아몬드 구조에 대해서는 실리콘 원자가 a 만큼 바이브레이션하도록 마이크로 웨이브의 파동 진폭을 제어하고, <110> 방향으로의 다이아몬드 구조에 대해서는 실리콘 원자가 a/2 만큼 바이브레이션하도록 마이크로 웨이브의 파동 진폭을 제어한다. 그리고, <111>방향으로의 다이아몬드 구조에 대해서는 실리콘 원자가
Figure 112005036345639-pat00005
및
Figure 112005036345639-pat00006
만큼 바이브레이션하도록 마이크로 웨이브의 파동 진폭을 제어한다. 그리고, 이러한 마이크로 웨이브의 파동 진폭은 파워값을 조절함으로써 제어가능하다.
통상적으로, 비결정질 실리콘을 단결정화시키기 위해 수행되는 어닐링 공정 은 약 600℃의 온도분위기하에서 약 12시간 동안 실시하게 된다. 그러나, 이처럼 오랜 시간동안 어닐링 공정을 실시할 경우, 공정 로스 타임이 증가하여 양산에 부적합하다는 문제점이 있다. 따라서, 본 발명에서는 어닐링 공정 시간을 보다 단축시킴으로써, 로스 타임의 증가를 최소화할 수 있는 장점이 있다. 그리고, 이처럼 어닐링 시간을 단축시킴으로 인해 비결정질 실리콘이 완전하게 단결정화되지 못하는 부분에 대해서는 마이크로 웨이브 인가함으로써 충분히 충족시킬 수 있게 된다.
도 3d를 참조하면, 비결정질의 실리콘막에 일차적으로 어닐링 공정(118)을 실시하여 실리콘 원자간의 결합력을 약화시키고, 상기 어닐링 공정으로 인해 실리콘 원자간의 결합력이 약해진 비결정질 실리콘에 마이크로 웨이브(122)를 인가한 결과, 상기 비결정질 실리콘으로 이루어진 채널 실리콘 패턴(116)이 단결정 실리콘의 채널 실리콘 패턴(116a)으로 결정변화를 일으키게 된다.
계속해서, 도면상으로 도시하지는 않았지만, 상기 단결정 실리콘막(116a)이 형성되어 있는 결과물에 측벽 스페이서가 구비된 게이트 영역(도시되지 않음) 및 소오스 및 드레인으로서 기능하는 불순물 확산영역(도시되지 않음)을 형성하여 싱글 스택 레이어 구조의 상부 트랜지스터를 형성한다. 이때, 상기 상부 트랜지스터는 단결정 실리콘막(116a)으로 이루어진 채널 실리콘 패턴에 한정되어 형성되어진다. 그리고, 상부 트랜지스터가 형성되어 있는 결과물에 층간절연막, 금속 배선등을 더 형성하여 본 발명의 실시예에 따른 싱글 스택 레이어 구조의 반도체 디바이스를 완성하게 된다.
종래에는 두 개층 이상의 모오스 트랜지스터가 적층 구조를 이루고 있는 싱 글 스택형 레이어 구조의 채널 실리콘 패턴을 형성함에 있어서, 선택적 에피택셜막 상부에 비결정 실리콘막을 형성한 뒤, 상기 선택적 에피택셜막을 시드로 이용하여 상기 비결정 실리콘막을 단결정 실리콘으로 변화시켰다. 이때, 상기 비결정 실리콘막의 단결정화는 600℃의 온도하에서 12시간 이상 실시하는 어닐링 공정을 통해 이루어지는데, 이러한 종래의 어닐링 공정은 오랜 시간이 소요됨으로 인하여 로스 타임이 증가하는 문제점이 있었다.
따라서, 본 발명에서는 이러한 종래의 문제점을 해소하기 위해, 비결정 실리콘막을 결정화시킴에 있어서, 종래에서와 같이 600℃의 온도하에서 오랜시간 진행되는 어닐링 공정에만 의존하지 않고, 어닐링 공정과 함께 마이크로 웨이브 인가 공정을 이용함을 특징으로 한다. 즉, 종래에 비해 보다 짧은 시간 동안 어닐링 공정을 일차적으로 실시하여 비결정질 실리콘막의 실리콘 원자간의 결합력을 약화시킴과 동시에 마이크로 웨이브를 이용하여 상기 결합력이 약해진 실리콘 원자들을 재배열시키는 방식으로 단결정화한다. 이때, 상기 어닐링 공정(118)은 종래 기술에 따른 통상의 어닐링 공정(12시간 이상)에 비해 보다 짧은 시간 동안(2~4시간) 진행하게 되는데, 어닐링 시간을 단축시킴으로 인하여 비결정질 실리콘이 완전하게 단결정화되지 못하는 부분에 대해서는 마이크로 웨이브를 인가함으로써 충분히 보상하게 된다.
결과적으로, 본 발명에 의하면, 어닐링 공정에 소요되는 공정 시간을 단축시킴으로써 공정 타임 로스를 보다 줄일 수 있으며, 직진성을 가지는 마이크로 웨이브를 이용하여 비결정질 실리콘을 단결정화함으로써 단결정화된 실리콘막의 특성 또한 보다 향상되어 반도체 디바이스의 수율 및 신뢰성을 향상시킬 수 있게 된다.
상기한 바와 같이 본 발명에 의하면, SEG 공정을 통해 형성된 하부 실리콘막을 시드로 하여 비결정질 실리콘막을 단결정화시킴에 있어서, 상기 비결정질의 실리콘막에 종래에 비해 단시간 동안 어닐링 공정을 실시하고, 이와 동시에 마이크로 웨이브를 인가한다. 본 발명에서는 종래에 비해 보다 짧은 시간동안 어닐링 공정을 수행함으로써, 공정 로스 타임을 줄일 수 있다. 그리고, 어닐링 공정 시간을 단축시킴으로 인해 비결정질 실리콘이 완전하게 결정화되지 못한 부분에 대해서는 마이크로 웨이브를 이용하여 충분한 결정화가 진행되도록 함으로써, 어닐링 공정만을 이용하는 종래 경우에 비해 단시간에 비결정질 실리콘을 단결정화시킬 수 있는 장점과 아울러 단결정화된 실리콘의 특성 또한 보다 향상시킬 수 있는 장점을 얻을 수 있게 된다.

Claims (12)

  1. 선택적 에피택셜 공정법을 이용한 반도체 디바이스 제조방법에 있어서:
    실리콘 기판에 형성된 트랜지스터들을 덮는 층간절연막의 상부 일부에서 상기 트랜지스터들의 액티브 영역의 일부 까지를 노출시키는 시드창을 형성한 뒤, 상기 실리콘 기판의 단결정 실리콘을 시드로 삼아 제1 선택적 에피택셜막을 상기 시드창 내에 형성하는 단계와;
    상기 제1 선택적 에피택셜막 상부 및 상기 층간절연막의 상부 일부에 비결정질의 실리콘막을 증착하는 단계와;
    상기 비결정질 실리콘막을 이루고 있는 실리콘 원자들 간의 결합력이 약화되도록 하기 위해 상기 비결정질의 실리콘막에 대하여 어닐링 공정을 수행함과 동시에 상기 어닐링 공정에 의해 결합력이 약화된 실리콘 원자들의 바이브레이션이 촉진되어 상기 제1 선택적 에피택셜막을 시드로 삼아 제2 선택적 에피택셜막이 형성되어지도록 하기 위해, 상기 비결정질의 실리콘막에 대하여 마이크로 웨이브를 인가하는 단계를 포함함을 특징으로 하는 선택적 에피택셜 공정법을 이용한 반도체 디바이스 제조방법.
  2. 제 1항에 있어서, 상기 어닐링 공정은 500~700℃의 온도분위기 하에서 약 12시간 이하로 진행됨을 특징으로 하는 선택적 에피택셜 공정법을 이용한 반도체 디 바이스 제조방법.
  3. 제 2항에 있어서, 상기 어닐링 공정은 600℃의 온도분위기 하에서 2~4시간 동안 진행됨을 특징으로 하는 선택적 에피택셜 공정법을 이용한 반도체 디바이스 제조방법.
  4. 제 1항에 있어서, 상기 마이크로 웨이브는 어닐링 공정이 진행되는 시간동안 인가됨을 특징으로 하는 선택적 에피택셜 공정법을 이용한 반도체 디바이스 제조방법.
  5. 제 1항에 있어서, 상기 마이크로 웨이브의 파동 진폭은 제1 선택적 에피택셜막을 이루고 있는 실리콘막의 원자간 거리에 따라 제어됨을 특징으로 하는 선택적 에피택셜 공정법을 이용한 반도체 디바이스 제조방법.
  6. 제 1항에 있어서, 상기 제2 선택적 에피택셜막 상부에 상기 트랜지스터와는 다른 타입의 트랜지스터를 형성하는 단계를 더 포함함을 특징으로 하는 선택적 에 피택셜 공정법을 이용한 반도체 디바이스 제조방법.
  7. 선택적 에피택셜 공정법을 이용한 반도체 디바이스 제조방법에 있어서:
    실리콘 기판에 형성된 트랜지스터들을 덮는 층간절연막의 상부 일부에서 상기 트랜지스터들의 액티브 영역의 일부 까지를 노출시키는 시드창을 형성한 뒤, 상기 실리콘 기판의 단결정 실리콘을 시드로 삼아 선택적 에피택셜막을 상기 시드창 내에 형성하는 단계와;
    상기 선택적 에피택셜막 상부 및 상기 층간절연막의 상부 일부에 비결정질의 실리콘막을 증착하는 단계와;
    상기 비결정질 실리콘막을 이루고 있는 실리콘 원자들 간의 결합력이 약화되도록 하기 위해 상기 비결정질의 실리콘막에 대하여 어닐링 공정을 수행함과 동시에 상기 어닐링 공정으로 인해 실리콘 원자간 결합력이 약화되어 있는 비결정질 실리콘막을 상기 단결정의 선택적 에피택셜막과 동일한 단결정 구조로 결정화시키기 위해, 상기 비결정질의 실리콘막에 대하여 마이크로 웨이브를 인가하는 단계를 포함함을 특징으로 하는 선택적 에피택셜 공정법을 이용한 반도체 디바이스 제조방법.
  8. 제 7항에 있어서, 상기 어닐링 공정은 500~700℃의 온도분위기 하에서 약 12 시간 이하로 진행됨을 특징으로 하는 선택적 에피택셜 공정법을 이용한 반도체 디바이스 제조방법.
  9. 제 8항에 있어서, 상기 어닐링 공정은 600℃의 온도분위기 하에서 2~4시간 동안 진행됨을 특징으로 하는 선택적 에피택셜 공정법을 이용한 반도체 디바이스 제조방법.
  10. 제 7항에 있어서, 상기 마이크로 웨이브는 어닐링 공정이 진행되는 시간동안 인가됨을 특징으로 하는 선택적 에피택셜 공정법을 이용한 반도체 디바이스 제조방법.
  11. 제 7항에 있어서, 상기 마이크로 웨이브의 파동 진폭은 상기 선택적 에피택셜막을 이루고 있는 단결정 실리콘막의 원자간 거리에 따라 제어함을 특징으로 하는 선택적 에피택셜 공정법을 이용한 반도체 디바이스 제조방법.
  12. 제 7항에 있어서, 상기 어닐링 공정 및 마이크로 웨이브 인가 공정으로 인해 단결정화된 비결정질 선택적 에피택셜막 상부에 상기 트랜지스터와는 다른 타입의 트랜지스터를 형성하는 단계를 더 포함함을 특징으로 하는 선택적 에피택셜 공정법을 이용한 반도체 디바이스 제조방법.
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