KR20010039866A - 결정성 반도체박막과 그 제조방법 및 박막 트랜지스터와그 제조방법 - Google Patents

결정성 반도체박막과 그 제조방법 및 박막 트랜지스터와그 제조방법 Download PDF

Info

Publication number
KR20010039866A
KR20010039866A KR1020000052931A KR20000052931A KR20010039866A KR 20010039866 A KR20010039866 A KR 20010039866A KR 1020000052931 A KR1020000052931 A KR 1020000052931A KR 20000052931 A KR20000052931 A KR 20000052931A KR 20010039866 A KR20010039866 A KR 20010039866A
Authority
KR
South Korea
Prior art keywords
thin film
semiconductor thin
amorphous
amorphous semiconductor
substrate
Prior art date
Application number
KR1020000052931A
Other languages
English (en)
Other versions
KR100384499B1 (ko
Inventor
스즈키고지
히라마츠마사토
Original Assignee
니시무로 타이죠
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 타이죠, 가부시끼가이샤 도시바 filed Critical 니시무로 타이죠
Publication of KR20010039866A publication Critical patent/KR20010039866A/ko
Application granted granted Critical
Publication of KR100384499B1 publication Critical patent/KR100384499B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02425—Conductive materials, e.g. metallic silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Optics & Photonics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명에서는, 절연성 기판상에 결정배향성이 우수한 Si결정박막을 형성하고, 이 Si결정박막을 이용하여 이동도 등의 특성이 우수한 TFT를 형성한다.
절연성기판(11)상에 비정질 반도체박막(13)을 제조하는 공정과, 비정질 반도체박막(13)과 같은 재료를 주성분으로 하면서 표면에 촉매금속을 함유한 단결정 반도체기판(14)의 표면과 비정질 반도체박막(13)을 접촉시키는 공정 및, 접촉시킨 상기 단결정 반도체기판(14)과 상기 비정질 반도체박막(13)을 비정질 반도체박막(13)의 본래의 결정화 온도보다도 낮은 온도에서 열처리하여 상기 비정질 반도체박막 (13)을 결정화하는 공정을 구비한 것을 특징으로 하는 결정성 반도체박막의 제조방법을 제공한다.

Description

결정성 반도체박막과 그 제조방법 및 박막 트랜지스터와 그 제조방법 {CRYSTALLINE SEMICONDUCTOR THIN FILM AND METHOD OF MANUFACTURING THE SAME AND THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 결정성 반도체박막과 그 제조방법 및 박막 트랜지스터와 그 제조방법에 관한 것이다.
액정표시장치는 박형(薄型)·경량으로, 저전압구동이 가능하고 더욱이 컬러화도 용이하다는 등의 특징을 갖고, 근래 퍼스널 컴퓨터, 워드프로세서 등의 표시장치로서 이용되고 있다. 이 중에서도 각 화소마다 스위칭소자로서 박막 트랜지스터(TFT)를 설치한 소위 액티브 매트릭스형 액정표시장치는 다(多)화소에서도 콘트라스트, 응답 등에 있어서 열화가 적고, 더욱이 중간톤의 표시도 가능하기 때문에 풀컬러(full color) 텔레비전이나 OA용의 표시장치로서 현재 최적의 표시방식으로 되어 있다.
이 액티브 매트릭스형 액정표시장치는, 어레이기판과 대향기판의 2매의 평면유리기판과, 이들 기판 사이에 끼워진 액정층으로 이루어진 기판구성을 취하고 있다. 구체적으로는 한쪽 유리기판, 즉 대향기판상에 각 화소에 대응한 컬러필터 배열과, 투명전극(대향전극)이 형성되어 있고, 다른쪽 어레이기판에 매트릭스모양으로 배열된 투명전극으로 이루어진 화소전극과, 각 화소전극에 소스전극이 접속된 TFT가 설치되어 있다. TFT의 게이트전극은 어드레스선에 접속되고, 드레인전극은 어드레스선과 수직방향으로 설치된 데이터선에 접속되어 있다.
이와 같이 구성된 액정표시장치는 소정의 타이밍에서 어드레스선과 데이터선에 각각 어드레스 신호와 데이터신호를 인가함으로써, 각 화소전극에 표시에 대응한 전압을 선택적으로 인가할 수 있다. 액정층의 배향, 즉 광투과율은 대향전극과 화소전극의 전위차로 제어할 수 있고, 이에 따라 임의의 표시가 가능하게 된다. 이러한 액정표시장치의 상세는 T.P.Brody의 문헌(IEEE Trans.on Electron.Devices, Vol.ED-20, Nov., 1973, pp.995~1001)에 설명되어 있다.
종래 TFT의 반도체 재료로서는 비정질 Si나 다결정 Si 등이 이용되고 있었다. 특히, 다결정 Si를 이용한 액티브 매트릭스형의 액정표시장치에서는 게이트선 및 데이터선에 구동신호를 인가하기 위한 구동회로를 동일기판내에 형성할 수 있고, 표시패널의 소형화나 배선접속의 높은 신뢰성이 얻어지는 등의 이점이 있다. 이 내장 구동회로의 특성은 TFT의 특성에 크게 의존하여 TFT특성이 우수할수록 고속회로나 고기능회로를 실현할 수 있다. 예컨대, TFT 액티브 매트릭스형 액정표시장치를 단순한 표시장치 기능뿐만 아니라, 각종 입출력기능, 연산기능, 화상처리 기능 등도 내장한 고기능형 표시장치로 하는 것도 가능해진다.
도 27은 종래의 TFT 반도체 재료로서 이용하는 다결정 Si박막의 표면을 나타낸 도면이다. 또, 도 28은 도 27의 a-a' 간의 단면도이다. 절연성 기판(281)상에 SiO2등의 절연막(282)을 매개로 다결정 Si박막(283)이 형성되어 있다. 절연성 기판(281)은 주로 유리기판을 이용한다. 이 다결정 Si박막(283)은 결정입자로 불리워지는 미소한 결정영역(271)으로 구성되어 있고, 각 결정영역(271) 내부의 결정배향성이 각각 다르기 때문에, 입자와 입자의 경계에는 결정의 불연속면으로 되는 결정입계(結晶粒界; 272)가 형성된다. 다결정 Si박막(283)의 제조방법은 비정질 Si박막을 열처리에 의해 고상(固相)상태에서의 결정화를 행하는 방법, 엑시머 레이저를 조사하여 용융결정화를 행하는 방법 등이 있다.
그러나, 다결정 Si박막을 반도체층으로서 구성된 TFT는 단결정 Si기판에 직접형성되는 MOSFET에 비하면 이동도가 낮고, 회로성능도 MOSFET을 이용한 회로보다도 뒤떨어진다. 이는 단결정과 달리 다결정 Si가 작은 결정입자의 집합으로 구성되어 있기 때문에, 결정입자내에서는 단결정 Si에 가까운 물성이 얻어지지만, 각각의 결정입자가 접하는 결정입계에 있어서, 결정의 연속성이 없는 것에 의해 많은 결함을 포함하기 때문이다. 이것으로부터 다결정 Si박막으로 형성된 TFT는 이동도가 낮아지고, 또 오프(off)상태로부터 온(on)상태로의 상승특성, 즉 S팩터도 그만큼 가파르게는 되지 않는다는 문제가 있었다. 다결정 Si박막의 각 결정입자가 입계 결함을 갖는 것은 Si결정의 배향이 제어되고 있지 않아 각 결정입자의 결정배향 방향이 다르기 때문이다.
결정성이 우수한 Si박막을 얻는 방법으로서는 도 29에 나타낸 방법이 있다. 이것은 단결정 Si기판(291)상에 SiO2등의 절연박막(292)을 형성하고, 그 일부에 개구부(293)를 설치하여 비정질 Si박막(294)을 성막하며, 개구부(293)와 단결정 Si기판(291)이 접하는 부분을 핵으로 하여 열처리에 의한 결정화를 핵부터 진행시키는 고상상태에서의 결정화이다. 이 방법에서는 결정성은 우수하지만 단결정 Si기판 (291)상에 형성되기 때문에, 액정표시장치나 이미지 센서 등 기판의 투광성이 필요한 용도에는 사용할 수 없었다. 더욱이, 단결정 Si기판은 현상(現狀)에서 가장 긴 지름이 8인치(200nm) 정도의 크기가 최대로, 대면적의 전자장치에는 적용할 수 없었다.
또, 석영기판상에 단결정 Si기판을 직접접착시키고, 석영기판과 접하지 않은 측으로부터 단결정 Si기판을 연마·에칭에 의해 깍아 단결정 Si박막을 얻는 방법도 있다. 그러나, 이 방법에서는 두께 100nm 정도의 막두께로 단결정 Si박막을 균일하게 형성하는 것은 매우 곤란하고, 또 접착 계면에서의 특성의 불균일성 등에 의해 소자특성에도 악영향을 끼친다는 문제가 있었다.
상술한 바와 같이, 종래의 절연성 기판상에 형성된 Si 반도체박막은, 비정질 Si 혹은 다결정 Si를 이용하고 있기 때문에, TFT특성이 단결정 Si의 MOSFET에 비해 대폭적으로 뒤떨어진다는 문제가 있었다. 또, 단결정 Si기판상에 개구부를 형성한 절연막을 제조하고, 그 위에 제조한 비정질 Si박막을 결정화시키는 방법에서는, 투광성이 얻어지지 않고, 더욱이 대면적의 것은 얻어지지 않았다. 또, 단결정 Si를 절연성 기판상에 부착하고, 그것을 깍아내는 방법에서는 접착의 불균일성이나 기판과의 결합 불안정성, 더욱이 접착한 Si기판의 에칭 제거시에 소망의 Si 막두께를 고정밀도·고균일하게 실현하는 것 등의 매우 곤란했다. 이 때문에, 현재의 TFT는 이동도 등의 특성에 문제가 있어, 액정표시장치 등에 응용한 경우, 고속회로, 고정밀도 아날로그 회로 등의 실현이 곤란했다.
이들을 감안하여 본원은 유리기판 등의 절연성 기판상에 결정배향성이 우수한 Si 결정박막을 형성하고, 이 Si 결정박막을 이용하여 형성한 TFT의 이동도를 높이는 것이나, 임계치전압 제어를 행하는 것, 또 급격한 온-오프의 전류상승특성 등의 실현을 목적으로 한다.
도 1은 본 발명의 제1실시형태에 따른 결정성 반도체박막의 형성방법을 설명하는 도면이고,
도 2는 본 발명의 제1실시형태에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 3은 본 발명의 제3실시형태에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 4는 본 발명의 제3실시형태에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 5는 본 발명의 제4실시형태에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 6은 본 발명의 제4실시형태에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 7은 본 발명의 제4실시형태에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 8은 본 발명의 제4실시형태에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 9는 본 발명의 제4실시형태에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 10은 본 발명의 제5실시형태에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 11은 본 발명의 제5실시형태에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 12는 본 발명의 제5실시형태에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 13은 본 발명의 제5실시형태에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 14는 본 발명의 제5실시형태에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 15는 본 발명의 제6실시형태에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 16은 본 발명의 제4~제6실시형태의 변형례에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 17은 본 발명의 제7실시형태에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 18은 본 발명의 제8실시형태에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 19는 본 발명의 제9실시형태에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 20은 본 발명의 제9실시형태에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 21은 본 발명의 제10실시형태에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 22는 본 발명의 제11실시형태에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 23은 본 발명의 제11실시형태의 제1변형례에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 24는 본 발명의 제11실시형태의 제2변형례에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 25는 본 발명의 제12실시형태에 따른 결정성 반도체박막의 형성방법을 설명하는 도면,
도 26은 본 발명의 제13실시형태에 따른 박막 트랜지스터의 형성방법을 설명하는 도면,
도 27은 종래의 반도체박막의 형성방법을 설명하는 도면,
도 28은 종래의 반도체박막의 형성방법을 설명하는 도면,
도 29는 종래의 반도체박막의 형성방법을 설명하는 도면이다.
＜도면부호의 간단한 설명＞
11 -- 절연성 기판, 12 -- 절연층,
13 -- 비정질 Si박막, 14 -- 단결정 Si기판,
15 -- 접촉부, 16 -- 결정화영역,
17 -- 비정질영역, 31 -- 단결정 Si기판표면,
32 -- 촉매금속 함유영역, 41 -- 비정질 Si박막표면,
51 -- 열산화막, 52 -- 패턴,
71 -- Si패턴, 121 -- 홈,
131 -- 凸부, 151 -- 凸부 패턴,
161 -- 선모양 패턴, 171 -- 기판홀더,
172 -- 히터, 181 -- 기판지지체,
201 -- Si박막 패턴, 202 -- 제2비정질 Si박막,
221 -- 절연막, 251 -- 기판홀더,
252 -- 단결정 Si기판, 261 -- TFT영역,
262 -- 게이트 산화막, 263 -- 게이트전극,
264 -- 소스, 드레인영역, 265 -- LDD영역,
266 -- SiO2막, 267 -- 콘택트 홀,
268 -- 소스, 드레인전극, 271 -- 결정영역,
272 -- 결정입계, 281 -- 절연성 기판,
282 -- 절연막, 283 -- 다결정 Si박막,
291 -- 단결정 Si기판, 292 -- 절연박막,
293 -- 개구부, 294 -- 비정질 Si박막.
그래서, 본 발명의 제1은, 절연성기판상에 비정질 반도체박막을 제조하는 공정과, 상기 비정질 반도체박막과 같은 재료를 주성분으로 하면서 표면에 촉매금속을 함유한 단결정 반도체기판의 상기 표면과 상기 비정질 반도체박막을 접촉시키는 공정 및, 접촉시킨 상기 단결정 반도체기판과 상기 비정질 반도체박막을 상기 비정질 반도체박막의 본래의 결정화 온도보다도 낮은 온도에서 열처리하여 상기 비정질 반도체박막을 결정화하는 공정을 구비한 것을 특징으로 하는 결정성 반도체박막의 제조방법을 제공한다.
본 발명의 제2는, 절연성기판상에 비정질 반도체박막을 제조하는 공정과, 상기 비정질 반도체박막과 같은 재료를 주성분으로 하면서 표면에 촉매금속을 함유한 단결정 반도체기판의 상기 표면과 상기 비정질 반도체박막을 접촉시키는 공정, 접촉시킨 상기 단결정 반도체기판과 상기 비정질 반도체박막을 상기 비정질 반도체박막의 본래의 결정화 온도보다도 낮은 온도에서 열처리하여 상기 비정질 반도체박막의 일부에 결정화 영역을 형성하는 제1열처리공정, 상기 단결정 반도체기판과 상기 비정질 반도체박막을 분리하는 공정 및, 상기 단결정 반도체기판과 분리한 상기 비정질 반도체박막을 상기 제1열처리공정보다도 높은 온도에서 열처리하여 상기 결정화 영역으로부터 결정을 성장시키는 제2열처리공정을 구비한 것을 특징으로 하는 결정성 반도체박막의 제조방법을 제공한다.
본 발명의 제1에서는, 상기 단결정 반도체기판과 상기 비정질 반도체박막이 Si를 주성분으로 해도 좋다.
또, 본 발명의 제1에서는 상기 촉매금속에 Ni, Co, Au, Pd, Pt, Cu, Fe중 적어도 1종류를 이용해도 좋다.
더욱이, 본 발명의 제1에서는, 상기 촉매금속이 상기 단결정 반도체기판에 주기적으로 배치되어도 좋다.
또, 본 발명의 제1에서는, 상기 단결정 반도체기판 표면에 주기적으로 돌기부가 형성되고, 상기 돌기부와 상기 비정질 반도체박막을 접촉시켜도 좋으며, 상기 비정질 반도체박막표면에 주기적으로 돌기부가 형성되고, 상기 돌기부와 상기 단결정 반도체기판을 접촉시켜도 좋다. 또, 그 때 상기 비정질 반도체박막 표면의 상기 단결정 반도체기판과 접촉하고 있지 않은 부분의 일부가 절연막으로 덮여도 좋다.
또, 본 발명의 제1에서는, 상기 열처리공정에 있어서, 상기 비정질 반도체박막의 본래의 결정화 온도보다도 낮은 제1온도로 상기 비정질 반도체 박막을 설정하고, 상기 단결정 반도체기판을 상기 제1온도보다도 높은 제2온도로 설정해도 좋다.
본 발명의 제3은, 절연성기판상에 비정질 반도체박막을 제조하는 공정과, 상기 비정질 반도체박막과 같은 재료를 주성분으로 하면서 볼록한 곡면을 갖춘 표면에 촉매금속을 함유시킨 단결정 반도체기판의 상기 표면과 상기 비정질 반도체박막의 접점을 이동시키면서, 상기 비정질 반도체박막의 본래의 결정화 온도보다도 낮은 온도에서 열처리하여 상기 비정질 반도체박막을 결정화하는 열처리공정을 구비한 것을 특징으로 하는 결정성 반도체박막의 제조방법을 제공한다.
본 발명의 제4는, 절연성기판상에 비정질 반도체박막을 제조하는 공정과, 상기 제1비정질 반도체박막과 같은 재료를 주성분으로 하면서 표면에 촉매금속을 함유한 단결정 반도체기판의 상기 표면과 상기 제1비정질 반도체박막을 접촉시키는 공정 및, 접촉시킨 상기 단결정 반도체기판과 상기 제1비정질 반도체박막을 상기 제1비정질 반도체박막의 본래의 결정화 온도보다도 낮은 온도에서 열처리하여 상기 제1비정질 반도체박막을 결정화하는 제1열처리공정, 상기 제1열처리공정을 거친 상기 제1비정질 반도체박막상에 이것과 같은 재료를 주성분으로 하는 제2비정질 반도체박막을 제조하는 공정, 상기 제2비정질 반도체박막을 결정화하는 제2열처리공정 및, 레이저빔의 조사공정 또는 광에너지의 조사공정을 구비한 것을 특징으로 하는 결정성 반도체박막의 제조방법을 제공한다.
본 발명의 제4에서는, 상기 제2비정질 반도체박막을 제조하는 공정과 상기 제2비정질 반도체박막을 결정화하는 공정 사이에 상기 제2비정질 반도체박막상의 일부 또는 전면에 절연막을 형성하는 공정을 구비해도 좋다.
본 발명의 제5는, 절연성 기판상에 비정질 반도체박막을 제조하는 공정과, 상기 비정질 반도체박막을 주기적인 패턴으로 에칭형성하는 공정, 상기 비정질 반도체박막과 같은 재료를 주성분으로 하면서 표면에 촉매금속을 함유한 단결정 반도체기판의 상기 표면과 에칭형성된 상기 비정질 반도체박막을 접촉시키는 공정 및, 접촉시킨 상기 단결정 반도체기판과 상기 비정질 반도체박막을 상기 비정질 반도체박막의 본래의 결정화 온도보다도 낮은 온도에서 열처리하는 열처리공정을 구비한 것을 특징으로 하는 결정성 반도체박막의 제조방법을 제공한다.
본 발명의 제6은, 상기한 각 방법으로 형성한 결정성 반도체박막을 반도체층으로서 이용하여 박막 트랜지스터를 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법을 제공한다.
본 발명의 제7은, 박막내에 Ni, Co, Au, Pd, Pt, Cu, Fe로 이루어진 군중에서 선택된 적어도 1종류의 원자를 포함하고, 또 반도체 결정입자의 인접하는 결정입자 사이에서의 결정 배향방향의 오차가 5도 이하인 것을 특징으로 하는 결정성 반도체박막을 제공한다.
본 발명의 제7에서는, 상기 반도체로 Si를 이용해도 좋다.
본 발명의 제8은, 본 발명의 제7의 결정성 반도체박막을 반도체층으로서 이용하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.
(발명의 실시형태)
＜제1실시형태＞
도 1과 도 2는 본 발명에 따른 결정성 반도체박막의 형성방법의 제1실시형태를 나타낸 도면이다. 이들 도면에 따라 제1실시형태의 결정성 반도체박막의 형성방법을 설명한다.
먼저, 도 1에 나타낸 바와 같이 유리로 이루어진 절연성 기판(11)상에 SiO2나 SiN 등의 절연층(12)을 스퍼터(sputter)법 혹은 기상반응성장법(CVD법) 등으로 약 200nm 두께로 되도록 성막(成膜)하고, 그 위에 비정질 Si박막(13)을 스퍼터법 혹은 CVD법 등으로 막두께 약 100nm로 성막한다. 막두께는 디바이스의 사양으로 결정되지만, 결정화를 행하기 위해서는 약 10nm 이상의 두께이면 특별히 문제는 없다. 또, 본 실시형태에서는 절연성 기판(11)으로서 유리기판을 사용하지만, AlN 세라믹기판, 금속기판 등을 이용해도 좋다. 또, 비정질 Si막내의 불순물이 많은 경우는 결정화에 지장이 생기기 때문에, B, P 등을 도프하는 경우는 약 5×1018/㎤ 이하로 하는 것이 바람직하다. 또, CVD법 등으로 성막한 비정질 Si박막은 % 오더 (order)의 수소를 함유하여 결정화의 장해로 되기 때문에, 열처리에 의해 충분히 저감시키는 것이 바람직하다. 본 실시형태에서는 약 500℃에서 약 30분간 열처리함으로써, 초기농도 약 5%의 막내수소농도를 약 1% 이하까지 저감시킨다.
다음으로, 결정배향 제어용의 단결정 Si기판(14)으로서 본 실시형태에서는 {111}면을 주면으로 하는 저항률 약 10Ω㎝의 p형 기판을 사용한다. 그리고, 결정화를 촉진하는 촉매금속으로서 Ni를 단결정 Si기판(14)의 표면에 두께 약 10nm 스퍼터법으로 성막하고, 약 300℃에서 약 30분간 열처리를 한 후, 표면의 Ni츠응ㄹ 에칭제거한다. 또, 성막중의 반응에 있어서, Si표면에서 Ni원자가 Si와 결합하는 경우는 이 열처리는 반드시 필요하지 않다. 여기에서, Ni는 이온주입, 확산 등의 방법으로 단결정 Si 기판표면에 도입해도 좋다.
다음으로, 비정질 Si박막(13)의 표면 및 단결정 Si기판(14)의 표면을 충분히 세정하고, 자연산화막 등을 제거한 후 양기판을 접촉시킨다. 그리고, 양기판을 N2분위기내에 온도를 약 500℃로 하고, 약 10시간 유지한다. 통상, 약 500℃에서는 비정질 Si박막(13)의 결정화는 일어나지 않는다. 그러나, 도 1의 확대부분에 나타낸 바와 같이 비정질 Si박막(13)의 접촉부(15)에 있어서는, 결정화 온도를 저하시키는 Ni촉매의 효과에 의해 저온 고상성장이 시작된다. 이 비정질 Si박막(13)상에서 성장이 시작되는 결정의 결정배향방향은 단결정 Si기판(14)과 같은 방위로 된다.
그 후, 열처리가 진행되면 Si박막(13)의 접촉부(15) 주변의 결정화영역(16)이 도 2의 화살표로 나타낸 바와 같이 확대함으로써, 비정질영역(17)도 결정하ㅗ된다. 이상으로부터 비정질 Si박막(13)은 전면이 결정화영역(16)으로 되고, 이 결정화영역(16)은 전역에 걸쳐 대체로 실질적으로 단결정 Si기판(14)과 같은 {111} 결정면을 갖춘 단결정 박막으로 되었다. 또, 이 결정화영역(16)의 결정배향방향은 단결정 Si기판(14)과 같은 결정배향 방향이기 때문에, 결정의 불연속면으로 되는 입계는 거의 발생하지 않는다.
결정화영역(16)에 대해 투과형 전자현미경을 이용하여 각 영역의 전자선 회절패턴을 관측하고, 결정배향 방향을 평가하면, 결정핵으로 되는 단결정 Si기판으로부터의 결정배향 방향의 오차는 거의 5도 이하이고, 인접하는 결정하영역간에서는 이들 면방위 및 결정배향 방향의 오차는 거의 3도 이하였다. 이 때문에, 인접하는 결정화영역(16)간의 결정입계는 거의 연속으로 되어 명료한 불연속영역은 관찰되지 않았다. 그러나, 상기 결정화 온도를 예컨대 약 400℃ 이하 등 극단적으로 낮추면 인접하는 결정화영역(16)간의 결정배향 방향의 오차가 커져 결정입계가 명료하게 나타난다. 이는, 약 400℃ 이하로 하면, 촉매를 이용해도 결정의 성장속도가 현저하게 지연되고, 결정면과 결정배향 방향이 정렬된 결정핵을 크게 성장시키지 않고, 그 후에 고온에서 결정화를 행하면 다결정화해버리기 때문이다. 거의 연속적인 결정입계를 얻기 위해서는, 인접하는 결정화영역의 결정배향 방향의 오차가 5도 이하, 보다 바람직하게는 3도 이하로 되도록 결정화 온도를 선택하는 것이 바람직하다.
본 실시형태는, 절연층(12)상에 성막된 비정질 Si박막(13)을 단결정 Si기판 (14)과 접촉시키고, 본래라면 비정질 Si박막(13)의 결정화가 일어나지 않는 온도에서 열처리를 행하고 있다. 그러나, 여기에서 미리 단결정 Si기판(14) 표면에 결정화 온도를 낮추어 결정화 촉진의 효과가 있는 촉매금속을 혼입시켜 둠으로써 양기판의 접촉부(15)로부터 결정화가 행해진다. 접촉부(15)는 전부 결정면, 결정배향 방향이 정렬된 단결정 Si기판(14)에 접촉하고 있기 때문에, 결정면, 결정배향 방향이 정렬된 결정이 성장하고, 비정질 Si박막의 결정화의 배향제어를 가능하게 하여 단결정을 형성한다.
본 실시형태에서는, 단결정 Si기판으로서 {111}면을 주면으로 하는 저항률 약 10Ω㎝의 p형 기판을 이용했지만, 결정면 방위 및 기판의 도전성은 제약되는 것은 아니다. 예컨대, {100}면을 주면으로 하는 단결정 Si기판을 이용해도 좋고, 이 경우 얻어지는 Si박막의 면방위는 {100}면으로 된다.
또, 본 발명에 있어서 촉매금속으로는 비정질 반도체 박막의 결정화 온도를 낮추는 것이 가능한 금속이면 좋고, 촉매금속의 종류는 한정되지 않는다. 본 실시형태에서는 Ni원자를 이용했지만, Ni 외에도 Co, Au, Pd, Pt, Cu 또는 Fe 등중 적어도 1종류를 이용해도 좋다.
이 외, 유리기판상의 비정질 Si박막(13)과 단결정 Si기판(14)을 접촉시킬 때에 배기능력을 갖춘 밀폐공간내에서 양기판의 Si표면의 산화막을 드라이에칭한 후, 동일 장치내에서 연속적으로 열처리를 개시하면 결정핵 발생을 보다 확실히 행할 수 있다.
＜제2실시형태＞
다음으로, 본 발명의 제2실시형태에 대해 설명한다. 제2실시형태에 대해서는 제1실시형태와 다른 부분을 중심으로 제1실시형태의 설명에서 이용한 도 1을 이용하여 설명한다.
본 실시형태에서는 제1실시형태와 마찬가지로 절연성 기판(11)상에 절연층(12)으로서 SiO2를 약 200nm 두께로 되도록 성막하고, 그 위에 비정질 Si박막(13)을 플라즈마 CVD법으로 막두께 약 100nm로 되도록 성막한다. 그 후, 약 500℃에서 약 30분간 열처리를 행하고, 비정질 Si박막(13)내의 수소농도를 충분히 저감시킨다.
다음으로, {111}면을 주면으로 하는 단결정 Si기판(14)의 표면에 결정화를 촉진하는 촉매금속으로서 Ni를 두께 약 10nm로 되도록 스퍼터법으로 성막하고, 약 300℃에서 약 30분간 열처리를 행한 후, 표면의 Ni층을 에칭제거한다.
다음으로, 비정질 Si박막(13)의 표면 및 단결정 Si기판(14)의 표면을 충분히 세정하고, 자연산화막 등을 제거한 후 양기판을 접촉시키며, 제1열처리공정으로서 N2분위기내에 온도를 약 500℃로 하고, 약 2시간 유지한다. 이 사이, 양기판이 접촉하고 있는 비정질 Si박막(13)의 접촉부(15)에 있어서 Ni촉매의 효과에 의해 저온고상성장이 시작되어 결정화가 행해진다.
이 후 양기판을 분리하면, 비정질 Si박막(13)에 결정화한 복수의 결정화영역 (16)을 얻을 수 있다. 각 결정화영역(16)내의 결정면, 결정배향 방향은 단결정 Si기판(14)과 같아지고 있다. 이 때문에, 제2열처리공정으로서 비정질 Si박막(13)을 재차 N2분위기내에서 이번에는 약 550℃에서 약 3시간 열처리함으로써 비정질 Si박막(13)의 비정질영역(17)이, 결정화영역(16)이 확대함으로써 결정화된다. 결정화영역(16)의 결정면은 단결정 Si기판(14)과 같기 때문에, Si박막(13)은 전역에 걸쳐 {111} 결정면을 갖춘 단결정박막으로 되었다. 또, 결정화영역(16)의 결정배향 방향도 단결정 Si기판(14)과 같기 때문에 결정의 불연속면으로 되는 입계는 거의 발생하지 않는다.
본 실시형태에서는 먼저 단결정 Si기판(14)과 비정질 Si박막(13)을 접촉시켜 제1열처리공정을 행함으로써 결정화영역(16)을 형성하고, 그 후에 단결정 Si기판 (14)과 비정질 Si박막(13)을 분리하여 제2열처리공정을 행함으로써 전면을 결정화시킨다. 이렇게 함으로써, 초기의 결정화영역(16) 형성을 위한 제1열처리공정의 조건과 전면에 걸친 결정화의 제2열처리공정의 조건을 독립적으로 선택하는 것이 가능해져 공정시간을 단축하는 것이 가능하다.
요컨대, 본래라면 비정질 Si박막(13)의 결정화가 일어나지 않는 저온에서 제1열처리공정을 행하고, 촉매금속의 작용에 의해 접촉부(15)에서만 결정의 핵으로 되는 경정화영역(16)을 형성하며, 그 후에 고온에서 제2열처리공정을 행하여 전면을 결정화할 때에 결정화의 속도를 상승시킬 수 있는 것이다. 고온뿐인 1공정에서 열처리를 행하면, 비정질 Si박막(13)의 여러 부분에서 결정면, 결정배향 방향이 제어되지 않은 결정핵이 형성되지만, 먼저 비정질 Si박막(13)의 결정화가 일어나지 않는 저온에서 열처리를 행함으로써, 접촉부(15)에서만 결정면, 결정배향 방향의 제어가 이루어진 결정화영역(16)이 형성된다. 그 후에, 고온에서 열처리를 행할 때는 새로 결정면, 결정배향 방향이 제어되지 않은 결정핵이 형성되어도 이미 저온에서 열처리했을 때에 형성된 결정화영역(16)이 있고, 결정성장이 행해지고 있기 때문에, 먼저 형성된 이 결정화영역(16)의 성장에 의해 새로운 결정핵의 성장은 저해되고, 최종적으로 결정화영역(16)이 확대하여 전면을 덮어 결정화된다. 따라서, 전면의 결정면, 결정배향 방향이 제어되게 된다. 또, 본 실시형태에서는 제1열처리공정 후에 비정질 Si박막(13)과 단결정 Si기판(14)을 분리하고 나서 열처리조건을 변화시켰지만, 양기판을 분리시키지 않고 열처리조건을 연속적으로 변화시켜도 좋다.
또, 제2열처리공정의 온도도 약 600℃ 이상으로 하면, 비정질영역(17)에 있어서도 독립적으로 결정화가 진행하게 되어 결정화영역(16)과 다른 결정이 고속으로 성장하기 때문에, 단일의 결정이 실현할 수 없게 되어 결정입계가 발행하게 된다. 따라서, 열처리온도는 약 600℃ 이하가 바람직하다.
다만, 결정화가 완전히 진행하여 결정화영역(16)이 전부 연속으로 된 후에, 예컨대 약 600℃ 정도의 열처리를 실시하면 결정화영역(16)내의 미소한 결정결함을 저감하는데 효과적이다.
＜제3실시형태＞
도 3과 도 4는 본 발명에 따른 결정성 Si박막의 제조방법의 제3실시형태를 나타낸 것이다. 본 실시형태는 단결정 Si기판상의 촉매금속을 형성하는 장소를 한정하는 것이다. 제3실시형태에 대해 제2실시형태와 다른 부분을 중심으로 도 3과 도 4에 따라 설명한다.
본 실시형태에서는 제2실시형태와 마찬가지로 하여 도 1과 같이 절연성 기판 (11)상에 절연층(12)을 형성하고, 절연층(12)상에 비정질 Si박막(13)을 형성한다.
도 3은 단결정 Si기판(14)의 표면으로, 도 3에 나타낸 바와 같이 단결정 Si기판표면(31)에는 주기적으로 촉매금속을 함유하는 촉매금속 함유영역(32)을 형성한다. 이 촉매금속 함유영역(32)은 미리 단결정 Si기판표면(31)의 촉매금속 함유영역(32)으로 하는 이외의 부분에 레지스트를 도포형성하고, 전면에 Ni 등의 촉매금속을 성막하며, 그 후 리프트 오프함으로써 촉매금속 함유영역(32) 이외의 촉매금속을 제거한다. 본 실시형태에서는 촉매금속 함유영역(32)은 약 5×5㎛2의 크기로 X방향, Y방향 모두 피치가 약 30㎛로 되도록 형성했다.
이 외, 단결정 Si기판표면(31)을 산화하고, 산화막을 형성하여 촉매금속 함유영역(32)을 형성해도 좋다. 이 경우는, 단결정 Si기판표면(31)의 산화막 위에 레지스트를 패터닝하여 산화막을 에칭한 후, 레지스트를 박리하고, 전면에 촉매금속을 제조하고 나서 산화막을 에칭한다. 이에 따라, 산화막상의 촉매금속도 제거되어 레지스트 패턴 이외의 부분이 촉매금속 함유영역(32)으로 된다.
다음으로, 제2실시형태와 마찬가지 조건에서 비정질 Si박막(13)과 단결정 Si기판(14)을 접촉시켜 제1열처리공정을 행함으로써 결정화를 행한다. 그 후, 양기판을 분리한다. 도 4는 비정질 Si박막(13)의 표면으로, 도 4에 나타낸 바와 같이 비정질 Si박막표면(41)에는 촉매금속 함유영역(32)에 대응한 부분에 결정화영역 (16)이 형성된다. 이 단결정 Si기판(14)과 분리한 비정질 Si박막(13)을 약 550℃에서 약 10시간 유지하고, 제2열처리공정을 행함으로써 결정화영역(16)을 확대시켜 비정질 Si박막표면(41) 전체를 결정화한다.
결정화영역(16)이 형성된 비정질 Si박막(13)과 단결정 Si기판(14)을 분리할 때에는 양기판의 접촉부에 미소한 막손상이 발생하는 경우가 있다. 이것은 이 접촉부에서 결정화가 일어나 양기판간에 결합이 발생해 있기 때문에, 양기판의 분리시에 막손상이 일어나는 것이다. 이 막손상은 매우 경미하지만, 이 부분에 TFT가 형성된 경우에는 TFT특성에 영향을 받을 가능성이 있다. 이 막손상은 단결정 Si기판(14)과의 결합이 있는 결정화영역(16)에서만 일어나기 때문에, 본 실시형태에서는 결정화영역(16)으로 되는 부분을 비정질 Si기판(14) 전면에서 없게 규칙적으로 배치함으로써 막손상이 일어날 수 있는 장소를 한정할 수 있다. 본 실시형태에서는 양기판의 박리공정에서 발생할 수 있는 막손상이 촉매금속 함유영역(32)내에 한정되기 때문에, 필요에 따라 TFT소자를 촉매금속 함유영역(32)의 외측에 형성함으로써 TFT특성의 열화를 피하는 것이 가능해진다.
＜제4실시형태＞
도 5~도 9는 본 발명에 따른 결정성 Si박막의 형성방법의 제4실시형태를 나타낸 도면이다. 도 5~도 9를 이용하여 제4실시형태를 설명한다.
본 실시형태에서는 결정면, 결정배향 방향을 제어하기 위한 단결정 Si기판(14)에 도 5~도 8에 나타낸 수순으로 凸부를 형성하고, 그 凸부와 절연성 기판(11)상의 비정질 Si박막(13)을 접촉시켜 결정화를 행한다.
먼저, 도 5에 있어서 {100} 결정면을 주면으로 하는 단결정 Si기판(14)상에 SiO2로 이루어진 산화막(51)을 약 100nm 두께로 성장시킨다. 그런 후, 감광성 레지스트를 도포하여 노광현상을 행함으로써 크기 약 3×3㎛2의 패턴(52)을 약 10㎛ 피치로 형성한다. 그리고, 도 6에 나타낸 바와 같이 이 패턴(52)을 마스클 ㅗ하여 산화막(51)을 에칭한다.
다음으로, 패터닝된 산화막(51)을 마스크로 하여 단결정 Si기판(14) 표면의 이방성 웨트에칭(wet etching: 습식에칭)을 행한다. 이방성 에칭액으로서 본 실시형태에서는 에틸렌 디아민((NH2)2CH2)과 피로카테콜(C6H4(OH)2) 혼합액을 이용했다. 이방성 웨트에칭을 행함으로써, 도 7에 나타낸 바와 같이 단결정 Si기판(14) 표면에 측벽에 {111}면을 갖춘 4각추모양의 Si패컨(71)이 형성된다. 여기에서, Si패턴(71)의 정점은 반드시 점일 필요는 없고, 평탄면을 갖고 있어도 좋다.
다음으로, 도 8에 나타낸 바와 같이 에칭 마스트인 패터닝된 산화막(51)을 에칭제거한다. 그 후, 단결정 Si기판(14) 전면에 Ni를 두께 약 5nm로 되도록 스퍼터에 의해 성막하고, 약 300℃에서 약 30분간 열처리를 행하여 표면의 Ni층을 에칭제거함으로써 배향용 단결정 Si기판이 완성한다.
다음으로, 도 9에 나타낸 바와 같이 유리로 이루어진 절연성기판(11)상의 SiO2로 이루어진 약 200nm 두께의 절연층(12)상에 성막된 약 100nm 두께의 비정질 Si박막(13)과, 상기 단결정 Si기판(14)을 대향시켜 접촉시킨다. 비정질 Si박막 (13)의 수소농도는 제1실시형태와 마찬가지 방법으로 저감시켜 둔다. 이것을 N2분위기내, 온도 약 550℃에서 30분간 열처리를 행한다. 이 처리에 의해 비정질 Si박막(13)의 Si패턴(71)과의 접촉부분이 결정화되어 결정화영역(16)을 형성한다. 또, 그 결정면은 {100} 배향으로 된다.
열처리후, 비정질 Si박막(13)과 단결정 Si기판(14)을 분리하고, 비정질 Si박막(13)을 약 550℃에서 약 4시간 열처리함으로써 비정질영역(17)을 완전히 결정화한다. 이 비정질영역(17)은 결정화영역(16)이 전부 {100} 결정면을 갖추고, 이 결정화영역(16)이 확대함으로써 결정화하기 때문에, 같은 결정배향 방향으로 되어 결과적으로 비정질 Si박막(13)은 전면이 단결정 Si기판(14)과 같은 {100} 결정면을 갖춘 결정성 Si박막으로 된다.
또, 본 실시형태에서는 비정질 Si박막(13)과 단결정 Si기판(14)의 접촉하는 개소가 주기적으로 배치되어 있기 때문에, 제3실시형태와 마찬가지 이유로 막손상이 일어날 수 있는 장소를 한정할 수 있다. 또, 단결정 Si기판(14)에 凸부를 형성함으로써, 양기판간의 접촉이 개선된다. 이것으로부터, 전면의 결정화를 행할 때에는 결정화영역(16)을 형성한 후, 인접하는 Si패턴(71)간의 거리가 결정화되는 만큼의 온도와 시간에서 행하면 좋다. 접촉이 불충분한 개소도 발생할 수 있지만, 그 경우는 전면의 결정화를 위한 열처리공정 조건을, 예컨대 인접하는 Si패턴(71)간의 2배의 거리의 결정성장이 행해지도록 선택하면 좋다. 구체적으로는 상기 실시형태에서는 2개의 Si패턴(71)간의 거리는 약 10㎛이고, 최대로 약 5㎛의 결정성장조건이 필요하게 되지만, 비접촉점의 발생을 상정하여 2개의 Si패턴(71)간의 거리를 약 20㎛로 하고, 약 10㎛의 성장이 이루어지는 조건으로 한다. 이것은 약 550℃의 열처리를 행하는 경우는 약 4시간의 처리시간을 실시시키면 이 조건이 달성된다. 어닐온도를 낮추는 경우에는 보다 긴 열처리시간이 필요하게 된다. 요컨대, 이들 Si패턴(71)은 비정질 Si박막(13)이 실질적으로 단결정 Si박막으로 되는 배치로 되어 있으면 좋다.
본 실시형태에서는 단결정 Si기판(14)으로서 면방위가 {100}인 기판을 이용했지만, 이에 한정되는 것은 아니다. 예컨대, {110}면을 주면으로 하는 단결정 Si기판에서도 이방성 에칭에 의해 6각추의 돌기를 형성할 수 있다. 이 경우도, 각 사면(斜面)의 면방위는 {111}면이다. 이와 같이, {111}면 이외의 결정면을 갖춘 단결정 Si기판이면, 형상이 비대칭으로 되는 경우도 존재하지만 돌기를 형성할 수 있어 그 사면은 {111}면으로 된다. 결국, 본 실시형태에서는 절연성 기판(11)상에 형성된 비정질 Si박막(13)과 단결정 Si기판(14)을 미리 정해진 피치로 접촉시킬 수 있다.
＜제5실시형태＞
도 10~도 14는 본 발명에 따른 결정성 Si박막의 형성방법의 제5실시형태를 나타낸 도면이다. 도 10~도 14를 이용하여 제5실시형태를 설명한다.
본 실시형태에서는 제4실시형태와 마찬가지로 단결정 Si기판(14)에 凸부를 형성하고, 그 凸부와 비정질 Si박막(13)을 접촉시켜 결정화하는 것이다. 제4실시형태와 다른 점은 凸부의 형성방법으로, 그 공정을 중심으로 설명을 행한다.
먼저, 도 10에 있어서 {111}면을 주면으로 하는 단결정 Si기판(14)상에 SiO2로 이루어진 산화막(51)을 약 100nm 두께로 형성한다. 그 위에 감광성 레지스트를 도포하고 소정의 패턴(52)으로 노광현상한다. 여기에서는, 패턴(52)의 크기를 약 3×3㎛2, 피치를 약 20㎛로 하여 형성했다. 다음으로, 도 11에 나타낸 바와 같이 이 패턴(52)을 마스크로 하여 산화막(51)을 에칭한다.
다음으로, 도 12와 같이 패터닝된 산화막(51)을 마스크로 하여 드라이 에칭(dry etching: 건식에칭)에 의해 단결정 SiO2로 이루어진 약 200nm 기판(14)을 에칭하여 홈(121)을 형성한다. 그 후, 단결정 SiO2로 이루어진 약 200nm 기판(14)의 이방성 웨트에칭을 제4실시형태와 마찬가지로 행한다. 이 때, 도 13에 나타낸 바와 같이 {111}면에 있어서 에칭률이 극단적으로 떨어지기 때문에, {111}면을 사면으로 하는 凸부(131)가 형성된다. 즉, 드라이 에칭으로 형성되는 홈(121)의 측면은 {111}면과는 다른 면방위로 되기 때문에 이방성 웨트 에칭으로 이 면의 에칭이 진행하고, {111}면이 나타난 곳에서 에칭이 급격히 지연되기 때문에 사면이 형성되어 凸부(131)가 형성되는 것이다.
그 후, 도 14에 나타낸 바와 같이 제4실시형태와 마찬가지로 단결정 Si기판 (14)의 凸부(131)와 비정질 Si박막(13)을 접촉시키고, 열처리를 진행함으로써 비정질 Si박막(13)을 결정화할 수 있다.
제4실시형태의 방법에서는 {111}면의 에칭률이 극단적으로 낮기 때문에, {111}면을 주면으로 하는 단결정 Si기판(14)에 凸부를 형성하는 것은 곤란했다. 그러나, 본 실시형태에서는 {111}면을 주면으로 하는 단결정 Si기판(14)을 이용해도 돌기가 형성될 수 있다. 따라서, 본 실시형태의 방법은 {111}면을 주면으로 하는 단결정 Si기판표면에 돌기를 형성하는 경우에 특히 유효하지만, {111}면 이외의 면방위를 주면으로 하는 단결정 Si기판(14)에도 적용할 수 있다. 본 실시형태의 방법은 특히 홈(121)을 깊게 하여 凸부(131)의 높이를 높게 한 경우는 비정질 Si박막(13)과의 접촉시, 미소한 파티클의 영향을 저감하는데 유효하다. 즉, 凸부(131)가 높기 때문에, 미소한 파티클이 존재해도 안정하게 비정질 Si박막(13)과 접촉하고, 파티클이 양기판간에 끼여 접촉이 불완전하게 되는 것을 막을 수 있다는 효과가 있다.
＜제6실시형태＞
도 15는 본 발명에 따른 결정성 Si박막의 형성방법의 제6실시형태를 나타낸 도면이다. 도 15를 이용하여 제6실시형태를 설명한다.
본 실시형태에서는 절연성 기판(11)상에 凸부 패턴을 형성하고 나서 절연층 (12), 비정질 Si박막(13)을 형성함으로써 비정질 Si박막(13)에 凹凸을 형성하고, 이 凸부 패턴에 대응하는 부분을 접촉부로서 단결정 Si박막(14)과 접촉시키며, 열처리를 행하여 비정질 Si박막(13)을 결정화한다.
먼저, 도 15에 나타낸 바와 같이 절연성 기판(11)상에 凸부 패턴(151)을 형성한다. 凸부 패턴(151)은 먼저 전면에 MoW 금속박막을 두께 약 150nm로 되도록 제조하고, CF4와 O2가스계에 의한 드라이 에칭을 행함으로써 크기 약 3×3㎛2, 피치 약 20㎛로 가공하여 형성한다.
다음으로, 이 위에 플라즈마 CVD법에 의해 두께 약 200nm의 SiO2로 이루어진 절연층(12)을, 이어서 두께 약 100nm의 비정질 Si막(13)을 마찬가지로 플라즈마 CVD법에 의해 연속성막한다. 이렇게 하여, 절연성 기판(11)상에 규칙적인 凸부 패턴(151)을 갖춘 비정질 Si박막(13)이 형성된다.
다음으로, 비정질 Si박막(13)내의 수소농도를 낮추기 위해, 약 500℃에서 약 30분간 열처리를 행한다. 이것을 도 15에 나타낸 바와 같이, {111}면을 주면으로 하는 단결정 Si기판(14)과 접촉시킨다. 미리, 단결정 Si기판(14) 표면에는 촉매금속으로 되는 Ni원자를 지금까지의 실시형태와 마찬가지로 함유시켜 둔다. 이 접촉된 상태의 양기판에 약 500℃에서 약 1시간, N2분위기내에서 열처리를 실시함으로써, 비정질 Si박막(13)의 단결정 Si기판(14)과 접촉하고 있는 접촉부(15)부터 결정화가 시작되어 결정화영역(16)이 형성된다.
더욱이, 양기판을 분리시키고, 비정질 Si박막(13)을 약 550℃의 N2분위기내에서 약 6시간 열처리함으로써, 비정질 Si박막(13)내의 비정질영역(17)도 완전히 결정화된다. 이 과정에서는 결정화영역(16)과 비정질영역(17)의 경계부터 결정화가 시작되어 비정질영역(17)내로 결정화가 진행하여 전면이 결정화된다.
비정질 Si박막(13)은 최종적으로 단결정 Si기판(14)의 면방위와 같은 {111}면으로 되고, 결정배향 방향도 실질적으로 동일방향으로 되도록 제어할 수 있었다.
본 실시형태에서는 비정질 Si박막(13)의 凸부 패턴(151)을 형성하기 위해 MoW 금속박막을 패턴형성함으로써 행했지만, 이 방법에 한정되는 것은 아니다. 예컨대, 절연성 기판(11)상에 플라즈마 CVD법에 의해 두께 약 300nm의 산화막(12)을 성막하고, 레지스트 패턴을 마스트로 하여 산화막(12)을 두께 약 100nm 에칭제거해도 같은 결과가 얻어진다. 이 경우는, 비정질 Si박막(13) 아래에 성막하는 막 종류가 1종류이기 때문에, 공정이 간단하게 되어 실용상 유효하다.
또, 제4부터 제6실시형태에서는 양기판의 접촉하는 부분으로 되는 패턴을 점모양의 반복패턴으로 하여 형성했지만, 도 16에 나타낸 바와 같은 선모양 패턴 (161)이어도 좋다. 도 16에서는 비정질 Si박막 표면(41)에 선모양 패턴(161)을 MoW에 의해 약 2×20㎛2, 피치를 약 20×40㎛2로 하여 형성하고 있다. 이 경우, 결정화영역(16)은 도 16에 나타낸 바와 같이 양기판의 접촉하는 선모양 패턴(161)을 중심으로 넓어지기 때문에, 약 20㎛의 결정성장이 필요하다. 그 때문에, 양기판을 분리시킨 후의 제2열처리 조건을 약 550℃에서 약 6시간 이상으로 하면 좋다. 점모양 패턴으로는 접촉면적이 작기 때문에, 결정화영역(16)의 넓어짐과 더불어 Ni원자의 공급이 줄어 결정화속도의 저하나 일부 미결정영역이 남는 등의 가능성이 있다. 그러나, 선모양 패턴(161)을 이용함으로써 촉매금속의 공급이 부족한 문제는 없어져 특히 긴 거리 혹은 넓은 영역의 결정화를 진행시키는 경우에 특히 유효하다.
＜제7실시형태＞
도 17은 본 발명에 따른 결정성 Si박막의 형성방법의 제7실시형태를 나타낸 도면이다. 도 17을 이용하여 제7실시형태를 설명한다.
본 실시형태에서는 열처리방법으로서 열처리로에 의한 전체의 가열 이외에 단결정 Si기판(14)에 국부적인 가열수단을 설치함으로써 결함이 보다 적은 결정성이 우수한 Si박막을 얻는 것이다.
본 실시형태에서는 먼저, 절연성 기판(11)에 凸부 패턴(151)을 형성하고, 절연막(12), 비정질 Si박막(13)을 적층하고, 비정질 Si박막(13)의 수소농도를 낮출 때까지의 공정을 제6실시형태와 마찬가지로 하여 행한다.
그 후에, 제6실시형태와 마찬가지로 하여 {111}면을 주면으로 하는 단결정 Si기판(14) 표면에 Ni원자를 함유시킨 후, 단결정 Si기판(14)을 기판홀더(171)에 장착하고, 비정질 Si박막(13)과 접촉시킨다. 기판홀더(171)에는 히터(172)가 매립되어 있어 단결정 Si기판(14)을 가열할 수 있다.
양기판을 접촉시킨 상태에서 N2분위기내에서 약 450℃로 가열한다. 한편, 기판홀더(171)를 히터(172)로 가열하고, 양기판의 접촉하는 부분의 온도가 약 600℃로 되도록 조정하고, 이 상태에서 약 10분간 열처리공정을 행한다. 이 열처리공정에서 비정질 Si박막(13)의 凸부 패턴(151)에 대응하는 위치부터 결정화가 진행하여 결정화영역(16)이 형성된다. 그 후, 양기판을 분리하고, 비정질 Si기판(13)을 약 550℃에서 약 6시간 열처리함으로써, 비정질 Si박막(13)은 전면에 걸쳐 {111} 결정면에 배향된 결정막으로 된다.
본 실시형태에서는 최초의 결정핵 형성과정의 분위기 온도가 약 450℃로 낮기 때문에, 단결정 Si기판(14)과 비접촉영역에서의 비정질 Si박막(13)내의 결정화는 거의 전무하게 된다. 따라서, 凸부 패턴(151)을 기점으로 하는 결정성장의 저해로 되는 랜덤한 결정면, 결정배향 방향을 갖는 미소 결정입자의 발생을 거의 완전히 억제할 수 있다. 게다가, 비정질 Si박막(13) 전면의 온도를 높이지 않고, 양기판의 접촉부만의 온도를 높일 수 있기 때문에, 凸부 패턴(151)으로의 초기결정화의 속도를 빠르게 할 수 있어 공정시간을 대폭적으로 단축할 수 있다.
또, 본 실시형태에서는 양기판을 접촉시켜 결정성장을 행하는 제1열처리공정과, 양기판의 분리후에 행하는 제2열처리공정의 2단계에서 결정화를 행하고 있지만, 제1열처리공정에서 비정질 Si박막(13)을 전면에 걸쳐 결정화하는 것도 단시간에서 실현할 수 있다. 구체적으로는, 비정질 Si박막(13)의 凸부 패턴(151)의 크기가 약 3×3㎛2, 피치가 약 20㎛일 때, 제1열처리공정의 조건을, 온도조건은 마찬가지로 하여 열처리시간을 약 2시간으로 함으로써 비정질 Si박막(13)을 전면에 걸쳐 양호한 결정막으로 할 수 있다. 요컨대, 본 실시형태에서는 양질의 결정막을 얻는 조건, 즉 비정질영역(17)에서의 랜덤한 결정핵 발생을 억제하기 위한 저온조건과, 단결정 Si기판(14)과 접한 凸부 패턴(151)으로부터의 결정핵의 발생과 성장을 앞당기기 위한 凸부 패턴(151)에서의 온도조건을 독립적으로 제어하는 것이 가능해진다.
＜제8실시형태＞
도 18은 본 발명에 따른 결정성 Si박막의 형성방법의 제8실시형태를 나타낸 도면이다. 도 18을 이용하여 제8실시형태를 설명한다.
본 실시형태에서는 먼저, 도 18에 나타낸 바와 같이 상술한 각 실시형태에서 나타낸 방법으로 Ni원자를 함유시킨 단결정 Si기판(14)을 원통모양의 곡률(曲率)을 갖는 기판지지대(181)에 장착한다.
다음으로, 제1의 각 실시형태와 마찬가지로 절연층(12)상에 형성한 이 비정질 Si박막(13)의 단에 단결정 Si기판(14)의 곡률을 갖는 면을 접촉시킴으로써, 양기판이 선모양으로 접한다. 그리고, 이 기판지지대(181)를 도 18에 나타낸 바와 같이 서서히 회전시켜 접촉영역이 이동하도록 한다. 요컨대, 이 기구를 약 550℃로 유지하면서, 기판지지대(181)를 순차적으로 기울임으로써, 비정질 Si박막(13)상에 결정핵을 포함하는 결정화영역(16)을 형성하면서, 동시에 결정화영역(16)이 형성된 비정질 Si박막(13)과 단결정 Si기판(14)의 분리도 행하는 것이다.
이렇게 하여 비정질 Si박막(13) 전면에 결정화영역(16)이 형성된 후, 이것을 예컨대 약 550℃에서 약 10시간 열처리하고, 비정질 Si박막(13) 전역의결정화를 행하면 좋다. 본 실시형태에 있어서도 먼저, 비정질 Si박막(13)에 결정면, 결정배향 방향의 정렬된 결정핵을 다수 형성하고, 그 후에 전면을 결정화함으로써 전면을 결정면, 결정배향 방향의 정렬된 결정막으로 할 수 있다.
＜제9실시형태＞
도 19와 도 20은 본 발명에 따른 결정성 Si박막의 형성방법의 제9실시형태를 나타낸 도면이다. 도 19와 도 20을 이용하여 제9실시형태를 설명한다.
본 실시형태에서는 먼저, 도 19에 나타낸 바와 같이 제4실시형태와 마찬가지 재료를 이용하여 마찬가지 방법에 의해 비정질 Si박막(13)에 결정화영역(16)을 형성할 때까지의 공정을 행한다. 비정질 Si박막(13)에 결정화영역(16)을 형성한 후, 도 20에 나타낸 바와 같이 적어도 이 결정화영역(16)을 포함하는 섬모양의 Si박막 패턴(201)을 형성한다.
다음으로, 도 20에 나타낸 바와 같이 Si박막 패턴(201)이 형성된 절연층(12)상의 전면에 두께 약 100nm의 제2비정질 Si박막(202)을 성막하고, 약 450℃에서 약 1시간의 열처리를 행함으로써, 수소농도의 저감을 행한다. 그 후, 이번에는 약 550℃에서 약 3시간 열처리함으로써 제2비정질 Si박막(202)을 전면에 걸쳐 결정화한다.
본 실시형태에서는, 종결정(種結晶)으로 되는 결정성이 높은 Si박막 패턴(201)을 열거하고, 그 위에 제2비정질 Si박막(202)을 성막한 후에 전면을 결정화한다. 이와 같이, 종결정을 형성하는 제1열처리공정과, 이 제1열처리공정시의 오염을 전혀 입을 가능성이 없는 제2비정질 Si박막(202)의 전면 결정화를 행하는 제2열처리공정을 분리할 수 있기 때문에, 최종적으로 형성되는 결정성 Si박막이 종결정화공정에서의 오염을 입기 어렵다는 효과가 있다. 이 때문에, 이온화하기 쉬운 불순물의 혼입을 저감할 수 있고, 또 불순물 등에 의한 결정결함을 저감할 수 있기 때문에, 이 TFT특성을 안정하게 재현할 수 있다는 효과가 있다. 또, 제2비정질 Si박막(202)은 결정면, 결정배향 방향이 제어된 Si박막 패턴(201)과 같은 결정면, 결정배향 방향으로 되기 때문에, 상술한 실시형태와 마찬가지로 결정의 불연속면으로 되는 결정입계는 거의 발생하지 않는다.
＜제10실시형태＞
도 21은 본 발명에 따른 결정성 Si박막의 형성방법의 제10실시형태를 나타낸 도면이다. 도 21을 이용하여 제10실시형태를 설명한다.
본 실시형태에서는 먼저, 제9실시형태와 마찬가지로 결정화영역(16)을 포함하는 섬모양의 Si박막 패턴(201)을 형성할 때까지의 공정을 행한다. 凸부(131)가 형성된 단결정 Si기판(14)으로서는 {110}면을 주면으로 하는 것을 이용했다.
다음으로, 도 21에 나타낸 바와 같이 제2비정질 Si박막(202)을 두께가 약 50nm로 되도록 성막하고, 그 후에 에너지빔의 조사에 의해 제2비정질 Si박막(202)을 결정화한다.
여기에서는, 에너지빔으로서 XeCl 엑시머 레이저를 조사했다. 레이저빔은 펄스폭을 약 15nsec로 하여 복수회(5~20회 정도) 조사한다. 레이저 에너지는 제2비정질 Si박막(202)을 순간적으로 용융하도록 조정한다. 이렇게 레이저빔을 조사할 때, 제2비정질 Si박막(202)은 용융후의 재결정화시에 Si박막 패턴(201)의 결정면, 결정배향 방향과 같아지도록 결정화가 행해진다. 요컨대, 본 실시형태에서는 Si박막 패턴(201)이 단결정 Si기판(14)과 같은 {110}면에 배향하고 있기 대문에, 제2비정질 Si박막(202)도 전면에 걸쳐 {110}면을 주면으로 하는 결정박막으로 된다. 또, 결정배향 방향도 Si박막 패턴(201)과 같게 된다. 여기에서, 레이저에 의한 제2비정질 Si박막(202)의 용융, 결정화는 순간적으로 일어나기 때문에, Si박막 패턴(201)의 피치는 작게 취하는 것이 바람직하다. 본 실시형태에서는 Si박막 패턴(201)은 크기를 약 2×2㎛2, 피치를 약 4㎛로 하고, Si박막 패턴(201)의 피치는 약 5㎛ 이하가 바람직하다.
본 실시형태에서는, 도 21의 화살표로 나타낸 바와 같이 레이저빔을 선택적으로 조사하여 결정화시키는 것이 가능하기 때문에, TFT가 형성되는 영역 혹은 고이동도의 TFT가 요구되는 영역만 결정면, 결정배향 방향이 제어된 결정화를 행할 수 있어, 대형기판에서도 국부 결정화에 의해 처리시간을 대폭적으로 단축할 수 있다는 효과가 있다. 또, 제9실시형태와 마찬가지로 최종적으로 형성되는 결정성 Si박막이 종결정화 공정에서의 오염을 입기 어렵다는 효과도 있다.
또, 본 실시형태에서는 결정화영역(16)을 포함하는 Si박막 패턴(201)을 패터닝했지만, 패터닝시키지 않고 비정질영역(17)도 전부 전면 결정화한 후 제2비정질 Si박막(202)을 성막하고, 이 위로부터 레이저빔을 조사하여 결정성 박막을 형성해도 좋다.
＜제11실시형태＞
도 22는 본 발명에 따른 결정성 Si박막의 형성방법의 제11실시형태를 나타낸 도면이다. 도 22를 이용하여 제11실시형태를 설명한다.
본 실시형태는 비정질 Si박막(13)을 결정화할 때, 단결정 Si기판(14)상의 凸부(131)와 접촉하지 않는 부분의 비정질 Si박막(13) 표면에 산화막, 질화막 등의 보호막을 형성한 후, 결정화를 행하는 것이다.
먼저, 도 22에 나타낸 바와 같이, 유리로 이루어진 절연성 기판(11)상에 두께 약 100nm의 SiO2로 이루어진 절연층(12), 두께 약 100nm의 비정질 Si박막(13)을 형성하고, 그 위에 절연막(221)을 성막한다. 본 실시형태에서는 절연막(221)으로서 비정질 Si박막(13)상에 플라즈마 CVD법으로 두께 약 50nm의 SiO2막과, 마찬가지로 플라즈마 CVD법에 의해 두께 약 50nm의 SiN막을 연속성막했다.
다음으로, 이들 절연막(221)을 에칭하여 패턴을 형성하고, 국부적으로 비정질 Si박막(13)을 노출시킨다. 본 실시형태에서는 약 3×3㎛2의 크기의 개구부를 피치가 약 20㎛로 되도록 형성함으로써 비정질 Si박막(13)을 노출시킨다.
다음으로, 제4실시형태와 같은 재료와 방법을 이용하여 凸부(131)를 갖추고, 또 표면에 Ni원자를 함유한 단결정 Si기판(14)을 형성하며, 이 凸부(131)가 비정질 Si박막(13)의 노출부와 접촉하도록 위치정합을 행하고, N2분위기내에서 약 550℃로 약 1시간 유지하여 제1열처리공정을 행함으로써, 비정질 Si박막(13)의 일부에 결정화영역(16)을 형성한다.
그 후, 양기판을 분리하고, 비정질 Si박막(13)을 약 550℃에서 약 6시간 제2열처리공정을 행함으로써, 비정질 Si박막(13)을 전면에 걸쳐 결정화한다. 이 때, 비정질 Si박막(13)의 대부분은 절연막(221)으로 덮여 있기 때문에, 외부로부터 비정질 Si박막(13)내에 불순물이 혼입하는 것을 피해 열처리공정에서의 불순물에 의한 결정결함의 발생을 대폭적으로 줄일 수 있다.
요컨대, 비정질 Si박막(13)은 단결정 Si기판(14)의 凸부하고만 접촉하기 때문에, 본 실시형태에서는 비정질 Si박막(13) 표면의 상기 凸부와 접촉하지 않는 위치에 산화막, 질화막 등의 보호막을 형성한 후에, 비정질 Si박막(13)과 단결정 Si기판(14)을 접촉시켜 열처리를 행함으로써, 열처리시에 비정질 Si박막(13)내에 불순물이 혼입하는 것을 막아 결정결함이 적은 양호한 막질을 얻을 수 있는 것이다.
다음으로, 도 23은 본 실시형태의 제1변형례를 나타낸 것이고, 제6실시형태와 마찬가지로 절연성 기판(11)상에 凸부 패턴(151)을 형성하고 나서 절연층(12), 비정질 Si박막(13)을 형성하는 것이다. 그리고, 이 凸부 패턴(151)에 대응하지 않는, 즉 단결정 Si기판(14)과 접촉하지 않는 부분의 비정질 Si박막(13) 표면에 산화막, 질화막 등의 보호막을 형성한 후, 결정화를 행하는 것이다.
본 실시형태에서는 먼저, 제6실시형태와 마찬가지 재료와 방법을 이용하여 凸부 패턴(151)을 약 3×3㎛2크기로, 피치가 20㎛로 되도록 형성하고, 절연층(12), 비정질 Si박막(13)을 적층한 후, 절연막(221)을 개구부가 약 약 5×5㎛2크기로 되도록 전면에 형성한다.
다음으로, 제6실시형태와 마찬가지로 Ni원자를 함유시킨 단결정 Si기판(14)과 비정질 Si박막(13)을 접촉부(15)에 있어서 접촉시키고, 제1열처리공정에 의해 결정화를 행하여 결정화영역(16)을 형성한다. 그 후, 양기판을 분리하고, 비정질 Si박막(13)을 약 550℃에서 약 6시간, 제2열처리공정을 행함으로써 비정질 Si박막(13)을 전면에 걸쳐 결정화한다. 본 실시형태에서는 단결정 Si기판914)과의 접촉은 비정질 Si박막(13)의 접촉부(15)에서 행새지기 때문에, 접촉시에 양기판의 정밀한 위치정합은 불필요하게 된다. 더욱이, 비정질 Si박막(13)의 대부분의 영역은 절연막(221)으로 덮여 있기 때문에, 외부로부터의 불순물의 혼입을 막아 양호한 결정 Si박막이 얻어진다.
다음으로, 도 24는 본 실시형태의 제2변형례를 나타낸 것이고, 제9실시형태와 마찬가지로 절연성 기판(11)상에 절연층(12)을 제조하고, 그 위에 결정화영역 (16)을 포함하는 섬모양의 Si박막 패턴(201)을 형성하며, 더욱이 그 위에 제2비정질 Si박막(202)을 형성하여 제2비정질 Si박막(202)을 결정화하는 것이다. 그러나, 제2비정질 Si박막(202)을 형성한 후에, 절연막(221)을 형성하고 나서 제2비정질 Si박막(202)의 결정화를 행하는 점이 제9실시형태와는 다르다.
먼저, 제9실시형태와 마찬가지 재료와 방법을 이용하여 결정화영역(16)을 포함하는 섬모양의 Si박막 패턴(201)을 형성할 때까지의 공정을 행한 후, Si박막 패턴(201)이 형성된 절연층(12)의 전면에 두께 약 100nm의 제2비정질 Si박막(202)을 형성하고, 그 위에 절연막(221)으로서 두께 약 100nm의 SiO2막 및 두께 약 50nm의 SiN막을 플라즈마 CVD법에 의해 연속성막한다.
다음으로, 제2비정질 Si박막(202)에 N2분위기내에서 약 500℃로 되도록 약 20시간 제2열처리공정을 행함으로써, 제2비정질 Si박막(202) 전면을 결정화한다. 여기에서, Si박막 패턴(201)의 결정면, 결정배향 방향은 모두 단결정 Si기판(14)과 같기 때문에, 제2비정질 Si박막(202)도 단일의 결정면, 결정배향 방향을 갖춘 박막결정으로 된다. 또, 전면이 절연막(221)으로 덮여 있기 때문에, 제2열처리공정중에 제2비정질 Si박막(202)내에 불순물이 혼입하는 것을 방지할 수 있어, 결정결함이 적은 양호한 Si결정박막이 얻어진다.
＜제12실시형태＞
도 25는 본 발명에 따른 결정성 Si박막의 형성방법의 제12실시형태를 나타낸 도면이다. 도 25를 이용하여 제12실시형태를 설명한다.
본 실시형태에서는 큰 유리기판상에 Si박막결정을 형성하는 방법을 나타내고 있다.
먼저, 기판홀더(251)상에 크기 약 90×90㎟의 단결정 Si기판(14)을 열거한다. 여기에서 각 단결정 Si기판(14)에는 상술한 각 실시형태와 마찬가지로 Ni원자를 함유시켜 둔다. 도 25와 같이 3매×4매를 열거함으로써, 유효영역 270×360㎟의 단결정 Si기판(252)으로 된다. 또, 각 단결정 Si기판(14)은 결정면 및 결정배향 방향을 정렬해 둔다.
다음으로, 상술한 각 실시형태와 마찬가지로 형성한 크기 약 300×400㎟의 비정질 Si박막(13)과, 이 단결정 Si기판(252)을 접촉시켜 열처리를 행함으로써 대면적의 Si결정이 얻어진다.
1매의 단결정 Si기판(14)에서는 현재 8인치기판까지의 것밖에 없기 때문에, 이 이상의 크기의 비정질 Si박막(13)을 결정화하기 위해서는 본 실시형태의 방법을 행하면 좋다.
또, 대면적의 비정질 Si박막(13)을 결정화시키기 위해서는, 본 실시형태의 방법 외에도 1매의 단결정 Si기판(14)을 비정질 Si박막(13)에 순차접촉시켜 결정핵을 구성시키는 것을 제1열처리공정으로 하고, 그 후 전면의 결정화를 행하기 위해서 제2열처리공정을 행해도 좋다.
＜제13실시형태＞
도 26은 본 발명의 결정성 Si박막을 이용하여 TFT를 형성하는 실시형태를 나타낸 도면이다. 도 26을 이용하여 제13실시형태를 설명한다.
먼저, 도 26과 같이 유리로 이루어진 절연성 기판(11)상에 두께 약 100nm의 SiO2막으로 이루어진 절연층(12), 약 50nm의 비정질 Si박막을 순차제작하고, 제1~ 제12의 각 실시형태와 마찬가지로 결정화를 행한다. 결정화된 비정질 Si박막을 에칭함으로써 섬모양으로 패터닝하여 TFT영역(261)만 남는다.
다음으로, 플라즈마 CVD법에 의해 두께 약 100nm의 게이트 산화막(262)을 성막한다. 그리고, 그 위에 두께 약 300nm의 MoW 합금박막을 성막하고, 레지스트를 패터닝하며, 레지스트 부분 이외의 MoW 합금박막을 에칭하고, 그 후에 레지스트를 박리함으로써 게이트전극(263)을 형성한다. 다음으로, TFT영역(261)의 일붕 불순물 원자를 플라즈마 도핑법에 의해 주입하고, 소스, 드레인영역(264)으로 한다. 이 때, nchTFT(A)의 소스·드레인영역을 형성하기 위해서는 nchTFT(A)의 게이트전극(263)과, pchTFT(B) 위에 형성하는 레지스트 패턴을 마스크로 하여 약 1×1015[/㎠]의 P원자를 주입하면 좋다. 또, pchTFT(B)의 소스·드레인영역을 형성하기 위해서는 pchTFT(B)의 게이트전극(263)과, nchTFT(A) 위에 형성하는 레지스트 패턴을 마스크로 하여 약 2×1015[/㎠]의 B원자를 주입하면 좋다. 더욱이, 필요에 따라 드레인전계를 완화하기 위한 LDD영역(265)을 형성한 경우는, nchTFT(A)에는 P원자를, pchTFT(B)에는 B원자를 이 영역에 주입하면 좋다. 그 양은 소스·드레인영역보다도 적고, 또 이 부분의 저항이 채널영역의 온저항보다도 적으며, 또 드레인전계가 완화되도록 설정하면 좋고, 본 실시형태에서는 각각 약 1×1013[/㎠]로 했다. 그 후, 약 500℃에서 약 1시간 열처리함으로써 불순물 주입에 의해 발생한 비정질 Si영역을 재결정화한다.
다음으로, 플라즈마 CVD법에 의해 두께 약 500nm의 SiO2막(266)을 전면에 성막한다. 전극과의 콘택트를 취하기 위한 콘택트홀(267)을, 이 부분만을 개구한 레지스트 패턴을 형성하여 에칭함으로써 형성한다. 그 후, 두께 약 50nm의 Mo, 두께 약 500nm의 Al을 스퍼터법에 의해 적층하고, 소스·드레인전극으로 하는 부분 이외를 개구한 레지스트 패턴을 형성하여 에칭함으로써, 소스·드레인전극(268)을 형성한다. 이와 같이 하여, nchTFT(A), pchTFT(B)가 형성된다.
본 실시형태에서는, 상술한 방법에서 비정질 Si박막을 결정면, 결정배향 방향을 제어하여 결정화한 것에 의해 이 결정박막의 면방위, 결정배향 방향의 오차를 거의 3도 이하로 하는 것이 가능해진다. 또, TFT의 특성인 캐리어 이동도는 TFT영역(261)의 막질에 민감하고, 특히 TFT영역(261)내의 인접하는 결정입자 사이의 결정배향 방향이 어긋남에 따라 이동도가 저하한다. 이 이동도의 저하는 인접하는 결정입자의 결정배향 방향이 5도를 넘으면 현저하게 되고, 이 때 결정입계에 명확한 결함영역을 관측할 수 있다. TFT의 캐리어 이동도 저하의 관점으로부터는 인접하는 결정화영역간의 결정배향 방향의 오차는 바람직하게는 약 5도 이하, 바람직하게는 약 3도 이하로 한다. 이렇게 함으로써, 전자이동도의 저하는 약 30% 이하를 실현할 수 있다. 또, 결정배향 방향의 오차는 결정화온도가 현저하게 낮은 경우나, 단결정 Si기판(14)과 비정질 Si박막(13)의 접촉하는 접점의 간격이 긴 경우만큼 현저하게 되기 때문에, 소망의 TFT특성이 얻어지도록 이들 조건을 선택하면 좋다.
또, TFT는 목적의 전자장치에 따라 회로가 짜넣어지고, 예컨대 액정표시장치이면 본 실시형태의 TFT는 표시부의 각 화소의 스위칭 TFT로서 매트릭스 모양으로 형성되고, 이를 구동하는 구동회로가 표시영역의 외측에 CMOS회로를 기본으로 하여 구성된다. 구체적으로는, 시프트 레지스터, 레벨 시프터, 래치회로, DA컨버터, 아날로그 버퍼회로 등을 기본으로 한 주사선 구동회로 및 신호선 구동회로로 이루어진다.
또, TFT를 형성하는 본 실시형태의 다른 방법으로서, 비정질 Si박막(13)을 결정화할 때, 미리 비정질 Si박막(13)을 섬모양으로 에칭하여 TFT영역(261)을 형성해 두어 이 TFT영역(261)을 凸부 패턴(151)으로 하고, 단결정 Si기판(14)과 직접접촉시켜 결정화를 행해도 좋다. 이 경우는, 공정수를 삭감할 수 있음과 동시에 열처리에 의해 결정해야 할 비정질 Si박막(13)의 면적이 좁기 때문에, 결정화하기 위한 열처리공정의 시간을 대폭적으로 단축할 수 있다는 효과가 있다.
이상 상세히 설명한 본 발명에 따라, 절연성 기판상에 성막된 비정질 Si박막의 단결정화가 가능하게 되고, 더욱이 결정면, 결정배향방향도 단결정 Si기판에서 용이하게 제어할 수 있기 때문에, 임의의 결정면, 결정배향 방향을 실현할 수 있다. 또, 본 발명은 단순한 열처리공정으로 실현할 수 있기 때문에, 높은 생산성을 갖고, 또 고성능의 TFT가 얻어져 고속동작이 가능한 구동회로를 실현할 수 있다. 더욱이, Si박막내의 결함이 감소하여 이들 결함에 기인하는 TFT의 임계치전압의 불균일성도 대폭적으로 개선되기 때문에, 동작전압의 저감이나 고성능의 아날로그 회로, 디지털·아날로그 컨버터 등을 실현할 수 있다. 이 때문에, 고기능의 회로를 내장한 액정표시장치뿐만 아니라, 대면적 혹은 긴 기판을 필요로 하는 판독입력장치, 프린팅장치 등도 실현할 수 있다.
또, 본 발명은 상술한 각 실시형태에 한정되는 것은 아니다. 예컨대, 기판은 유리기판뿐만 아니라 스테인레스 등의 금속기판이나, 알루미나 등의 세라믹기판 등의 절연성 기판도 적용할 수 있다. 단, 이들 기판상에는 SiO2혹은 SiN 등의 무기절연막으로 덮은 후에 비정질 Si박막을 형성하고, 기판으로부터의 불순물의 혼입을 방지하는 것이 바람직하다. 비정질 Si박막의 형성방법도 플라즈마 CVD법에 한정되는 것은 아니고, 감압 CVD, 상압 CVD 등의 열(熱)CVD법이나, 전자빔 증착, 스퍼터법 등으로 형성해도 좋다.
또, 비정질 Si박막은 미량의 불순물을 의도적으로 첨가해도 좋다. 이 경우, TFT의 임계치 전압의 제어를 행하는 것이 가능하게 된다. 또, 결정화할 때의 열처리는 N2분위기내에 한정되는 것을 아니고, 불활성가스 분위기내나 진공내에서도 좋다. 단, Si박막표면이 노출하고 있는 부분의 결정화를 행하는 경우는 분위기내의 산소농도는 극력 저감하는 것이 바람직하다.
또, 상술한 각 실시형태에서는 단결정기판, 비정질박막에 대해서는 Si만의 설명을 행했지만, Si에 한정하지 않고 Ge, Te, 등의 반도체를 이용해도 좋다.
그 외, 본 발명의 요지를 이탈하지 않는 범위에서 여러 가지 변형하여 실시할 수 있다.
이상 상술한 바와 같이, 본 발명에 의하면 절연성 기판상에 결정배향성이 우수한 Si결정박막을 형성할 수 있고, 이 Si결정박막을 이용하여 형성한 TFT의 이동도를 높이는 것이나, 임계치 전압제어를 행하는 것이 가능해져 급격한 온-오프의 전류상승특성 등을 실현할 수 있다.

Claims (17)

  1. 절연성기판상에 비정질 반도체박막을 제조하는 공정과,
    상기 비정질 반도체박막과 같은 재료를 주성분으로 하면서 표면에 촉매금속을 함유한 단결정 반도체기판의 상기 표면과 상기 비정질 반도체박막을 접촉시키는 공정 및,
    접촉시킨 상기 단결정 반도체기판과 상기 비정질 반도체박막을 상기 비정질 반도체박막의 본래의 결정화 온도보다도 낮은 온도에서 열처리하여 상기 비정질 반도체박막을 결정화하는 공정을 구비한 것을 특징으로 하는 결정성 반도체박막의 제조방법.
  2. 절연성기판상에 비정질 반도체박막을 제조하는 공정과,
    상기 비정질 반도체박막과 같은 재료를 주성분으로 하면서 표면에 촉매금속을 함유한 단결정 반도체기판의 상기 표면과 상기 비정질 반도체박막을 접촉시키는 공정,
    접촉시킨 상기 단결정 반도체기판과 상기 비정질 반도체박막을 상기 비정질 반도체박막의 본래의 결정화 온도보다도 낮은 온도에서 열처리하여 상기 비정질 반도체박막의 일부에 결정화 영역을 형성하는 제1열처리공정,
    상기 단결정 반도체기판과 상기 비정질 반도체박막을 분리하는 공정 및,
    상기 단결정 반도체기판과 분리한 상기 비정질 반도체박막을 상기 제1열처리공정보다도 높은 온도에서 열처리하여 상기 결정화 영역으로부터 결정을 성장시키는 제2열처리공정을 구비한 것을 특징으로 하는 결정성 반도체박막의 제조방법.
  3. 제1항에 있어서, 상기 단결정 반도체기판과 상기 비정질 반도체박막이 Si를 주성분으로 하는 것을 특징으로 하는 결정성 반도체박막의 제조방법.
  4. 제1항에 있어서, 상기 촉매금속에 Ni, Co, Au, Pd, Pt, Cu, Fe중 적어도 1종류를 이용하는 것을 특징으로 하는 결정성 반도체박막의 제조방법.
  5. 제1항에 있어서, 상기 촉매금속이 상기 단결정 반도체기판에 주기적으로 배치되어 있는 것을 특징으로 하는 결정성 반도체박막의 제조방법.
  6. 제1항에 있어서, 상기 단결정 반도체기판 표면에 주기적으로 돌기부가 형성되어 있고, 상기 돌기부와 상기 비정질 반도체박막을 접촉시키는 것을 특징으로 하는 결정성 반도체박막의 제조방법.
  7. 제1항에 있어서, 상기 비정질 반도체박막표면에 주기적으로 돌기부가 형성되어 있고, 상기 돌기부와 상기 단결정 반도체기판을 접촉시키는 것을 특징으로 하는 결정성 반도체박막의 제조방법.
  8. 제6항 또는 제7항에 있어서, 상기 비정질 반도체박막 표면의 상기 단결정 반도체기판과 접촉하고 있지 않은 부분의 일부가 절연막으로 덮여 있는 것을 특징으로 하는 결정성 반도체박막의 제조방법.
  9. 제1항에 있어서, 상기 열처리공정에 있어서, 상기 비정질 반도체박막의 본래의 결정화 온도보다도 낮은 제1온도로 상기 비정질 반도체 박막을 설정하고, 상기 단결정 반도체기판을 상기 제1온도보다도 높은 제2온도로 설정하는 것을 특징으로 하는 결정성 반도체박막의 제조방법.
  10. 절연성기판상에 비정질 반도체박막을 제조하는 공정과,
    상기 비정질 반도체박막과 같은 재료를 주성분으로 하면서 볼록한 곡면을 갖춘 표면에 촉매금속을 함유시킨 단결정 반도체기판의 상기 표면과 상기 비정질 반도체박막의 접점을 이동시키면서, 상기 비정질 반도체박막의 본래의 결정화 온도보다도 낮은 온도에서 열처리하여 상기 비정질 반도체박막을 결정화하는 열처리공정을 구비한 것을 특징으로 하는 결정성 반도체박막의 제조방법.
  11. 절연성기판상에 비정질 반도체박막을 제조하는 공정과,
    상기 제1비정질 반도체박막과 같은 재료를 주성분으로 하면서 표면에 촉매금속을 함유한 단결정 반도체기판의 상기 표면과 상기 제1비정질 반도체박막을 접촉시키는 공정 및,
    접촉시킨 상기 단결정 반도체기판과 상기 제1비정질 반도체박막을 상기 제1비정질 반도체박막의 본래의 결정화 온도보다도 낮은 온도에서 열처리하여 상기 제1비정질 반도체박막을 결정화하는 제1열처리공정,
    상기 제1열처리공정을 거친 상기 제1비정질 반도체박막상에 이것과 같은 재료를 주성분으로 하는 제2비정질 반도체박막을 제조하는 공정,
    상기 제2비정질 반도체박막을 결정화하는 제2열처리공정 및,
    레이저빔의 조사공정 또는 광에너지의 조사공정을 구비한 것을 특징으로 하는 결정성 반도체박막의 제조방법.
  12. 제11항에 있어서, 상기 제2비정질 반도체박막을 제조하는 공정과 상기 제2비정질 반도체박막을 결정화하는 공정 사이에 상기 제2비정질 반도체박막상의 일부 또는 전면에 절연막을 형성하는 공정을 구비한 것을 특징으로 하는 결정성 반도체박막의 제조방법.
  13. 절연성 기판상에 비정질 반도체박막을 제조하는 공정과,
    상기 비정질 반도체박막을 주기적인 패턴으로 에칭형성하는 공정,
    상기 비정질 반도체박막과 같은 재료를 주성분으로 하면서 표면에 촉매금속을 함유한 단결정 반도체기판의 상기 표면과 에칭형성된 상기 비정질 반도체박막을 접촉시키는 공정 및,
    접촉시킨 상기 단결정 반도체기판과 상기 비정질 반도체박막을 상기 비정질 반도체박막의 본래의 결정화 온도보다도 낮은 온도에서 열처리하는 열처리공정을 구비한 것을 특징으로 하는 결정성 반도체박막의 제조방법.
  14. 청구항 1항 내지 13항에 기재된 방법으로 형성한 결정성 반도체박막을 반도체층으로서 이용하여 박막 트랜지스터를 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  15. 박막내에 Ni, Co, Au, Pd, Pt, Cu, Fe로 이루어진 군중에서 선택된 적어도 1종류의 원자를 포함하고, 또 반도체 결정입자의 인접하는 결정입자 사이에서의 결정 배향방향의 차이가 5도 이하인 것을 특징으로 하는 결정성 반도체박막.
  16. 제15항에 있어서, 상기 반도체로 Si를 이용하고 있는 것을 특징으로 하는 결정성 반도체박막.
  17. 청구항 15항 또는 16항에 기재된 결정성 반도체박막을 반도체층으로서 이용하는 것을 특징으로 하는 박막 트랜지스터.
KR10-2000-0052931A 1999-09-29 2000-09-07 결정성 반도체박막과 그 제조방법 및 박막 트랜지스터와그 제조방법 KR100384499B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1999-277459 1999-09-29
JP27745999A JP4495805B2 (ja) 1999-09-29 1999-09-29 結晶性半導体薄膜とその製造方法、および薄膜トランジスタとその製造方法

Publications (2)

Publication Number Publication Date
KR20010039866A true KR20010039866A (ko) 2001-05-15
KR100384499B1 KR100384499B1 (ko) 2003-05-22

Family

ID=17583893

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0052931A KR100384499B1 (ko) 1999-09-29 2000-09-07 결정성 반도체박막과 그 제조방법 및 박막 트랜지스터와그 제조방법

Country Status (4)

Country Link
US (1) US6558988B1 (ko)
JP (1) JP4495805B2 (ko)
KR (1) KR100384499B1 (ko)
TW (1) TW495804B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332350A (ja) 2002-05-17 2003-11-21 Hitachi Ltd 薄膜半導体装置
JP2004260145A (ja) * 2003-02-03 2004-09-16 Mitsubishi Electric Corp 結晶膜の製造方法
KR100618614B1 (ko) * 2003-09-02 2006-09-08 진 장 플렉서블 금속 기판 상의 실리콘 박막 형성 방법
JP4734944B2 (ja) * 2005-02-02 2011-07-27 セイコーエプソン株式会社 薄膜半導体装置の製造方法
JP2008004666A (ja) * 2006-06-21 2008-01-10 Ftl:Kk ３次元半導体デバイスの製造方法
JP2010238996A (ja) * 2009-03-31 2010-10-21 Sanyo Electric Co Ltd 半導体モジュールの製造方法
JP7120833B2 (ja) * 2018-07-10 2022-08-17 Ｊｓｗアクティナシステム株式会社 レーザ処理装置
KR102538146B1 (ko) * 2021-09-07 2023-05-30 (주)알엔알랩 에피택셜 반도체층의 형성 방법 및 이를 적용한 반도체 소자의 제조 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0513327A (ja) * 1991-07-08 1993-01-22 Hitachi Ltd 単結晶シリコン膜の形成方法
JPH06244103A (ja) * 1993-02-15 1994-09-02 Semiconductor Energy Lab Co Ltd 半導体の製造方法
JP3431033B2 (ja) * 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
JP3442500B2 (ja) * 1994-08-31 2003-09-02 株式会社半導体エネルギー研究所 半導体回路の作製方法
JP3138169B2 (ja) * 1995-03-13 2001-02-26 シャープ株式会社 半導体装置の製造方法
US6307214B1 (en) * 1997-06-06 2001-10-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor thin film and semiconductor device
JPH118196A (ja) 1997-06-13 1999-01-12 Semiconductor Energy Lab Co Ltd 半導体薄膜および半導体装置
JP3830623B2 (ja) * 1997-07-14 2006-10-04 株式会社半導体エネルギー研究所 結晶性半導体膜の作製方法
JP3642546B2 (ja) 1997-08-12 2005-04-27 株式会社東芝 多結晶半導体薄膜の製造方法
WO1999030370A1 (fr) * 1997-12-09 1999-06-17 Seiko Epson Corporation Dispositif a semi-conducteur et procede de fabrication, dispositif electro-optique et procede de fabrication, et appareil electronique y ayant recours

Also Published As

Publication number Publication date
TW495804B (en) 2002-07-21
US6558988B1 (en) 2003-05-06
KR100384499B1 (ko) 2003-05-22
JP2001102304A (ja) 2001-04-13
JP4495805B2 (ja) 2010-07-07

Similar Documents

Publication Publication Date Title
KR100426210B1 (ko) 실리콘 박막 결정화 방법
KR100473996B1 (ko) 비정질 실리콘의 결정화 방법
KR100662494B1 (ko) 비정질막 결정화방법 및 이를 이용한 액정표시소자의제조방법
EP0598409B1 (en) A method of manufacturing a semiconductor device
TW535295B (en) Method for crystallizing a silicon layer and fabricating a TFT using the same
KR20040018140A (ko) 결정질 반도체 재료의 제조 방법 및 반도체 장치의 제조방법
KR100509617B1 (ko) 반도체 장치 및 그의 제조 방법
KR100384499B1 (ko) 결정성 반도체박막과 그 제조방법 및 박막 트랜지스터와그 제조방법
US6812072B2 (en) Method for crystallizing amorphous film and method for fabricating LCD by using the same
JP2002270507A (ja) 結晶シリコン層の形成方法および結晶シリコン半導体装置
KR100305255B1 (ko) 다결정실리콘박막의제조방법
KR101040984B1 (ko) 비정질 물질의 상변화 방법
KR100504538B1 (ko) 비정질 실리콘의 결정화 방법 및 이를 이용한액정표시장치의제조방법
KR100796607B1 (ko) 다결정 실리콘 결정화방법과 그를 이용한 박막트랜지스터의 제조 방법
JPH07249574A (ja) 半導体作製方法および薄膜トランジスタ作製方法
KR20030015617A (ko) 결정질 실리콘의 제조방법
JP3198378B2 (ja) 半導体装置の製造方法
KR20000074681A (ko) 박막 트랜지스터와 액정 표시장치 및 그 제조방법
JP4162749B2 (ja) 多結晶シリコン膜の成長方法
JP2000299473A (ja) 選択型シリサイド薄膜トランジスタおよびその製造方法
KR0128522B1 (ko) 저온 다결정질 실리콘 박막 구조 및 그 제조방법, 저온 다결정질 실리콘 박막 트랜지스터 및 그 제조 방법
KR20010061388A (ko) 실리콘 활성층 형성 방법
KR20050016960A (ko) 전자 디바이스 및 그 제조 방법, 액티브 매트릭스디스플레이 디바이스
JP2000223710A (ja) 半導体装置およびその製造方法
JPH0730123A (ja) 液晶表示装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130419

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140425

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20150428

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20180427

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee