JP2000299473A

JP2000299473A - 選択型シリサイド薄膜トランジスタおよびその製造方法

Info

Publication number: JP2000299473A
Application number: JP2000091843A
Authority: JP
Inventors: Shinji Maekawa; 真司前川
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-04-02
Filing date: 2000-03-29
Publication date: 2000-10-24

Abstract

(57)【要約】【課題】金属誘導型結晶化膜の品質を向上しかつコス
トを低減する。【解決手段】低い漏れ電流を有する薄膜トランジスタ
の形成において、非晶質膜を結晶化する方法であって、
該方法は、ａ）第１の厚さを有する非晶質膜の層を堆積
するステップと、ｂ）該非晶質膜の選択領域上に、該選
択領域と接触するように、第２の厚さを有する連続遷移
金属膜の層を堆積するステップと、ｃ）該連続遷移金属
膜の下の該非晶質膜の該選択領域が消耗されて、遷移金
属半導体化合物の連続膜を形成するように、該ステップ
ａ）において堆積された該非晶質膜および該ステップ
ｂ）において堆積された該連続遷移金属膜をアニーリン
グするステップと、ｄ）アニーリングを行って、該非晶
質膜を少なくとも部分的に多結晶膜に変換し、それによ
り、該遷移金属の選択的配置が結晶化成長面を制御す
る、アニーリングステップと、を含む方法により上記課
題が達成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は概して薄膜トランジ
スタ（ＴＦＴ）の加工および製造に関し、より詳細に
は、ＴＦＴ多結晶膜に関する。本発明はまた、ニッケル
シリサイド等の遷移金属半導体化合物を選択的に形成し
て非晶質膜の結晶化を誘導する方法に関する。

【０００２】

【従来の技術】より高い解像度のディスプレイを有す
る、より小さな消費者用電子製品に対する要求が、液晶
ディスプレイ（ＬＣＤ）分野における研究および開発に
拍車をかけている。ＬＣＤのサイズは、現在ＬＣＤの周
辺に設けられている大規模集積（ＬＳＩ）駆動回路およ
び超大規模集積（ＶＬＳＩ）駆動回路をＬＣＤそのもの
に内蔵することにより縮小し得る。外部に配置された駆
動回路およびトランジスタを除去することにより、製品
サイズ、製造工程の複雑さ、製造工程数、および最終的
にはＬＣＤを備えた製品の価格が低減される。

【０００３】ＬＣＤの主要な構成要素、およびさらにＬ
ＣＤを改良するために向上する必要のある構成要素は、
薄膜トランジスタ（ＴＦＴ）である。ＴＦＴは通常、石
英、ガラス、またはプラスチック等の透明基板上に形成
される。ＴＦＴは大抵、ＬＣＤの様々な画素が駆動回路
に応答して充電することを可能にするスイッチとしての
み使用される。ＴＦＴデバイスにおける電子移動度を向
上することにより、ＴＦＴ性能、つまりＴＦＴに組み込
まれた駆動回路機能が向上される。トランジスタの電子
移動度を向上させた結果、より早いスイッチング速度を
有するトランジスタが得られる。向上した電子移動度を
有する改良されたＴＦＴは、より小さなＬＣＤスクリー
ン、より低い消費電力、およびより早いトランジスタ反
応時間をもたらす。

【０００４】

【発明が解決しようとする課題】ＬＣＤ解像度をさらに
向上するために、透明基板上に実装されたＴＦＴが、現
在スクリーンの端部に沿って実装されているＩＣ駆動回
路に匹敵する電子移動度特性を有することが要求され
る。つまり、ディスプレイ全体に亘って配置されるディ
スプレイおよびドライバＴＦＴは、実質的に同じレベル
の性能で動作する必要がある。

【０００５】活性領域が非晶質膜から形成された通常の
薄膜トランジスタのキャリア移動度は、脆弱であり、
０．１〜０．２ｃｍ²／Ｖｓのオーダーである。結晶化
されたシリコンを用いることによりキャリア移動度が向
上される。単結晶シリコントランジスタは、通常ＴＦＴ
駆動回路において使用されるが、５００〜７００ｃｍ²
／Ｖｓのオーダーの電子移動度を有する。多結晶シリコ
ントランジスタの性能は中程度であり、１０〜４００ｃ
ｍ²／Ｖｓのオーダーの移動度を有する。１００ｃｍ²／
Ｖｓより大きな移動度を有する薄膜トランジスタは、駆
動回路に実装されるＬＣＤ周辺機器を置き換えるのに概
ね有用である。しかし、４０〜５０ｃｍ ²／Ｖｓの電子
移動度を有する多結晶ＴＦＴを製造するのさえ困難であ
った。

【０００６】ＬＣＤと共に使用するための単結晶シリコ
ン膜は、比較的壊れやすい透明基板に接着される場合、
製造が困難である。石英基板は高い加工温度に耐えるこ
とができるが、高価である。ガラスは安価であるが、６
００℃を超える温度に相当時間曝された場合、容易に変
形する。多結晶シリコントランジスタの製造であって
も、ガラスが含まれる場合には、低温結晶プロセスを用
いる必要があるので、製造が非常に困難であった。現在
の多結晶化プロセスは通常、約３０〜５０ｃｍ²／Ｖｓ
の移動度を有するＴＦＴを製造するために、６００℃
で、約２４時間のアニーリング時間を必要とする。これ
らのプロセスは、長い加工時間のために、特に費用効果
が高いわけではなく、このＴＦＴ製造はＬＣＤ駆動回路
に適さない。

【０００７】非晶質シリコンを加熱して結晶化したシリ
コンを形成するプロセスは完全には理解されておらず、
この主題についての研究が続けられている。温度の変
動、膜厚、非晶質物質が溶融する度合い、膜内の不純
物、および他の要因の範囲が、非晶質シリコンのアニー
リングに影響を与える。一般に、大きな粒子の結晶化、
または高いキャリア移動度をサポートできる結晶化が、
多結晶膜内において、融点近傍の特定の温度で起きる。
この好適温度よりも低い温度では、十分に非晶質シリコ
ンを溶かせないので、大きな粒子の領域を形成するこ
と、または、均一に結晶化された膜を形成することがで
きない。好適温度より高い温度では、急速にバルク核形
成（ｂｕｌｋｎｕｃｌｅａｔｉｏｎ）が起こる。この
非晶質物質のバルク核形成の結果、比較的小さな粒子サ
イズへの非晶質膜の自発的な結晶化が起こり、電子移動
度が比較的弱くなる。

【０００８】非晶質シリコンを多結晶シリコンへと変化
させるためにさまざまなアニーリング方法が存在する。
非晶質シリコン膜の直接蒸着は、おそらくもっとも安価
なＴＦＴ製造方法である。通常、透明基板は加熱された
サセプタ（ｓｕｓｃｅｐｔｏｒ）上に設置される。透明
基板は、シリコンおよび水素の成分を含むガスに暴露さ
れる。ガスが分解して固相化したシリコンが基板上に残
る。プラズマ化学蒸着（ＰＥＣＶＤ）システムにおい
て、原料ガスの分解は、高周波（ＲＦ）エネルギの使用
によって助長される。低圧（ＬＰＣＶＤ）システムまた
は超高真空（ＵＨＶ−ＣＶＤ）システムは、原料ガスを
低圧下で熱分解する。フォトＣＶＤシステムにおいて、
原料ガスの分解は、フォトンエネルギによって助長され
る。高密度プラズマＣＶＤシステムにおいて、誘導結合
プラズマおよびヘリコン源等の高密度プラズマ源が使用
される。ホットワイヤＣＶＤシステムにおいて、活性化
された水素原子の生成により、原料ガスが分解される。
しかし、直接蒸着によって形成されたＴＦＴは、その性
能特性は低く、１〜１０ｃｍ²／Ｖｓのオーダーの移動
度である。

【０００９】固相結晶化（ＳＰＣ）は、シリコンを結晶
化するためによく用いられる方法である。このプロセス
において、非晶質シリコンは、少なくとも数時間の間、
６００℃に近い温度に曝される。通常、大量のＬＣＤ基
板のバッチが抵抗性熱源を有する加熱炉内で加工され
る。この結晶化プロセスによって形成されたＴＦＴは、
直接蒸着によって形成されたＴＦＴよりも高価である
が、５０ｃｍ²／Ｖｓのオーダーの移動度を有する。急
速昇温アニール（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎ
ｅａｌ）（ＲＴＡ）は、より高い温度を有するが、持続
時間が非常に短い。通常、基板はＲＴＡの間、７００〜
８００℃近傍の温度で加熱されるが、アニーリングプロ
セスは比較的素早く、数分間または数秒間で行われる。
暴露時間が短いので、ガラス基板は損なわれないままで
ある。このプロセスは非常に高速で行われるので、基板
を連続して加工するのに経済的である。１つの基板のほ
うが、大量のバッチ基板よりも早くアニーリング温度に
達し得る。ＲＴＡ熱源としてタングステン−ハロゲン加
熱ランプまたはＸｅアーク加熱ランプがしばしば使用さ
れる。

【００１０】エキシマレーザ結晶化（ＥＬＣ）プロセス
は、非晶質シリコンをアニーリングするのに使用され、
一定の成功をもたらしている。レーザは、非晶質膜の領
域を、きわめて短時間の間、非常に高い温度に曝すこと
ができる。理論的には、このことにより、非晶質シリコ
ンが形成される透明基板を劣化させることなく、非晶質
シリコンを最適温度でアニーリングする可能性が提供さ
れる。しかし、いくつかの加工工程を制御することがで
きないために、この方法の使用は制限されてきた。通
常、レーザの開口サイズは比較的小さい。開口サイズ、
レーザの出力、および膜厚は、最終的にシリコンをアニ
ールするために複数のレーザ路またはレーザショットを
要求する。レーザを正確に制御するのは困難なので、複
数のレーザショットにより、アニーリングプロセスに不
均一が生じる。さらに、ウエハは、加熱炉で一度にアニ
ールする代わりに、連続してアニールする必要がある。
１００ｃｍ²／Ｖｓを超える移動度を得ることができる
が、この方法によって製造されたＴＦＴは直接蒸着また
はＳＰＣによって製造されたＴＦＴよりもかなり高価で
ある。

【００１１】シリコンの結晶化を促進するアルミニウム
等の金属、インジウム鉛酸化物、およびニッケル、コバ
ルト、パラジウム等の遷移金属の使用も研究中である。
ニッケルジシリサイドとシリコンとの間の格子不整合が
小さい（３％のオーダー）場合に、ニッケルは特に有望
であるようである。一般に、ニッケルは、従来の固相結
晶化（ＳＰＣ）において通常要求されるアニーリング温
度を、約６００℃から約５００〜５５０℃の範囲内の温
度へと下げて、ＬＣＤ基板が収縮を受けにくくするため
に使用されてきた。ニッケルの使用はまた、アニーリン
グプロセス時間を著しく短縮する。このプロセスにより
形成されたＴＦＴは、ＳＰＣ方法で形成されたＴＦＴと
ほぼ同じコストがかかるが、金属誘導型ＴＦＴの移動度
は１００ｃｍ²／Ｖｓに達し得る。Ｌｉｕらの米国特許
第５，１４７，８２６号は、アニーリング温度が約５５
０〜６５０℃へと下げ得るように、不連続金属膜を非晶
質シリコン上に蒸着することを開示している。Ｆｏｒｎ
ａｓｈらの米国特許第５，２７５，８５１号は、シリコ
ンの選択領域に不連続金属膜を蒸着して、これらシリコ
ンの選択領域を結晶化する方法を開示している。しか
し、いずれの方法も、極めて高い電子移動度を有する多
結晶シリコンのＴＦＴの製造に必要なシリサイド増速横
方向結晶成長を促進しない。

【００１２】ＳＰＣまたはレーザアニーリングプロセス
の改良は、ＴｏｌｉｓＶｏｕｔｓａｓによって発明さ
れ、本願と同一の譲受人に譲渡される、''Ｐｏｌｙｃｒ
ｙｓｔａｌｌｉｎｅＳｉｌｉｃｏｎｆｒｏｍｔｈ
ｅＣｒｙｓｔａｌｌｉｚａｔｉｏｎｏｆＭｉｃｒ
ｏｃｒｙｓｔａｌｌｉｎｅＳｉｌｉｃｏｎａｎｄＭ
ｅｔｈｏｄｆｏｒＳａｍｅ''という名称の、同時係
属出願の米国特許シリアル番号第０８／８１２，５８０
号（１９９７年３月７日出願、代理人事件整理番号Ｎ
ｏ．ＳＭＴ１８７）に示されている。この特許出願は、
マイクロクリスタライトが埋め込まれた非晶質膜を使用
して多結晶シリコンを形成することを開示している。多
結晶シリコンは、より均一な分布の結晶構造を有し、か
つ、より大きな結晶粒子を有する。しかし、この発明
は、金属誘導型結晶化膜の品質を向上しかつコストを低
減するという主題に焦点を当てていない。

【００１３】非晶質シリコンでの急速昇温アニーリング
ニッケルシリサイドの方法は、前川真司によって発明さ
れ、本願と同一の譲受人に譲渡される、''Ｔｈｉｎ−Ｆ
ｉｌｍＴｒａｎｓｉｓｔｏｒＰｏｌｙｃｒｙｓｔａ
ｌｌｉｎｅＦｉｌｍＴｈｒｏｕｇｈＮｉｃｋｅｌ
Ｉｎｄｕｃｅｄ，ＲａｐｉｄＴｈｅｒｍａｌＡｎ
ｎｅａｌｉｎｇａｎｄＭｅｔｈｏｄｆｏｒＳａ
ｍｅ''という名称の、同時係属出願の米国特許シリアル
番号第８７９３８６号（１９９７年６月２０日出願、代
理人事件整理番号Ｎｏ．ＳＭＴ２５８）に示されてい
る。この特許出願は、ＲＴＡプロセスを使用して多結晶
の品質を向上し、かつ、アニーリング時間を短縮するこ
とを開示している。しかし、この発明は、トランジスタ
のチャネル領域にニッケルが侵入するのを防ぐために、
シリコン上にニッケルを選択的に蒸着する方法を開示し
ていない。

【００１４】

【課題を解決するための手段】低い漏れ電流を有する薄
膜トランジスタの形成において、本発明による非晶質膜
を結晶化する方法は、ａ）第１の厚さを有する非晶質膜
の層を堆積するステップと、ｂ）非晶質膜の選択領域上
に、選択領域と接触するように、第２の厚さを有する連
続遷移金属膜の層を堆積するステップと、ｃ）連続遷移
金属膜の下の非晶質膜の選択領域が消耗されて、遷移金
属半導体化合物の連続膜を形成するように、ステップ
ａ）において堆積された非晶質膜およびステップｂ）に
おいて堆積された連続遷移金属膜をアニーリングするス
テップと、ｄ）アニーリングを行って、非晶質膜を少な
くとも部分的に多結晶膜に変換し、それにより、遷移金
属の選択的配置（ｓｅｌｅｃｔｉｖｅｐｌａｃｅｍｅ
ｎｔ）が結晶化成長面を制御する、アニーリングステッ
プとを含み、そのことにより上記目的が達成される。

【００１５】非晶質膜は、シリコン、ゲルマニウム、お
よびシリコン−ゲルマニウム合金からなる群より選択さ
れてもよい。

【００１６】遷移金属は、ニッケル、コバルト、パラジ
ウム、およびプラチナからなる群より選択されてもよ
い。

【００１７】非晶質膜はシリコンであり、ステップｂ）
は、１４〜６１Åの範囲内の第２の厚さの連続遷移金属
膜を堆積するステップを含み、それにより、遷移金属膜
の厚さが、遷移金属半導体化合物からなる連続膜の形成
に寄与してもよい。

【００１８】ステップｂ）は、約３０Åである第２の厚
さを有する連続遷移金属膜を堆積するステップを含んで
もよい。

【００１９】ステップｂ）は、１〜５０平方ミクロンの
範囲内の表面積を有する各非晶質膜選択領域を含んでも
よい。

【００２０】連続遷移金属膜はニッケルであり、ステッ
プｃ）は、約３０秒未満の間、２５０〜５５０℃の範囲
内の温度でアニーリングを行うステップを含んでもよ
い。

【００２１】ステップｃ）は、１０〜１００μΩｃｍの
範囲内の抵抗率を有する遷移金属半導体化合物膜を含ん
でもよい。

【００２２】非晶質膜はシリコンであり、ステップｄ）
は、１ナノ秒〜１００００秒の範囲内の時間、５５０〜
１４００℃の範囲内の平均温度で、アニーリングを行
い、それにより連続遷移金属半導体化合物膜は、非晶質
膜の結晶化を助長してもよい。

【００２３】透明基板が提供され、透明基板はガラスお
よび石英からなる群より選択され、ステップａ）は透明
基板上に非晶質膜を堆積するステップを含み、それによ
り、薄膜トランジスタが液晶ディスプレイ（ＬＣＤ）に
おける使用に適してもよい。

【００２４】透明基板がガラスであり、上記方法は、ス
テップｄ）の前に、ｅ）非晶質膜を４００〜５００℃の
範囲内の温度で予熱するステップと、ｆ）ステップｅ）
の予熱温度からステップｄ）のアニーリング温度へと、
毎秒１０℃を超える率で温度を上昇させるステップであ
って、それにより、上昇時間の間に最小結晶成長が行わ
れる、ステップとを含んでもよい。

【００２５】ステップｆ）は毎秒５０℃を超える温度上
昇率を含んでもよい。

【００２６】上記方法は、ステップｂ）の前に、ｇ）非
晶質膜上に層間絶縁膜を堆積するステップと、ｈ）層間
絶縁膜をパターニングして、層間絶縁膜を貫通し、ステ
ップｂ）において非晶質膜の選択領域上に連続遷移金属
膜が堆積されるように非晶質膜にアクセスし、かつ、非
晶質膜選択領域の位置およびサイズを規定するコンタク
トホールを形成するステップとをさらに含んでもよい。

【００２７】ステップｂ）は、スパッタリングおよび電
子ビーム蒸着からなる群より選択される方法で、非晶質
膜の選択領域上に連続遷移金属膜を共形的に堆積するス
テップを含んでもよい。

【００２８】連続遷移金属膜はスパッタリングにより堆
積され、ステップｂ）は、非晶質膜を２５０〜４００℃
の範囲内の温度に加熱するステップを含み、それによ
り、非晶質膜選択領域上の遷移金属の移動度が遷移金属
膜の連続性を向上させてもよい。

【００２９】上記方法は、ステップａ）に続いて、ｉ）
ステップａ）において堆積された非晶質膜の選択領域を
エッチングするステップと、ｊ）ステップｉ）のエッチ
ングによって除去されなかった非晶質膜の表面上に酸化
膜を堆積して、ゲート酸化層を形成するステップとをさ
らに含んでもよい。

【００３０】上記方法は、多結晶シリコン、高融点金
属、およびポリサイドからなる群より選択された半導体
材料が提供され、ステップｊ）に続いて、ｋ）ゲート酸
化物層の表面上に半導体材料膜を堆積して、ゲートを形
成するステップを含んでもよい。

【００３１】上記方法は、ステップｋ）に続いて、ｌ）
非晶質膜にドーピング不純物を注入してソース／ドレイ
ン領域を形成するステップであって、ドーピング不純物
は、リン、砒素、およびボロンからなる群より選択され
る、注入ステップ、を含んでもよい。

【００３２】ステップｄ）は、タングステン−ハロゲン
ランプ、Ｘｅアークランプ、エキシマレーザ熱源、およ
び抵抗性加熱炉でアニーリングをおこなうステップを含
んでもよい。

【００３３】本発明による薄膜トランジスタ（ＴＦＴ）
は、透明基板と、透明基板上の連続遷移金属半導体化合
物膜であって、第１の厚さを有する非晶質膜の選択領域
上に第２の厚さを有する連続遷移金属膜を堆積して、そ
して、第１のアニーリングを行うことにより形成され
る、連続遷移金属半導体化合物膜と、透明基板上にあ
り、かつ、連続遷移金属半導体化合物膜に接触している
ＴＦＴ多結晶半導体膜であって、非晶質膜選択領域に接
触している連続遷移金属半導体化合物膜をアニーリング
する第２のステップから形成され、それにより、非晶質
膜の選択領域内に連続遷移金属半導体化合物を含むこと
により、結晶化成長面が制御される、ＴＦＴ多結晶半導
体膜とを含み、そのことにより上記目的が達成される。

【００３４】非晶質膜は、シリコン、ゲルマニウム、お
よびシリコン−ゲルマニウム合金からなる群より選択さ
れてもよい。

【００３５】遷移金属は、ニッケル、コバルト、パラジ
ウム、およびプラチナからなる群より選択されてもよ
い。

【００３６】非晶質膜上に層間絶縁膜が堆積され、層間
絶縁膜は、非晶質膜選択領域にアクセスするように層間
絶縁膜を貫通するコンタクトホールが形成されるように
パターニングされ、非晶質膜選択領域の位置およびサイ
ズを規定してもよい。

【００３７】連続遷移金属膜を堆積する方法は、スパッ
タリングおよび電子ビーム蒸着からなる群より選択され
てもよい。

【００３８】非晶質膜はシリコンであり、連続遷移金属
膜の第２の厚さは１４〜６１Åの範囲内の厚さであり、
それにより、連続遷移金属半導体化合物膜は第１のアニ
ーリングステップの後に形成されてもよい。

【００３９】連続遷移金属膜の第２の厚さは約３０Åで
あってもよい。

【００４０】非晶質膜選択領域の各々は、１〜５０平方
ミクロンの範囲内の表面積を有してもよい。

【００４１】連続遷移金属膜はニッケルであり、第１の
アニーリングステップは、約３０秒未満の間、２５０〜
５５０℃の範囲内の温度で行われ、それにより連続ニッ
ケル半導体化合物膜が形成されてもよい。

【００４２】連続遷移金属半導体化合物膜は、１０〜１
００μΩｃｍの範囲内の抵抗率を有してもよい。

【００４３】非晶質膜はシリコンであり、第２のアニー
リングステップは、１ナノ秒〜１００００秒の範囲内の
時間、５５０〜１４００℃の範囲内の平均温度で行わ
れ、それによりアニーリングプロセスが、多結晶膜内
の、トランジスタ漏れ電流を劣化させる遷移金属エンク
レーブの数を最小化してもよい。

【００４４】透明基板はガラスであり、非晶質膜および
連続遷移金属膜は、第２の急速熱アニーリングステップ
の前に、４００〜５００℃の範囲内の温度で予熱され、
温度は予熱温度から第２のアニーリングの温度へと毎秒
１０℃を超える率で上昇され、それにより、上昇時間内
に最小結晶成長が行われてもよい。

【００４５】温度上昇率は毎秒５０℃を超えてもよい。

【００４６】非晶質膜のアニーリングは、タングステン
−ハロゲンランプ、Ｘｅアークランプ、エキシマレー
ザ、および抵抗性加熱炉を用いるステップを含んでもよ
い。

【００４７】本発明による非晶質膜を結晶化する方法
は、ａ）約５００Åの厚さを有する非晶質膜の層を堆積
するステップと、ｂ）約５平方ミクロンの表面積を有す
る非晶質膜の選択領域に接触する、約３０Åの厚さを有
する連続遷移金属膜を堆積するステップと、ｃ）ステッ
プａ）において堆積された非晶質膜およびステップｂ）
において堆積された連続遷移金属膜を２５０〜５５０℃
の範囲内の温度でアニーリングして、連続遷移金属膜に
接触する非晶質膜の選択領域が消耗されて、遷移金属半
導体化合物の連続膜が形成される、ステップと、ｄ）約
７３０℃の温度でアニーリングを行って、少なくとも部
分的に非晶質膜を多結晶膜に変化させ、それにより、連
続遷移金属半導体化合物膜が、制御された成長面に沿っ
た結晶化を助長する、アニーリングステップとを含み、
そのことにより上記目的が達成される。

【００４８】非晶質膜はシリコンであり、遷移金属はニ
ッケルであってもよい。

【００４９】非晶質シリコンをアニーリングして、１０
０ｃｍ²／Ｖｓを超える電子移動度を有する多結晶ＴＦ
Ｔトランジスタをガラス基板上に形成する方法が発見さ
れれば有利である。

【００５０】サリサイドプロセスを用いて、高い電子移
動度を有しかつ漏れ電流が低いＴＦＴに適した高品質の
多結晶膜を製造する方法が発見されれば有利である。

【００５１】シリサイド金属をソース／ドレイン領域の
所定の領域内に配置して、トランジスタのチャネル領域
内へのシリサイドの侵入を最小化する方法が発見されれ
ば有利である。

【００５２】チャネル領域を汚染することなく高品質の
結晶膜を形成することを助長するように遷移金属の厚さ
および連続性が決定されれば有利である。

【００５３】したがって、非晶質膜を結晶化する方法で
あって、ａ）約５００Åの厚さを有する非晶質膜の層を堆積する
ステップと、ｂ）約５平方ミクロンの表面積を有する非晶質膜の選択
領域に接触する、約３０Åの厚さを有する連続遷移金属
膜を堆積するステップと、ｃ）ステップａ）において堆積された非晶質膜およびス
テップｂ）において堆積された連続遷移金属膜を２５０
〜５５０℃の範囲内の温度でアニーリングして、連続遷
移金属膜に接触する非晶質膜の選択領域が消耗されて、
連続遷移金属半導体化合物の膜が形成される、ステップ
と、ｄ）約７３０℃の温度でアニーリングを行って、少なく
とも部分的に非晶質膜を多結晶膜に変換し、それによ
り、連続遷移金属半導体化合物の膜が、制御された成長
面に沿った結晶化を助ける、アニーリングステップと、
を含む方法が提供される。好適には非晶質膜はシリコン
であり遷移金属はニッケルである。

【００５４】本発明のより狭められた焦点は、漏れ電流
の低い薄膜トランジスタを形成することに集中され、非
晶質膜を結晶化する方法であって、ａ）第１の厚さを有する非晶質膜の層を堆積するステッ
プと、ｂ）非晶質膜の選択領域上に、選択領域と接触するよう
に、第２の厚さを有する連続遷移金属膜を堆積するステ
ップと、ｃ）連続遷移金属膜の下の非晶質膜の選択領域が消耗さ
れて、遷移金属半導体化合物の連続膜を形成するよう
に、ステップａ）において堆積された非晶質膜およびス
テップｂ）において堆積された連続遷移金属膜をアニー
リングするステップと、ｄ）アニーリングを行って、非晶質膜を少なくとも部分
的に多結晶膜に変換し、それにより、遷移金属の選択的
配置が結晶化成長面を制御する、アニーリングステップ
と、を含む方法を提供する。

【００５５】また、薄膜トランジスタ（ＴＦＴ）であっ
て、透明基板と、透明基板上の連続遷移金属半導体化合
物膜であって、第１の厚さを有する非晶質膜の選択領域
上に第２の厚さを有する連続遷移金属膜を堆積して、そ
して、第１のアニーリングを行うことにより形成され
る、連続遷移金属半導体化合物膜とを含む薄膜トランジ
スタが提供される。連続遷移金属膜の堆積後、第１のア
ニーリングが行われ、連続遷移金属半導体化合物膜が形
成される。上記薄膜トランジスタはまた、透明基板上に
あり、かつ、連続遷移金属半導体化合物膜に接触してい
るＴＦＴ多結晶半導体膜を含む。この多結晶膜は、非晶
質膜選択領域に接触している連続遷移金属半導体化合物
膜をアニーリングする第２のステップから形成される。
非晶質膜の選択領域内に連続遷移金属半導体化合物を含
むことにより、結晶化成長面が制御される。この様態
で、結晶化プロセスを助けるためにニッケルシリサイド
が使用されるが、ニッケルシリサイドエンクレーブが、
ゲート酸化物層の下のチャネル領域から排除される。

【００５６】本発明の一局面において、トランジスタの
製造において層間絶縁膜が非晶質膜上に蒸着される。層
間絶縁膜は、非晶質膜選択領域にアクセスする層間絶縁
膜を貫通するコンタクトホールを形成するようにパター
ニングされる。この様態で、非晶質膜選択領域の位置お
よびサイズが規定され、遷移金属半導体化合物膜の形成
が制御される。

【００５７】

【発明の実施の形態】図１〜図３ｂは非晶質膜を完全に
結晶化させる選択的シリサイド方法における段階を示
す。図１は、約５００Åの厚さ１２を有する非晶質膜１
０からなる堆積層の部分断面図である。また、約３０Å
の厚さ１６を有する、遷移金属からなる連続する膜が堆
積されている。連続する遷移金属膜１４は、非晶質膜１
０の選択領域１８に接触している。

【００５８】本明細書中で規定される連続する遷移金属
膜は、互いに近接する金属原子、または金属原子の密集
を指し、かつ、その金属膜一面に亘る電気伝導率に直接
関係する。抵抗の低い遷移金属膜は連続するとみなされ
る。金属膜の連続性は、金属原子を堆積する方法に依存
する。室温非晶質膜上への電子ビーム蒸着は、連続的な
遷移金属膜を形成する方法である。スパッタリングも用
いられるが、非晶質膜を２５０〜４００℃の範囲内の温
度にまで加熱して、金属原子の非晶質膜表面上への移動
を促す必要がある。非連続性の金属膜において、金属原
子は独立した粒を形成する傾向にあり、その結果、金属
膜一面に亘る電気抵抗は脆弱になる。膜の連続性はま
た、遷移金属膜の厚さに関係する。堆積された金属原子
が非晶質膜表面上に自由に移動する場合であっても、連
続的な遷移金属膜を形成するために、十分な厚さの金属
が必要である。

【００５９】図２ａは、非晶質膜１０および連続遷移金
属膜１４を２５０〜５５０℃の範囲内の温度でアニール
した後の、図１の部分断面図である。好適な実施形態に
おいて、非晶質膜１０は、ニッケルである連続遷移膜１
４と共にアニールされる。連続遷移金属膜１４に接触し
ている非晶質膜選択領域１８が消耗されて、遷移金属半
導体化合物膜２０からなる連続膜を形成する。アニーリ
ングの後、アニーリングプロセスによって変形されなか
った余分な遷移金属膜１４が除去される。

【００６０】図２ｂは、図２ａに示した選択領域１８の
上面図である。選択領域１８（図１参照）の実質的に方
形の表面領域２１は、約５平方ミクロンに規定される。
あるいは、表面領域２１は実質的に円形、矩形、または
任意の不規則な形状を有する（図示せず）。本発明のい
くつかの局面において、複数の選択領域１８は、非晶質
膜１０の表面上に配置される（図示せず）。さらに、い
くつかの発明の局面において、非晶質膜１０の選択領域
１８は、非晶質膜１０の下に配置される（図示せず）。
この形態において、連続遷移金属膜１４は、非晶質膜１
０を堆積する前に、選択領域１８に一致し、かつ、位置
合わせされるようにパターニングされる。

【００６１】図２ｃは、図２ａの連続遷移金属半導体化
合物２０の、分子レベルでの図である。図１の連続遷移
金属膜１４は、実質的に連続する遷移金属半導体化合物
膜２０がアニーリングの後に形成されるように付与され
る。連続膜２０は、遷移金属半導体粒子２２の緊密なグ
ループ化により表される。つまり、遷移金属半導体粒子
２２は、非反応性非晶質物質１０の原子によって分離さ
れない。

【００６２】本明細書中で規定される連続遷移金属半導
体化合物膜は、図２ｃの粒子２２によって示される、遷
移金属半導体化合物粒子の近接を指す。遷移金属半導体
化合物は、アニーリングの後に非晶質膜および遷移金属
から形成された化合物である。これらの化合物のいくつ
かの例として、ニッケルシリサイドおよびコバルトシリ
サイドが挙げられる。連続遷移金属半導体化合物膜は、
膜一面に亘って一様に低い抵抗性を有する。図１の説明
に続いて上で規定したように、連続遷移金属半導体化合
物膜は、１０〜１００μΩｃｍの範囲内の抵抗率を有
し、かつ、遷移金属膜の連続膜から形成される。しか
し、十分な厚さの連続遷移金属膜のみが、連続遷移金属
半導体化合物膜へとアニーリングされる。つまり、非常
に薄い連続遷移金属膜は、連続遷移金属半導体化合物膜
へとアニーリングされない。以下に、図７を参照して遷
移膜の厚さの役割を説明する。

【００６３】図３ａは、図２ａの部分断面図の後に行わ
れる、約７３０℃の温度での（第２の）アニーリング後
の状態を示す部分断面図である。温度の選択は、ガラス
基板の存在、および、非晶質膜１０がＴＦＴへと加工さ
れる際の自発核形成についての問題によって制限され
る。例えば、約７５０℃の急速昇温アニーリング温度に
耐え得るコーニング１７３７ガラスが、このプロセスに
適している。非晶質膜１０は、少なくとも部分的に多結
晶膜２４に変換される。本発明の好適な局面において、
非晶質膜１０はシリコンであり、連続遷移金属膜１４は
ニッケルであり、連続遷移金属半導体膜２０はニッケル
シリサイドである。ニッケルシリサイド２０は、ニッケ
ルモノシリサイド、ニッケルジシリサイド、およびニッ
ケルモノシリサイドおよびジシリサイドの混合物を意味
すると理解される。

【００６４】図３ｂは、図３ａの多結晶膜２４の均一な
成長面２６を示す。理論による限定を意図するのではな
いが、連続遷移金属半導体化合物膜２０は、制御された
成長面に沿った結晶化を助けると考えられている。成長
表面は、連続遷移金属膜１４の選択的配置により、遷移
金属半導体粒子２２（図２ｃ参照）が多結晶膜２４の感
度の高い領域に移動するリスクを最小化するように制御
される。成長面はまた、遷移金属半導体粒子２２の連続
する層が、一定の横方向成長速度での非繊維性の（ｎｏ
ｎ−ｆｉｂｒｏｕｓ）結晶成長を促進するように制御さ
れる。

【００６５】ニッケルまたは他の金属を用いてシリコン
等の非晶質膜の結晶化を助長することは公知である。金
属によって助長された結晶化は、より低いアニーリング
温度の使用を可能にし、その上でＴＦＴにおいて使用す
るためにシリコン膜がアニールされるガラスＬＣＤ基板
の変形の可能性が制限される。同時に、金属の使用によ
り、アニーリング時間が短縮され、生産性が向上する。
非晶質シリコンでの急速昇温アニーリングニッケルシリ
サイドの方法は、前川真司によって発明され、''Ｔｈｉ
ｎ−ＦｉｌｍＴｒａｎｓｉｓｔｏｒＰｏｌｙｃｒｙ
ｓｔａｌｌｉｎｅＦｉｌｍＴｈｒｏｕｇｈＮｉｃ
ｋｅｌＩｎｄｕｃｅｄ，ＲａｐｉｄＴｈｅｒｍａｌ
ＡｎｎｅａｌｉｎｇａｎｄＭｅｔｈｏｄｆｏｒ
Ｓａｍｅ''という名称の、同時係属出願の米国特許シ
リアル番号第８７９３８６号（１９９７年６月２０日出
願）に示されている。上記特許出願は、ＲＴＡプロセス
を使用して結晶膜の品質を向上し、かつ、アニーリング
時間を大幅に短縮することを開示している。この上記特
許出願を、本願明細書中で参考として援用する。本発明
の方法は、非晶質物質膜を結晶膜へと変えるために、上
記特許出願に開示された温度よりもかなり高いアニーリ
ング温度が有用であると認める。本願はまた、連続シリ
サイド膜が、結晶化プロセスにおける横方向成長の促進
を助長することを認識する。

【００６６】図４〜図６は、トランジスタの製造におけ
るサリサイドプロセス（従来技術）を示す。図４は、非
晶質シリコン基板３２、ゲート酸化物３４、およびゲー
ト３６を含むトランジスタ３０の製造中の部分断面図で
ある。トランジスタ３０が金属３８の層で覆われている
様子が図示されている。通常、サリサイド、すなわち自
己整合（ｓｅｌｆ−ａｌｉｇｎｉｎｇ）シリサイドプロ
セスを行って、この後堆積される金属レベル（図示せ
ず）との相互接続のために、ソース／ドレイン領域３９
上に低抵抗コンタクト領域を形成する。

【００６７】図５ａは、アニーリングプロセスを行っ
て、シリコン基板３２上にシリサイド膜４０を形成した
後の、トランジスタ３０の部分断面図である。アニーリ
ングの後、余分な金属３８、またはシリコン層３２とア
ニールされなかった金属３８が、エッチングにより除去
される。通常、金属３８はゲート３６、ゲート酸化物３
４、または周囲の誘電体材料（図示せず）と反応しな
い。

【００６８】ＩＣ産業は、ニッケル等の核形成材料を用
いて、低抵抗コンタクト表面を単結晶基板上に形成す
る。これらの基板は、ドーピング不純物を加えた後のソ
ース／ドレイン領域等の非晶質である場合であっても、
単結晶シリコンへとアニールされる。ガラスＬＣＤ基板
を保護することなく、シリコンをアニールするために約
１０００℃の高いアニーリング温度を使用し得る。通
常、シリサイド金属は、数百オングストロームの厚さを
有する層として堆積される。しかし、シリコンを結晶化
する目的でシリサイドを使用する従来技術のプロセス
は、通常、比較的薄い金属の膜３８に適用される。さら
に、これらの金属膜はまた、図１の説明に続いて上で規
定したように非連続である。つまり、非連続金属膜は、
導電率が低い。ゆるく固められた（ｌｏｏｓｅｌｙｃ
ｏｎｓｏｌｉｄａｔｅｄ）シリサイド粒子は、均一な横
方向成長とは反対に、繊維状結晶成長を促進する。

【００６９】図５ｂは、図５ａのシリサイド膜４０を分
子レベルで示す。アニーリングの後、シリサイド粒子４
２は密に集合されていない。つまり、シリサイド粒子４
２は、シリサイド層４０のエレメントとして含まれる非
晶質シリコン３２の分子によって分離される。導電性シ
リサイド粒子４２の密度は、シリサイド層４０のシート
抵抗に関係し、このシート抵抗として測定される。シリ
サイド膜４０は、非連続であり、約１０００μΩｃｍの
抵抗を有する。

【００７０】図６ａは、非晶質シリコンソース／ドレイ
ン領域３９を多結晶シリコンソース／ドレイン領域４４
へと変換する第２のアニーリングステップの後の、トラ
ンジスタ３０の部分断面図である。シリサイド粒子４６
が、トランジスタ３０のチャネル領域内の多結晶層４４
に埋め込まれている。チャネル領域内のシリサイド粒子
４６は、漏れ電流を劣化させる。少なくともいくつかの
シリサイド粒子４６は、シリサイド層４０を感度の高い
チャネル領域の極めて近くに配置した結果である。

【００７１】図６ｂは、アニーリング後の、図５ｂのト
ランジスタ３０のシリサイド膜４０を示す。まばらに集
合されたシリサイド粒子４２が、シリサイドエッジ型粒
子結晶粒界４７と共に形成する。いくつかのシリサイド
粒子４２は、粒界領域４７にのみ、または、粒界領域４
７のある部分にシリサイドを有する。参照符号４８によ
って示される異方性の結晶成長は、低密度のシリサイド
分子４２の結果得られる。低温金属助成型アニーリング
に関する異方性結晶成長は、約１００Åの幅での、＜１
１１＞配向の一次成長方向を有する繊維の特徴を帯びて
いる。これらの比較的長い成長繊維は、図６ａに示すシ
リサイド粒子４６のエンクレーブを閉じこめる不均一な
成長面を生成する。さらに、非晶質シリコンのエンクレ
ーブもまた閉じこめられる。したがって、多結晶膜４４
は、高い漏れ電流および低い電子移動度を有する。

【００７２】本発明は、遷移金属の配置を制御すること
により、シリコン膜内のシリサイドの領域を制限し得る
ことを認識する。この様態で、シリサイドに関する結晶
化の横方向成長面は、方向付けられていると認められ
る。ポリシリコンの製造においてニッケルシリサイドエ
ンクレーブが発生しない場合であっても、これらのエン
クレーブはトランジスタの感度の高い領域において形成
されそうにない。本発明は、ゲートの下のチャネル領域
内のニッケルシリサイドの量を制限することにより、サ
リサイドプロセスで形成されたトランジスタに関連する
主要な問題を解決する。

【００７３】本発明はまた、ニッケル等のトランジスタ
金属膜の補助下で形成された結晶の特性を扱うことによ
り、シリサイドプロセスを向上する。理論による限定を
意図するのではないが、ニッケルシリサイドの連続層
は、結晶化の間に均一な横方向成長面を形成し、その結
果、より良質の結晶化された膜が得られる。つまり、通
常のニッケル助長型多結晶形成に関連する異方性繊維性
成長と比較して、結晶化成長面は比較的平坦であり、全
方向に一定の速度で成長する。均一な横方向成長結晶膜
から形成されたトランジスタは、高い電子移動度および
素早い反応時間を有する。図６ｂに示すように、シリサ
イドの連続層は繊維性の異方性結晶成長を阻害する。成
長面に沿った結晶化は異方性がより低く、繊維が横方向
成長面から突出している数はより少ない。よりランダム
な結晶学的配向の結果、より均一な横方向成長速度が得
られる。このような膜から形成されたＴＦＴは、低い漏
れ電流特性に加えて、高い電子移動度を有する。非連続
遷移金属膜は、十分な厚さを有する連続膜よりも高い、
数オーダーのシート抵抗を有する。

【００７４】図７は、２つの異なる厚さの堆積されたニ
ッケル膜についての、連続シリサイド膜のシート抵抗と
アニーリング温度との関係を示すグラフである。低いシ
ート抵抗は、本発明によって意図されるシリサイド膜の
連続層を示す。約４７０℃よりも低い温度でニッケルを
アニーリングすることにより、第１のアニーリングステ
ップの後に、ニッケルモノシリサイドを形成する。４７
０℃を越える温度でニッケルをアニーリングすることに
より、ニッケルジシリサイドを形成する。第１のアニー
リングステップの間に形成されたシリサイドのタイプに
関わらず、シリサイドは、第２のアニーリングステップ
の間にジシリサイド相をとる。ジシリサイドは、非晶質
シリコンを結晶化するために使用される、より高いアニ
ーリング温度に応答して形成される。約１５Åの金属厚
で、得られたモノシリサイド膜は連続的であり、良好な
導電率を有する。しかし、ジシリサイドが形成される場
合、導電率は著しく低下し、ジシリサイドは非連続であ
ることを示す。堆積されたニッケルの厚さが薄いと、本
発明が必要とする連続ニッケルシリサイド膜を形成でき
ない。５８Åのニッケル膜厚で、モノシリサイド膜のシ
ート抵抗は約２０Ω／ｓｑであり、ジシリサイド相は約
８０Ω／ｓｑである。したがって、５８Åというニッケ
ル膜の厚さは、アニール処理の後に連続シリサイド膜を
形成するのに十分な厚さである。５８Åよりも厚いニッ
ケル膜はまた、低抵抗シリサイド膜をサポートするが、
より多い量のニッケルシリサイドの使用は、高い漏れ電
流を生成する結晶化した膜内のニッケルシリサイドエン
クレーブとの関係で調節する必要がある。最適ニッケル
厚は、約３０Åである。正確な最適値は、材料、アニー
リング温度、シリサイドに変換された非晶質膜の選択領
域の形状および数、ならびに、堆積された遷移金属膜内
の金属原子の正確な密度等の多くの要因に依存する。

【００７５】図８〜図１３は、アニーリングプロセス中
の結晶成長面を制御するためにニッケルが非晶質シリコ
ン膜の選択領域上に堆積された、完全な薄膜トランジス
タを形成する方法における段階を示す。図８は、製造中
のＴＦＴ５０の部分断面図である。ＴＦＴ５０は、透明
基板５２を含む。透明基板５２は通常ガラスである。よ
り壊れやすいが、ガラスは安価である。あるいは、基板
５２は石英である。通常、透明基板５２はバリヤ層５４
で覆われる。バリヤ層５４は、酸化ケイ素、窒化ケイ
素、および酸化ケイ素と窒化ケイ素とを組み合わせたも
のからなる群より選択される。本発明のいくつかの局面
において、バリヤ層５４は、４０００Åの厚さを有する
ＴＥＯＳ酸化物である。非晶質膜５６は、透明基板５２
上に堆積される。非晶質膜５６は、シリコン、ゲルマニ
ウム、およびシリコン−ゲルマニウム合金からなる群よ
り選択される。

【００７６】図９は、非晶質膜５６をパターニングして
ソース／ドレイン領域を形成した後の、ＴＦＴ５０の部
分断面図である。酸化物層５８は、非晶質膜５６上に堆
積される。

【００７７】図１０は、酸化物５８上にゲート５９を形
成した後の、ＴＦＴ５０の部分断面図である。ゲート５
９は、多結晶シリコン、高融点金属、およびポリサイド
からなる群より選択された半導体材料膜である。しか
し、他の従来の半導体材料が適している。非晶質膜５６
にはまた、ドーピング不純物を注入してソース／ドレイ
ン領域を形成する。ドーピング不純物は、リン、砒素、
およびボロンからなる群より選択される。他のドーピン
グ材料も適している。

【００７８】図１１は、非晶質膜５６上に層間絶縁膜６
０を堆積した後の、ＴＦＴ５０の部分断面図である。層
間絶縁膜６０は、非晶質膜選択領域６４にアクセスし、
かつ、非晶質膜選択流域６４の位置およびサイズを規定
する、層間絶縁膜６０を貫通するコンタクトホール６２
を形成するようにパターニングされる。通常、コンタク
トホールは、同時にゲート５９に形成される。連続遷移
金属膜６６は、非晶質膜５６の選択領域６４上に堆積さ
れる。図２ｂを参照して上で説明したように、各選択領
域６４は表面積２１と同様の表面積を有する。各選択領
域６４は、１〜５０平方ミクロンの範囲内の表面積を有
する。選択領域６４は、ＩＣ産業の標準的なリソグラフ
ィー技術に対応する表面積を有し、かつ、これらの技術
の精度の向上の結果、より小さな表面積となる。

【００７９】連続遷移金属膜６６を堆積する方法は、ス
パッタリングおよび電子ビーム蒸着からなる群より選択
される。電子ビーム蒸着は、室温で、非晶質膜５６で、
連続遷移金属膜６６を形成する。しかし、スパッタリン
グが使用される場合、非晶質膜５６を２５０〜４００℃
の範囲内の温度に加熱する必要がある。非晶質膜５６上
のトランジスタ金属の移動度が増加すると、遷移金属膜
６６の連続性が向上する。連続遷移金属膜６６は、ニッ
ケル、コバルト、パラジウム、およびプラチナからなる
群より選択される。ニッケルおよびコバルトのジシリサ
イドとポリシリコンとの間の不整合は非常に小さいの
で、これらは特に有用であると考えられる。しかし、非
晶質物質の結晶への核形成を促進する他の金属が使用可
能である。非晶質膜５６は第１の厚さ６８を有し、連続
遷移金属膜６６は第２の厚さ７０を有する。

【００８０】図１２は、第１のアニーリングを行なっ
て、非晶質膜５６の選択領域６４上に連続遷移金属膜６
６を堆積したものから、連続遷移金属半導体化合物膜７
２を形成した後の、ＴＦＴ５０の部分断面図である。本
発明のある局面において、第２の厚さ７０（図１１）は
１４〜６１Åの範囲内にあり、第１のアニーリングステ
ップ後に連続遷移金属半導体化合物膜７２を形成する。
好適には、第２の厚さ７０は約３０Åであり、第１の厚
さ６８（図１１参照）は５００Åであり、それにより、
形成される薄いトランジスタの活性領域は、高い電子移
動度および小さな漏れ電流を有する。本発明のある局面
において、連続トランジスタ金属膜６６はニッケルであ
る。その後、第１のアニーリングステップが２５０〜５
５０℃の範囲内の温度で３０秒未満の間行われ、それに
より、連続ニッケルシリサイド膜７２が形成される。非
晶質膜５６上の連続遷移金属膜６６の制御された配置が
汚染の問題を低減するが、短期間および低温度のアニー
リングプロセスが、遷移金属６６の汚染を最小化する。
連続遷移金属半導体化合物膜７２は１０〜１００μΩｃ
ｍの範囲内の抵抗率を有する。正確な抵抗率は、いくつ
かの要素として、アニールされる材料、金属原子の密
度、および連続遷移金属膜６６の厚さに依存する。

【００８１】図１３は、非晶質膜選択領域６４に接触し
た、連続遷移金属半導体化合物膜７２をアニーリングす
る第２のステップを行なって、ＴＦＴ多結晶半導体膜７
４を形成した、ＴＦＴ５０の部分断面図である。多結晶
膜７４は、透明基板５４上に配置され、連続遷移金属半
導体化合物膜７２に接触している。非晶質膜５６の選択
領域６４に連続遷移金属膜６６を含むことは、結晶成長
面を制御する。また、金属レベル７６がコンタクトホー
ル６２を埋めて、ＴＦＴ５０の最終的なソース／ドレイ
ンおよびゲート領域と接続することが示されている。金
属レベル７６は、ＴＦＴ５０の他の部分または他の後続
の堆積された金属レベルあるいは半導体領域（図示せ
ず）への接触を形成する準備として、パターニングされ
ることが示される。

【００８２】あるいは、ＴＦＴ５０は、選択領域６４
（図示せず）と位置合わせしてパターニングされた連続
遷移金属膜６６上にこの膜６６と接触するように堆積さ
れた非晶質膜選択領域６４と共に製造される。この後、
膜５６および６６は上で説明したのと同様の方法でアニ
ーリングされる。それから、ボトムゲートＴＦＴは、実
質的に上述の製造方法の逆である、本発明のアニーリン
グ方法を用いて製造される。

【００８３】本発明のある局面において、非晶質膜５６
はシリコンであり、第２のアニーリングステップは、５
５０〜１４００℃の範囲内の平均温度で、１ナノ秒（ｎ
ｓ）〜１０，０００秒の範囲内の時間行われる。本発明
のプロセスは、多結晶シリコン内の、トランジスタ５０
の漏れ電流を劣化させる遷移金属半導体エンクレーブの
数を最小化する。この様態で、連続遷移金属半導体化合
物膜７２は、非晶質膜の結晶化を助ける。

【００８４】本発明によって製造された多結晶膜７４の
品質は、前川真司によって発明された、''Ｔｈｉｎ−Ｆ
ｉｌｍＴｒａｎｓｉｓｔｏｒＰｏｌｙｃｒｙｓｔａ
ｌｌｉｎｅＦｉｌｍＴｈｒｏｕｇｈＮｉｃｋｅｌ
Ｉｎｄｕｃｅｄ，ＲａｐｉｄＴｈｅｒｍａｌＡ
ｎｎｅａｌｉｎｇａｎｄＭｅｔｈｏｄｆｏｒＳａ
ｍｅ''という名称の、同時係属出願の米国特許シリアル
番号第８７９３８６号（１９９７年６月２０日出願）の
急速昇温アニーリング方法を含むことによりさらに向上
される。なお、この文献は本願明細書中にすでに参考と
して援用されている。高速アニーリング時間は、急速昇
温アニーリングを用いて非晶質膜５６を結晶化すること
の別の利点である。図１４は、温度の変動に対する、ニ
ッケル誘導結晶化の横方向成長速度を示す。図１４は、
アニーリング時間および横方向成長速度は、５５０℃よ
りも８００℃の方が約１０００倍速い。本発明は、適当
な機器で、８００℃から１４００℃までの温度でアニー
リングすることにより、金属誘導横方向成長に応答して
良質の結晶膜を製造するのに有用であることが認識され
る。

【００８５】好適な実施形態において、透明基板５４は
ガラスであり、非晶質膜５６および連続遷移金属半導体
化合物膜７２は第２の急速昇温アニーリングステップの
前に、４００〜５００℃の範囲内の温度で余熱される。
その後、温度を余熱温度から第２のアニーリング温度へ
と毎秒１０℃を超える率で上昇させ、上昇時間の間の結
晶成長を最小化する。好適には、上昇温度は毎秒５０℃
を超える。急速昇温アニーリングステップは、タングス
テン−ハロゲンランプ、Ｘｅアークランプ、およびエキ
シマレーザを用いる。より低い温度でアニーリングを行
なう場合、抵抗性加熱炉も使用される。

【００８６】図１５は、非晶質膜を結晶化する方法のス
テップを示すフローチャートである。図１５は、多結晶
膜を形成する、より広い方法を示す。それに対して、以
下に示すように図１６はＴＦＴを形成する、より特定の
方法を示す。ステップ８０は、結晶化するための非晶質
膜を提供する。ステップ８２は、約５００Åの厚さを有
する非晶質膜の層を堆積する。好適には、非晶質膜はシ
リコンである。ステップ８４は、約５平方ミクロンの表
面積を有する非晶質膜の選択領域に接触する、約３０Å
の厚さを有する連続遷移金属膜を堆積する。好適には、
遷移金属はニッケルである。ステップ８６は、２５０〜
５５０℃の範囲内の温度で、ステップ８２およびステッ
プ８４で堆積された膜をアニーリングして、連続遷移金
属膜に接触する非晶質膜の選択領域が消耗されて、連続
遷移金属半導体化合物膜を形成する。ステップ８８は、
約７３０℃の温度でアニーリングを行なって、少なくと
も部分的に非晶質膜を多結晶膜に変化させる。ステップ
９０では、連続遷移金属半導体化合物膜が制御された成
長面に沿った結晶化を助長する、多結晶膜が得られる。

【００８７】図１６は、漏れ電流の低い薄膜トランジス
タの形成において、非晶質膜を結晶化する方法のステッ
プを示すフローチャートである。図１６に示す方法は、
ほぼ図８から図１３に対応する。ステップ１００は、低
い漏れ電流を有する薄膜トランジスタ形成するための非
晶質膜を提供する。ステップ１０２は、第１の厚さを有
する非晶質膜の層を堆積する。非晶質膜は、シリコン、
ゲルマニウム、およびシリコン−ゲルマニウム合金から
なる群より選択される。好適な実施形態において、ステ
ップ１０２は５００Åの第１の厚さを有する非晶質シリ
コン膜を堆積することを含む。ステップ１０２の後のさ
らなるステップ（図１６には図示せず）は、ステップ１
０２において堆積された非晶質膜をエッチングして、ソ
ース／ドレイン領域を規定し、エッチングされなかった
非晶質膜の表面上に酸化物膜を堆積して、ゲート酸化物
層を形成する。非晶質層は、従来のフォトリソグラフィ
ープロセスにより、選択領域または島状にエッチングさ
れる。

【００８８】ステップ１０４の前のさらなるステップ
（図１６には図示せず）は、ゲート酸化物層上に半導体
材料膜を堆積して、ゲートを形成し、そして、ドーピン
グ不純物を非晶質膜内に注入して、ソース／ドレイン領
域を形成する。半導体材料膜は、通常、多結晶シリコ
ン、高融点金属、およびポリサイドからなる群より選択
される。しかし、他の従来の半導体材料も適している。
ドーピング不純物はリン、砒素、およびボロンからなる
群より選択される。当業者に公知のように、これらの不
純物は、ソースおよびドレインのためのｎ⁺またはｐ⁺活
性領域を形成するのに用いられる。本発明のいくつかの
局面において、ＲＴＡプロセスの個々のステップは、ド
ーパントを活性化するのに用いられる。

【００８９】ステップ１０４は、第２の厚さを有する連
続遷移金属膜を、非晶質膜の選択領域上に、かつこの非
晶質膜の選択領域に接触するように堆積する。本発明の
いくつかの局面において、ステップ１０４は、１〜５０
平方ミクロンの範囲内の表面積を有する、各非晶質シリ
コン膜選択領域を含む。遷移金属は、ニッケル、コバル
ト、パラジウム、およびプラチナからなる群より選択さ
れる。本発明のある局面において、ステップ１０４は、
スパッタリングおよび電子ビーム蒸着からなる群より選
択される方法によって、非晶質膜の選択領域上に連続遷
移金属膜を共形的に堆積することを含む。本発明のある
局面において、連続遷移金属膜はスパッタリングにより
堆積され、ステップ１０４は、非晶質膜を２５０〜４０
０℃の範囲内の温度に加熱し、それにより、非晶質膜選
択領域上の遷移金属の移動度が、遷移金属膜の連続性を
向上することを含む。

【００９０】非晶質膜がシリコンである場合、第２の厚
さの連続遷移金属膜は１４〜６１Åの範囲内の厚さであ
り、そのことにより、遷移金属膜の厚さが、遷移金属半
導体化合物の連続膜の形成に寄与する。好適には、第２
の厚さは約３０Åである。

【００９１】ステップ１０６は、ステップ１０２および
ステップ１０４において堆積された膜をアニールし、連
続遷移金属膜の下の非晶質膜の選択領域が消耗されて、
遷移金属半導体化合物の連続膜が形成される。非晶質層
がシリコンである場合、ニッケル半導体化合物はニッケ
ルシリサイドであり、非晶質層がゲルマニウムである場
合、ニッケル半導体化合物はゲルマニウム化物であり、
非晶質層がシリコン−ゲルマニウム合金である場合、ニ
ッケル半導体化合物はゲルマノシリサイド（ｇｅｒｍａ
ｎｏｓｉｌｉｃｉｄｅ）またはニッケルゲルマノシリサ
イドである。不活性の遷移金属は、時々ピラニアエッチ
ングと呼ばれる、硫酸と過酸化水素との混合物でエッチ
ング除去される。このクリーニングステップは、アニー
ルされて連続遷移金属半導体化合物膜を形成した部分を
以外の、実質的に全ての遷移金属をＴＦＴから除去す
る。遷移金属がニッケルである場合、ステップ１０６
は、２５０〜５５０℃の範囲内の温度で約３０秒未満の
時間アニーリングし、それにより連続ニッケル半導体化
合物膜が形成されることを含む。通常連続遷移金属半導
体化合物膜は、１０〜１００μΩｃｍの範囲内の抵抗率
を有する。

【００９２】ステップ１０８は、非晶質膜を少なくとも
部分的にアニールして、多結晶膜へと変化させる。ステ
ップ１０８はタングステン−ハロゲンランプ、Ｘｅアー
クランプ、エキシマレーザ、および抵抗性加熱炉でアニ
ーリングすることを含む。非晶質膜がシリコンである場
合、ステップ１０８は、５５０〜１４００℃の範囲内の
平均温度で１ｎｓ〜１０，０００秒の範囲内の時間アニ
ーリングすることを含む。アニーリング時間の長さは、
アニーリング温度に直接関係する。このステップはま
た、高温および低温に変化する変動型熱源の使用を包含
するが、ステップ１０８で特定された制限範囲内の平均
温度を有することを意図している。急速昇温アニーリン
グ温度の上限は、横方向成長が要求される長さに達する
前に非晶質膜の核形成を誘導しないように選択される。
一般に、非晶質シリコン膜の自発核形成は、約８００℃
を越える急速昇温アニーリング温度の場合、１分足らず
のうちに起こる。自発核形成の発生に必要な正確なタイ
ミングおよび温度は、特定の非晶質膜の特性に依存す
る。ステップ１１０は生成物であり、遷移金属の選択的
配置により結晶化成長面が制御された、多結晶膜を有す
るＴＦＴが得られる。

【００９３】本発明のある局面において、ガラスおよび
石英からなる群より選択された透明基板が提供され、ス
テップ１０２は、液晶ディスプレイ（ＬＣＤ）での使用
に適したＴＦＴを形成するために、非晶質膜を透明基板
上に堆積することを含む。好適な実施形態は、ガラス基
板を含む。この実施形態は、急速昇温アニールを行うス
テップ１０８を含む。そして、ステップ１０８の前にさ
らなるステップが提供される。１つのさらなるステップ
が、非晶質膜を４００〜５００℃の範囲内の温度で予熱
する。別のさらなるステップは、温度を予熱温度から、
ステップ１０８のアニーリング温度へと、毎秒１０℃よ
り高い率で上昇させる。好適には、上昇温度は毎秒５０
℃より大きい。非晶質層が経る温度として、さまざまな
予熱温度、上昇温度、およびアニーリング温度が規定さ
れることが理解される。

【００９４】結晶化プロセスにとって、急速昇温アニー
リング温度に素早く達することが重要である。この目的
を達するために、ＴＦＴは第２のアニーリングステップ
の前に予熱される。その後、温度は、急速昇温アニーリ
ング温度に達するまで極めて素早く上昇される。この高
速上昇プロセスは、温度がより低い場合に起こる上昇時
間の間に起こり、質の低い結晶を形成する、遷移金属助
長型結晶成長を低減する。高速温度上昇はまた、非晶質
層が結晶化する際に、自発核形成を排除する役割を果た
す。自発核形成は、通常３０ｃｍ²／Ｖｓよりも低い電
子移動特性の、より低質の結晶化となる。

【００９５】ステップ１１２は、ステップ１０４の前
に、非晶質膜上に層間絶縁膜を堆積する。ステップ１１
４は、この絶縁膜をパターニングして、層間絶縁膜を貫
通し、ステップ１０４において連続遷移金属膜が非晶質
膜の選択領域上に堆積されるように非晶質膜にアクセス
する、コンタクトホールを形成する。コンタクトホール
のポジショニングおよびサイズは、サリサイド化が起こ
る、非晶質膜選択領域の位置およびサイズを規定する。

【００９６】非晶質シリコン膜をアニーリングして、ガ
ラス基板上に形成された薄膜トランジスタに適した多結
晶膜を製造する方法が提供される。この方法は、シリコ
ンの所定の領域上のニッケルの選択的な位置を用いて、
上記シリコンが結晶化される時の横方向成長面のパター
ンを規定することを含む。この方法は、形成されるシリ
サイドの抵抗率を規定する。この方法はまた、ニッケル
シリサイドを形成するためのニッケルの厚さの特定の範
囲を規定する。最小の厚さにより、ニッケルシリサイド
の連続層が成長面上に存在し、等方性横方向成長面が高
い電子移動度を有する結晶膜を形成することを促進する
ことが確実になる。厚さの上限は、漏れ電流を劣化させ
る、結晶膜内のニッケルシリサイドエンクレーブのリス
クを低減する。ニッケルの計画的な配置は、漏れ電流を
劣化させる、トランジスタチャネル領域のニッケルシリ
サイド汚染の防止を助ける。規定された厚さ、シリサイ
ド抵抗率および非晶質シリコン上でのニッケルの配置を
用いて、制御された結晶成長面を誘導するシリサイドを
形成する上記プロセスにより形成されたＴＦＴ多結晶膜
も提供される。

【００９７】本発明は、遷移金属の配置および連続性を
制御するよう機能し、金属誘導型結晶プロセスを洗練す
る。連続トランジスタ金属膜の適当な厚さにより、遷移
金属半導体化合物の連続層が、結晶化中の繊維性結晶成
長を低減して、高い電子移動度をサポートすることので
きる結晶膜を製造することが保証される。厚さの上限
が、使用される金属が最小量となることを確実にするの
を助け、結晶内の金属エンクレーブに起因する脆弱な漏
れ電流のリスクが低減される。遷移金属の選択的配置
は、チャネル領域および他の感度の高い領域が、結晶化
を向上するために使用される金属化合物を確実に含まな
くすることを助ける。また、高いアニーリング温度は、
連続シリサイド膜が、ＴＦＴ用の移動度の高い結晶膜の
製造に必要な横結晶成長を確実に促進することを助け
る。本発明によってもたらされる加工工程およびＩＣ構
造における変更は、本発明の他の実施形態と同様、当業
者によって行われ得る。

【００９８】

【発明の効果】以上に説明した本発明により、金属誘導
型結晶化膜の品質を向上しかつコストを低減することが
可能となる。

【図面の簡単な説明】

【図１】非晶質膜を完全に結晶化させる選択的シリサイ
ド方法における段階を示す図である。

【図２ａ】非晶質膜を完全に結晶化させる選択的シリサ
イド方法における段階を示す図である。

【図２ｂ】非晶質膜を完全に結晶化させる選択的シリサ
イド方法における段階を示す図である。

【図２ｃ】非晶質膜を完全に結晶化させる選択的シリサ
イド方法における段階を示す図である。

【図３ａ】非晶質膜を完全に結晶化させる選択的シリサ
イド方法における段階を示す図である。

【図３ｂ】非晶質膜を完全に結晶化させる選択的シリサ
イド方法における段階を示す図である。

【図４】トランジスタの製造におけるサリサイドプロセ
ス（従来技術）を示す図である。

【図５ａ】トランジスタの製造におけるサリサイドプロ
セス（従来技術）を示す図である。

【図５ｂ】トランジスタの製造におけるサリサイドプロ
セス（従来技術）を示す図である。

【図６ａ】トランジスタの製造におけるサリサイドプロ
セス（従来技術）を示す図である。

【図６ｂ】トランジスタの製造におけるサリサイドプロ
セス（従来技術）を示す図である

【図７】堆積されたニッケル膜の２つの厚さについて、
シリサイド膜のシート抵抗とアニーリング温度との関係
を示すグラフである。

【図８】非晶質シリコン膜の選択領域上にニッケルを堆
積して、アニーリングプロセスの間の結晶化成長面を制
御する、完全な薄膜トランジスタを形成する方法におけ
る段階を示す図である。

【図９】非晶質シリコン膜の選択領域上にニッケルを堆
積して、アニーリングプロセスの間の結晶化成長面を制
御する、完全な薄膜トランジスタを形成する方法におけ
る段階を示す図である。

【図１０】非晶質シリコン膜の選択領域上にニッケルを
堆積して、アニーリングプロセスの間の結晶化成長面を
制御する、完全な薄膜トランジスタを形成する方法にお
ける段階を示す図である。

【図１１】非晶質シリコン膜の選択領域上にニッケルを
堆積して、アニーリングプロセスの間の結晶化成長面を
制御する、完全な薄膜トランジスタを形成する方法にお
ける段階を示す図である。

【図１２】非晶質シリコン膜の選択領域上にニッケルを
堆積して、アニーリングプロセスの間の結晶化成長面を
制御する、完全な薄膜トランジスタを形成する方法にお
ける段階を示す図である。

【図１３】非晶質シリコン膜の選択領域上にニッケルを
堆積して、アニーリングプロセスの間の結晶化成長面を
制御する、完全な薄膜トランジスタを形成する方法にお
ける段階を示す図である。

【図１４】変数である温度に対するニッケル誘導型結晶
化の横方向成長速度を示す図である。

【図１５】非晶質膜を結晶化する方法におけるステップ
を説明するフローチャートである。

【図１６】低い漏れ電流の薄膜トランジスタの形成にお
いて非晶質膜を結晶化する方法が含むステップを説明す
るフローチャートである。

【符号の説明】

１０非晶質膜１４遷移金属膜１８非晶質膜の選択領域２０遷移金属半導体化合物膜２１方形の表面領域２２遷移金属半導体粒子２４多結晶膜２６成長面５０ＴＦＴ５２透明基板５４バリヤ層５６非晶質膜５８酸化物層５９ゲート６０層間絶縁膜６２コンタクトホール６４非晶質膜選択領域６６連続遷移金属膜７２連続遷移金属半導体化合物膜７４多結晶半導体膜７６金属レベル

Claims

【特許請求の範囲】

【請求項１】低い漏れ電流を有する薄膜トランジスタ
の形成において、非晶質膜を結晶化する方法であって、
該方法は、ａ）第１の厚さを有する非晶質膜の層を堆積するステッ
プと、ｂ）該非晶質膜の選択領域上に、該選択領域と接触する
ように、第２の厚さを有する連続遷移金属膜の層を堆積
するステップと、ｃ）該連続遷移金属膜の下の該非晶質膜の該選択領域が
消耗されて、遷移金属半導体化合物の連続膜を形成する
ように、該ステップａ）において堆積された該非晶質膜
および該ステップｂ）において堆積された該連続遷移金
属膜をアニーリングするステップと、ｄ）アニーリングを行って、該非晶質膜を少なくとも部
分的に多結晶膜に変換し、それにより、該遷移金属の選
択的配置が結晶化成長面を制御する、アニーリングステ
ップと、を含む方法。
【請求項２】前記非晶質膜は、シリコン、ゲルマニウ
ム、およびシリコン−ゲルマニウム合金からなる群より
選択される、請求項１に記載の方法。
【請求項３】前記遷移金属は、ニッケル、コバルト、
パラジウム、およびプラチナからなる群より選択され
る、請求項１に記載の方法。
【請求項４】前記非晶質膜はシリコンであり、前記ス
テップｂ）は、１４〜６１Åの範囲内の第２の厚さの連
続遷移金属膜を堆積するステップを含み、それにより、
該遷移金属膜の厚さが、遷移金属半導体化合物からなる
連続膜の形成に寄与する、請求項１に記載の方法。
【請求項５】前記ステップｂ）は、約３０Åである第
２の厚さを有する連続遷移金属膜を堆積するステップを
含む、請求項１に記載の方法。
【請求項６】前記ステップｂ）は、１〜５０平方ミク
ロンの範囲内の表面積を有する各非晶質膜選択領域を含
む、請求項１に記載の方法。
【請求項７】前記連続遷移金属膜はニッケルであり、
前記ステップｃ）は、約３０秒未満の間、２５０〜５５
０℃の範囲内の温度でアニーリングを行うステップを含
む、請求項１に記載の方法。
【請求項８】前記ステップｃ）は、１０〜１００μΩ
ｃｍの範囲内の抵抗率を有する前記遷移金属半導体化合
物膜を含む、請求項１に記載の方法。
【請求項９】前記非晶質膜はシリコンであり、前記ス
テップｄ）は、１ナノ秒〜１００００秒の範囲内の時
間、５５０〜１４００℃の範囲内の平均温度で、アニー
リングを行い、それにより前記連続遷移金属半導体化合
物膜は、該非晶質膜の結晶化を助長する、請求項２に記
載の方法。
【請求項１０】透明基板が提供され、該透明基板はガ
ラスおよび石英からなる群より選択され、前記ステップ
ａ）は該透明基板上に前記非晶質膜を堆積し、それによ
り、前記薄膜トランジスタが液晶ディスプレイ（ＬＣ
Ｄ）における使用に適するステップを含み、請求項１に
記載の方法。
【請求項１１】前記透明基板がガラスであり、前記方
法は、前記ステップｄ）の前に、ｅ）前記非晶質膜を４００〜５００℃の範囲内の温度で
予熱するステップと、ｆ）ステップｅ）の該予熱温度から前記ステップｄ）の
前記アニーリング温度へと、毎秒１０℃を超える率で温
度を上昇させ、それにより、該上昇時間の間に最小結晶
成長が行われる、ステップと、を含む請求項１０に記載
の方法。
【請求項１２】前記ステップｆ）は毎秒５０℃を超え
る温度上昇率を含む、請求項１１に記載の方法。
【請求項１３】前記ステップｂ）の前に、ｇ）前記非晶質膜上に層間絶縁膜を堆積するステップ
と、ｈ）該層間絶縁膜をパターニングして、該層間絶縁膜を
貫通し、ステップｂ）において該非晶質膜の選択領域上
に前記連続遷移金属膜が堆積されるように該非晶質膜に
アクセスし、かつ、該非晶質膜選択領域の位置およびサ
イズを規定するコンタクトホールを形成するステップ
と、をさらに含む請求項１に記載の方法。
【請求項１４】ステップｂ）は、スパッタリングおよ
び電子ビーム蒸着からなる群より選択される方法で、前
記非晶質膜の前記選択領域上に前記連続遷移金属膜を共
形的に堆積するステップを含む、請求項１３に記載の方
法。
【請求項１５】前記連続遷移金属膜はスパッタリング
により堆積され、前記ステップｂ）は、前記非晶質膜を
２５０〜４００℃の範囲内の温度に加熱し、それによ
り、前記非晶質膜選択領域上の前記遷移金属の移動度が
該遷移金属膜の連続性を向上させるステップを含む、請
求項１４に記載の方法。
【請求項１６】前記ステップａ）に続いて、ｉ）前記ステップａ）において堆積された前記非晶質膜
の選択領域をエッチングするステップと、ｊ）該ステップｉ）のエッチングによって除去されなか
った該非晶質膜の表面上に酸化膜を堆積して、ゲート酸
化層を形成するステップと、をさらに含む請求項１に記
載の方法。
【請求項１７】多結晶シリコン、高融点金属、および
ポリサイドからなる群より選択された半導体材料が提供
され、前記ステップｊ）に続いて、ｋ）該ゲート酸化物層の表面上に該半導体材料膜を堆積
して、ゲートを形成するステップ、を含む請求項１６に
記載の方法。
【請求項１８】ステップｋ）に続いて、ｌ）前記非晶質膜にドーピング不純物を注入してソース
／ドレイン領域を形成するステップであって、該ドーピ
ング不純物は、リン、砒素、およびボロンからなる群よ
り選択される、注入ステップ、を含む請求項１７に記載
の方法。
【請求項１９】前記ステップｄ）は、タングステン−
ハロゲンランプ、Ｘｅアークランプ、エキシマレーザ熱
源、および抵抗性加熱炉でアニーリングをおこなうステ
ップを含む、請求項１に記載の方法。
【請求項２０】薄膜トランジスタ（ＴＦＴ）であっ
て、透明基板と、該透明基板上の連続遷移金属半導体化合物膜であって、
第１の厚さを有する非晶質膜の選択領域上に第２の厚さ
を有する連続遷移金属膜を堆積して、そして、第１のア
ニーリングを行うことにより形成される、連続遷移金属
半導体化合物膜と、該透明基板上にあり、かつ、該連続遷移金属半導体化合
物膜に接触しているＴＦＴ多結晶半導体膜であって、該
非晶質膜選択領域に接触している該連続遷移金属半導体
化合物膜をアニーリングする第２のステップから形成さ
れ、それにより、該非晶質膜の選択領域内に該連続遷移
金属半導体化合物を含むことにより、結晶化成長面が制
御される、ＴＦＴ多結晶半導体膜と、を含む薄膜トラン
ジスタ。
【請求項２１】前記非晶質膜は、シリコン、ゲルマニ
ウム、およびシリコン−ゲルマニウム合金からなる群よ
り選択される、請求項２０に記載のＴＦＴ。
【請求項２２】前記遷移金属は、ニッケル、コバル
ト、パラジウム、およびプラチナからなる群より選択さ
れる、請求項２０に記載のＴＦＴ。
【請求項２３】前記非晶質膜上に層間絶縁膜が堆積さ
れ、該層間絶縁膜は、前記非晶質膜選択領域にアクセス
するように該層間絶縁膜を貫通するコンタクトホールが
形成されるようにパターニングされ、該非晶質膜選択領
域の位置およびサイズを規定する、請求項２０に記載の
ＴＦＴ。
【請求項２４】前記連続遷移金属膜を堆積する方法
は、スパッタリングおよび電子ビーム蒸着からなる群よ
り選択される、請求項２３に記載のＴＦＴ。
【請求項２５】前記非晶質膜はシリコンであり、前記
連続遷移金属膜の第２の厚さは１４〜６１Åの範囲内の
厚さであり、それにより、連続遷移金属半導体化合物膜
は前記第１のアニーリングステップの後に形成される、
請求項２１に記載のＴＦＴ。
【請求項２６】前記連続遷移金属膜の第２の厚さは約
３０Åである、請求項２５に記載のＴＦＴ。
【請求項２７】前記非晶質膜選択領域の各々は、１〜
５０平方ミクロンの範囲内の表面積を有する、請求項２
１に記載のＴＦＴ。
【請求項２８】前記連続遷移金属膜はニッケルであ
り、前記第１のアニーリングステップは、約３０秒未満
の間、２５０〜５５０℃の範囲内の温度で行われ、それ
により連続ニッケル半導体化合物膜が形成される、請求
項２２に記載のＴＦＴ。
【請求項２９】前記連続遷移金属半導体化合物膜は、
１０〜１００μΩｃｍの範囲内の抵抗率を有する、請求
項２７に記載のＴＦＴ。
【請求項３０】前記非晶質膜はシリコンであり、前記
第２のアニーリングステップは、１ナノ秒〜１００００
秒の範囲内の時間、５５０〜１４００℃の範囲内の平均
温度で行われ、それにより前記アニーリングプロセス
が、前記多結晶膜内の、トランジスタ漏れ電流を劣化さ
せる遷移金属エンクレーブの数を最小化する、請求項２
９に記載のＴＦＴ。
【請求項３１】前記透明基板はガラスであり、前記非
晶質膜および前記連続遷移金属膜は、前記第２の急速熱
アニーリングステップの前に、４００〜５００℃の範囲
内の温度で予熱され、該温度は該予熱温度から該第２の
アニーリングの温度へと毎秒１０℃を超える率で上昇さ
れ、それにより、該上昇時間内に最小結晶成長が行われ
る、請求項３０に記載のＴＦＴ。
【請求項３２】前記温度上昇率は毎秒５０℃を超え
る、請求項３１に記載のＴＦＴ。
【請求項３３】前記非晶質膜の前記アニーリングは、
タングステン−ハロゲンランプ、Ｘｅアークランプ、エ
キシマレーザ、および抵抗性加熱炉を用いるステップを
含む、請求項２０に記載のＴＦＴ。
【請求項３４】非晶質膜を結晶化する方法であって、
該方法は、ａ）約５００Åの厚さを有する非晶質膜の層を堆積する
ステップと、ｂ）約５平方ミクロンの表面積を有する該非晶質膜の選
択領域に接触する、約３０Åの厚さを有する連続遷移金
属膜を堆積するステップと、ｃ）該ステップａ）において堆積された該非晶質膜およ
び該ステップｂ）において堆積された該連続遷移金属膜
を２５０〜５５０℃の範囲内の温度でアニーリングし
て、該連続遷移金属膜に接触する該非晶質膜の該選択領
域が消耗されて、遷移金属半導体化合物の連続膜が形成
される、ステップと、ｄ）約７３０℃の温度でアニーリングを行って、少なく
とも部分的に該非晶質膜を多結晶膜に変化させ、それに
より、該連続遷移金属半導体化合物膜が、制御された成
長面に沿った結晶化を助長する、アニーリングステップ
と、を含む方法。
【請求項３５】前記非晶質膜はシリコンであり、前記
遷移金属はニッケルである、請求項３４に記載の方法。