JPH0738118A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0738118A JPH0738118A JP5324292A JP32429293A JPH0738118A JP H0738118 A JPH0738118 A JP H0738118A JP 5324292 A JP5324292 A JP 5324292A JP 32429293 A JP32429293 A JP 32429293A JP H0738118 A JPH0738118 A JP H0738118A
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- polycrystalline silicon
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Abstract
(57)【要約】
【目的】漏洩電流を減少させて水素化効果を向上させ、
より性能が優秀な薄膜トランジスターを製造する方法を
提供。 【構成】 基板（５１）の上に、多結晶シリコン薄膜
（５２）を形成し、活性領域（５２ａ）を定義及び形成
する工程と、上記活性領域（５２ａ）及び露出された上
記基板の表面の上にゲート酸化膜（５４）を形成する工
程と、上記活性領域上に横切って形成されており、互い
に平行で一端が接続された二つのゲート電極（５５）を
形成して上記活性領域に二つのチャンネルが形成される
ようにする工程と、不純物を注入して上記活性領域の両
端にソース／ドレイン領域（５３）を形成する工程と、
次いで、所定パターンの酸化膜を蒸着した後、金属を蒸
着して透明電極（５７）を形成する工程を含み、二重ゲ
ート及び多重チャンネル構造を有する薄膜トランジスタ
ーを製造する。
より性能が優秀な薄膜トランジスターを製造する方法を
提供。 【構成】 基板（５１）の上に、多結晶シリコン薄膜
（５２）を形成し、活性領域（５２ａ）を定義及び形成
する工程と、上記活性領域（５２ａ）及び露出された上
記基板の表面の上にゲート酸化膜（５４）を形成する工
程と、上記活性領域上に横切って形成されており、互い
に平行で一端が接続された二つのゲート電極（５５）を
形成して上記活性領域に二つのチャンネルが形成される
ようにする工程と、不純物を注入して上記活性領域の両
端にソース／ドレイン領域（５３）を形成する工程と、
次いで、所定パターンの酸化膜を蒸着した後、金属を蒸
着して透明電極（５７）を形成する工程を含み、二重ゲ
ート及び多重チャンネル構造を有する薄膜トランジスタ
ーを製造する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ、特
に、液晶ディスプレー用に好適な薄膜トランジスタの製
造方法に関するもので、具体的には、薄膜トランジスタ
等において活性層として用いられる多結晶シリコン膜を
製造して、その上に薄膜トランジスタを形成する方法に
関するものである。
に、液晶ディスプレー用に好適な薄膜トランジスタの製
造方法に関するもので、具体的には、薄膜トランジスタ
等において活性層として用いられる多結晶シリコン膜を
製造して、その上に薄膜トランジスタを形成する方法に
関するものである。
【０００２】
【従来の技術】本発明は、多結晶シリコン薄膜の電気的
特性及び均一度を向上させると共に、既存の固相結晶化
（ｓｏｌｉｄ ｐｈａｓｅ ｃｒｙｓｔａｌｌｉｚａｔ
ｉｏｎ）時長時間の熱処理（ｔｈｅｒｍａｌ ａｎｅａ
ｌｉｎｇ）による生産性低下を改善させるためのもので
ある。
特性及び均一度を向上させると共に、既存の固相結晶化
（ｓｏｌｉｄ ｐｈａｓｅ ｃｒｙｓｔａｌｌｉｚａｔ
ｉｏｎ）時長時間の熱処理（ｔｈｅｒｍａｌ ａｎｅａ
ｌｉｎｇ）による生産性低下を改善させるためのもので
ある。
【０００３】一般的に、多結晶シリコン薄膜トランジス
タは、高密度、高画質液晶表示装置（ｌｉｑｕｉｄ ｃ
ｒｙｓｔａｌ ｄｉｓｐｌａｙ，ＬＣＤ）のスイッチン
グ素子又は駆動回路として用いられ、特に、記憶容量が
４メガビット（４Ｍｂｉｔ）以上の高集積、低消費電
力、スタティックラム（ｓｔａｔｉｃ ＲＡＭ，ＳＲＡ
Ｍ）のプルアップ（ｐｕｌｌ−ｕｐ）素子に応用されて
いる。このような多結晶シリコン薄膜トランジスタの構
造は、図１に図示されている。
タは、高密度、高画質液晶表示装置（ｌｉｑｕｉｄ ｃ
ｒｙｓｔａｌ ｄｉｓｐｌａｙ，ＬＣＤ）のスイッチン
グ素子又は駆動回路として用いられ、特に、記憶容量が
４メガビット（４Ｍｂｉｔ）以上の高集積、低消費電
力、スタティックラム（ｓｔａｔｉｃ ＲＡＭ，ＳＲＡ
Ｍ）のプルアップ（ｐｕｌｌ−ｕｐ）素子に応用されて
いる。このような多結晶シリコン薄膜トランジスタの構
造は、図１に図示されている。
【０００４】図１で図示されたように、シリコンウェハ
ー１の上にＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃ
ｈｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：減
圧化学的気相成長法）を利用してシリコン酸化膜２を成
長させし、上記シリコン酸化膜２の上にはＰＥＣＶＤ
（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：プラズマＣＶＤ）
或いはＬＰＣＶＤを利用して非晶質シリコンを蒸着し
て、その結果、固相（ｓｏｌｉｄ ｐｈａｓｅ）又は液
相（ｌｉｑｕｉｄ ｐｈａｓｅ）結晶化（ｃｒｙｓｔａ
ｌｌｉｚａｔｉｏｎ）状態の多結晶シリコン膜３を形成
する。
ー１の上にＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃ
ｈｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：減
圧化学的気相成長法）を利用してシリコン酸化膜２を成
長させし、上記シリコン酸化膜２の上にはＰＥＣＶＤ
（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：プラズマＣＶＤ）
或いはＬＰＣＶＤを利用して非晶質シリコンを蒸着し
て、その結果、固相（ｓｏｌｉｄ ｐｈａｓｅ）又は液
相（ｌｉｑｕｉｄ ｐｈａｓｅ）結晶化（ｃｒｙｓｔａ
ｌｌｉｚａｔｉｏｎ）状態の多結晶シリコン膜３を形成
する。
【０００５】この次に、リトグラフィー（ｌｉｔｈｏｇ
ｒａｐｈｙ）とドライエッチング（ｄｒｙ ｅｔｃｈｉ
ｎｇ）で、トランジスタの活性領域（ａｃｔｉｖｅ ａ
ｒｅａ）を定めて、その後、一般的なＬＳＩ自己整列
（ｓｅｌｆ−ａｌｉｇｎｅｄ）技術を利用してゲートシ
リコン酸化膜４、ゲート多結晶シリコン膜５、ソース／
ドレイン（ｓｏｕｒｃｅ／ｄｒａｉｎ）６、素子隔離
（ｉｓｏｌａｔｉｏｎ）用シリコン酸化膜７そして金属
電極８を順に形成して、薄膜トランジスタの製造を完成
する。
ｒａｐｈｙ）とドライエッチング（ｄｒｙ ｅｔｃｈｉ
ｎｇ）で、トランジスタの活性領域（ａｃｔｉｖｅ ａ
ｒｅａ）を定めて、その後、一般的なＬＳＩ自己整列
（ｓｅｌｆ−ａｌｉｇｎｅｄ）技術を利用してゲートシ
リコン酸化膜４、ゲート多結晶シリコン膜５、ソース／
ドレイン（ｓｏｕｒｃｅ／ｄｒａｉｎ）６、素子隔離
（ｉｓｏｌａｔｉｏｎ）用シリコン酸化膜７そして金属
電極８を順に形成して、薄膜トランジスタの製造を完成
する。
【０００６】上記ウェハー１がシリコン基板でなくガラ
ス基板が用いられる場合には、この基板上にシリコン酸
化膜２を形成する必要がない。
ス基板が用いられる場合には、この基板上にシリコン酸
化膜２を形成する必要がない。
【０００７】上記図１の薄膜トランジスタにおいて、活
性層である多結晶シリコン３は、ウェハー上に、次の方
法により形成される。
性層である多結晶シリコン３は、ウェハー上に、次の方
法により形成される。
【０００８】先ず、一般的に、ＣＶＤ方法を利用して、
６００℃以下で非晶質シリコンをウェハー上に成長させ
るか、又は、６００℃以上でそのウェハー上に多結晶シ
リコン膜を成長させて、そして、この成長された多結晶
シリコン膜を、シリコン自己イオン注入（Ｓｉ+ ｓｅｌ
ｆ ｉｏｎ−ｉｍｐｌａｎｔａｉｏｎ）で、非晶質シリ
コン膜を造る。
６００℃以下で非晶質シリコンをウェハー上に成長させ
るか、又は、６００℃以上でそのウェハー上に多結晶シ
リコン膜を成長させて、そして、この成長された多結晶
シリコン膜を、シリコン自己イオン注入（Ｓｉ+ ｓｅｌ
ｆ ｉｏｎ−ｉｍｐｌａｎｔａｉｏｎ）で、非晶質シリ
コン膜を造る。
【０００９】次いで、電気炉熱処理（ｆｕｒｎａｃｅ
ａｎｎｅａｌｉｎｇ）による固相結晶化又はレーザアニ
ーリング（ｌａｓｅｒ ａｎｎｅａｌｉｎｇ）による液
相結晶化の工程により、最終的に、活性層として機能す
る多結晶シリコン３が形成される。
ａｎｎｅａｌｉｎｇ）による固相結晶化又はレーザアニ
ーリング（ｌａｓｅｒ ａｎｎｅａｌｉｎｇ）による液
相結晶化の工程により、最終的に、活性層として機能す
る多結晶シリコン３が形成される。
【００１０】このように、活性層の多結晶シリコン膜を
形成するための薄膜の均一性と生産性に有利な固相結晶
化方法が広く利用されている。固相結晶化メカニズム
は、物質を溶かさないで非晶質物質を結晶化する方法
で、大体に、結晶核生成（ｎｕｃｌｅａｔｉｏｎ）と結
晶粒成長（ｇｒａｉｎ ｇｒｏｗｔｈ）の二つの過程で
なされる。
形成するための薄膜の均一性と生産性に有利な固相結晶
化方法が広く利用されている。固相結晶化メカニズム
は、物質を溶かさないで非晶質物質を結晶化する方法
で、大体に、結晶核生成（ｎｕｃｌｅａｔｉｏｎ）と結
晶粒成長（ｇｒａｉｎ ｇｒｏｗｔｈ）の二つの過程で
なされる。
【００１１】図２に示されているように、基板の準備
後、基板上に、非晶質シリコンの堆積又は多結晶シリコ
ンの非晶質化を遂行（ステップＳ１、ステップＳ２）し
た後、現在広く用いられている２種の固相結晶化の熱処
理方法が遂行される。
後、基板上に、非晶質シリコンの堆積又は多結晶シリコ
ンの非晶質化を遂行（ステップＳ１、ステップＳ２）し
た後、現在広く用いられている２種の固相結晶化の熱処
理方法が遂行される。
【００１２】一つの方法は、ウェハー上に形成された非
晶質シリコンを、６００℃以下の相対的に低い温度で２
０時間以上の長時間の間、熱処理して（ステップＳ３
ａ）、これにより、活性層として多結晶シリコン膜を形
成（Ｓ４ａ）するものである。
晶質シリコンを、６００℃以下の相対的に低い温度で２
０時間以上の長時間の間、熱処理して（ステップＳ３
ａ）、これにより、活性層として多結晶シリコン膜を形
成（Ｓ４ａ）するものである。
【００１３】このような方法により製造された多結晶シ
リコン膜における結晶粒は大きいので、結晶粒内の欠陥
（ｄｅｆｅｃｔ）が多く、又、工程において熱処理時間
が長いので、生産性が低いという短所を有している。
リコン膜における結晶粒は大きいので、結晶粒内の欠陥
（ｄｅｆｅｃｔ）が多く、又、工程において熱処理時間
が長いので、生産性が低いという短所を有している。
【００１４】他の一つの方法は、ウェハー上に形成され
た非晶質シリコン膜を、７００℃以上の高温で短時間の
熱処理（ＲＴＡ：ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎ
ｅａｌｉｎｇ）をして（ステップＳ３ｂ）、活性層であ
る多結晶シリコン膜を形成する（ステップＳ４Ｂ）もの
である。
た非晶質シリコン膜を、７００℃以上の高温で短時間の
熱処理（ＲＴＡ：ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎ
ｅａｌｉｎｇ）をして（ステップＳ３ｂ）、活性層であ
る多結晶シリコン膜を形成する（ステップＳ４Ｂ）もの
である。
【００１５】この方法は、工程時間を、前者の方法と比
較して見ると、相対的に短縮することができるが、多結
晶シリコン膜の結晶粒が小さく、薄膜の均一性が悪い。
較して見ると、相対的に短縮することができるが、多結
晶シリコン膜の結晶粒が小さく、薄膜の均一性が悪い。
【００１６】なお、熱処理時間が数分以上長くなる場
合、低価のガラス基板を用いることができないので、液
晶表示装置の製造に応用することができないという短所
を有している。
合、低価のガラス基板を用いることができないので、液
晶表示装置の製造に応用することができないという短所
を有している。
【００１７】上記した従来の２種の方法においては、結
晶化メカニズム的に見ると、結晶核生成と結晶粒成長の
二つの過程が同一の温度でなされるため、低温（６００
℃以下）下で多結晶シリコン膜の形成工程が遂行される
場合、結晶核生成が余り遅くなされて潜伏期（ｉｎｃｕ
ｂａｔｉｏｎ ｔｉｍｅ）が長く、又、低い熱エネルギ
に因って双晶（ｍｉｃｒｏｔｗｉｎ，ｔｗｉｎ ｂｏｕ
ｎｄａｒｙ）形態の結晶欠陥が多く生じるようになる。
晶化メカニズム的に見ると、結晶核生成と結晶粒成長の
二つの過程が同一の温度でなされるため、低温（６００
℃以下）下で多結晶シリコン膜の形成工程が遂行される
場合、結晶核生成が余り遅くなされて潜伏期（ｉｎｃｕ
ｂａｔｉｏｎ ｔｉｍｅ）が長く、又、低い熱エネルギ
に因って双晶（ｍｉｃｒｏｔｗｉｎ，ｔｗｉｎ ｂｏｕ
ｎｄａｒｙ）形態の結晶欠陥が多く生じるようになる。
【００１８】特に、高温下で多結晶シリコン膜の形成工
程が遂行される場合は、熱処理時間の間、結晶核が過多
に生成されて結晶粒が小さく、また、熱処理時間が短い
ので、薄膜の均一性が劣るようになる。
程が遂行される場合は、熱処理時間の間、結晶核が過多
に生成されて結晶粒が小さく、また、熱処理時間が短い
ので、薄膜の均一性が劣るようになる。
【００１９】次に、ガラス基板をウェハーとして用いる
他の従来の薄膜トランジスタの構造は、図３と図４に図
示されるように、一般的なＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジス
タの構造と似通っている。
他の従来の薄膜トランジスタの構造は、図３と図４に図
示されるように、一般的なＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジス
タの構造と似通っている。
【００２０】従来の薄膜トランジスタは、次の製造方法
により製造される。
により製造される。
【００２１】図３に示されるように、ガラス或いは石英
基板２１の上に、ＬＰＣＶＤで厚さ５００Å〜１５００
Åの非晶質シリコン薄膜を形成した後、結晶化する。
基板２１の上に、ＬＰＣＶＤで厚さ５００Å〜１５００
Åの非晶質シリコン薄膜を形成した後、結晶化する。
【００２２】その結果として、得られた多結晶シリコン
薄膜２２を活性層として用いる。
薄膜２２を活性層として用いる。
【００２３】次いで、リトグラフィー技術及びエッチン
グ技術を利用して活性層を定義及び形成した後、ゲート
酸化膜２３を、ＬＰＣＶＤ又はＰＥＣＶＤを利用して、
上記石英基板２１及び活性層としての多結晶シリコン薄
膜２２上に形成する。
グ技術を利用して活性層を定義及び形成した後、ゲート
酸化膜２３を、ＬＰＣＶＤ又はＰＥＣＶＤを利用して、
上記石英基板２１及び活性層としての多結晶シリコン薄
膜２２上に形成する。
【００２４】次いで、ゲート材料である多結晶シリコン
薄膜を上記ゲート酸化膜２３上に形成して、パターニン
グ（ｐａｔｔｅｒｎｉｎｇ）によりゲート電極２４を造
る。
薄膜を上記ゲート酸化膜２３上に形成して、パターニン
グ（ｐａｔｔｅｒｎｉｎｇ）によりゲート電極２４を造
る。
【００２５】次に、所定のパターンの酸化膜２５を上記
ゲート酸化膜２３及びゲート電極２４上に形成する。
ゲート酸化膜２３及びゲート電極２４上に形成する。
【００２６】次いで、不純物を選択的に上記多結晶シリ
コン膜２２にイオン注入して、ソース／ドレイン２２ａ
を造る。
コン膜２２にイオン注入して、ソース／ドレイン２２ａ
を造る。
【００２７】最終的に、金属を蒸着した後、透明電極２
６を形成して熱処理すれば、図４に図示された従来の薄
膜トランジスタ構造を有する素子が製造される。
６を形成して熱処理すれば、図４に図示された従来の薄
膜トランジスタ構造を有する素子が製造される。
【００２８】図４は、図３に図示された従来の薄膜トラ
ンジスタの平面図である。多結晶シリコン薄膜２２のソ
ース／ドレイン２２ａ上に、コンタクトホールを通じて
透明電極２６が形成されている。なお、上記多結晶シリ
コン薄膜２２上に、一つの電極として横切ってゲート電
極２４が形成されており、そして、上記多結晶シリコン
膜２２から離れている位置で、他のコンタクトホールを
通じて上記ゲート電極が透明な金属電極により接続され
る構成を開示している。
ンジスタの平面図である。多結晶シリコン薄膜２２のソ
ース／ドレイン２２ａ上に、コンタクトホールを通じて
透明電極２６が形成されている。なお、上記多結晶シリ
コン薄膜２２上に、一つの電極として横切ってゲート電
極２４が形成されており、そして、上記多結晶シリコン
膜２２から離れている位置で、他のコンタクトホールを
通じて上記ゲート電極が透明な金属電極により接続され
る構成を開示している。
【００２９】
【発明が解決しようとする課題】このような構造を有す
る従来の薄膜トランジスタにおいては、液晶ディスプレ
ーの動作電圧での漏洩電流が大いに発生し、ゲート電極
により駆動される活性層のチャンネル面積が広ければ広
いほど、水素化効果が減少するため、長時間の水素化過
程が必要な短所がある。
る従来の薄膜トランジスタにおいては、液晶ディスプレ
ーの動作電圧での漏洩電流が大いに発生し、ゲート電極
により駆動される活性層のチャンネル面積が広ければ広
いほど、水素化効果が減少するため、長時間の水素化過
程が必要な短所がある。
【００３０】本発明の主要目的は、上記した短所を補う
ため、結晶核生成と結晶粒成長を各々異なる温度にて分
離遂行する固相結晶化方法で、基板上に多結晶シリコン
膜を製造する薄膜トランジスタの製造方法、特に、平板
ディスプレー、殊に、液晶ディスプレーに用いられるこ
とに好適な薄膜トランジスタの製造方法を提供すること
にある。
ため、結晶核生成と結晶粒成長を各々異なる温度にて分
離遂行する固相結晶化方法で、基板上に多結晶シリコン
膜を製造する薄膜トランジスタの製造方法、特に、平板
ディスプレー、殊に、液晶ディスプレーに用いられるこ
とに好適な薄膜トランジスタの製造方法を提供すること
にある。
【００３１】本発明の他の目的は、漏洩電流を減少させ
て水素化効果を向上させ、より性能が優秀な薄膜トラン
ジスタを製造する方法を提供することである。
て水素化効果を向上させ、より性能が優秀な薄膜トラン
ジスタを製造する方法を提供することである。
【００３２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の一特徴による薄膜トランジスタの製造方法
は、多結晶シリコン膜形成時、６００℃以上の高温で、
基板上に形成された非晶質シリコン膜の結晶核を生成
し、次いで、６００℃以下の低温で、結晶粒を成長する
工程を分離遂行して結晶化することを特徴とする。
に、本発明の一特徴による薄膜トランジスタの製造方法
は、多結晶シリコン膜形成時、６００℃以上の高温で、
基板上に形成された非晶質シリコン膜の結晶核を生成
し、次いで、６００℃以下の低温で、結晶粒を成長する
工程を分離遂行して結晶化することを特徴とする。
【００３３】上記の方法において、上記蒸着した非晶質
シリコン膜の代わりに、多結晶シリコンをシリコン自己
イオン注入により非晶質化させて用いることができる。
シリコン膜の代わりに、多結晶シリコンをシリコン自己
イオン注入により非晶質化させて用いることができる。
【００３４】なお、上記基板は、シリコンウェハー又は
ガラス基板として用いることができる。
ガラス基板として用いることができる。
【００３５】本発明の他の特徴による液晶ディスプレー
装置用薄膜トランジスタの製造方法は、基板の上に多結
晶シリコン薄膜を形成して、活性領域を定義及び形成す
る工程と、上記活性領域及び露出された上記基板の表面
の上に、ゲート酸化膜を形成する工程と、上記活性領域
上に横切って形成されて、互いに平行で一端が接続され
た二つのゲート電極を形成して、上記活性領域に二つの
チャンネルが形成されるようにする工程と、不純物を注
入して上記活性領域の両端にソース／ドレイン領域を形
成する工程と、次いで、所定パターンの酸化膜を形成し
た後、金属を蒸着して透明電極を形成する工程を含むこ
とを特徴とする。
装置用薄膜トランジスタの製造方法は、基板の上に多結
晶シリコン薄膜を形成して、活性領域を定義及び形成す
る工程と、上記活性領域及び露出された上記基板の表面
の上に、ゲート酸化膜を形成する工程と、上記活性領域
上に横切って形成されて、互いに平行で一端が接続され
た二つのゲート電極を形成して、上記活性領域に二つの
チャンネルが形成されるようにする工程と、不純物を注
入して上記活性領域の両端にソース／ドレイン領域を形
成する工程と、次いで、所定パターンの酸化膜を形成し
た後、金属を蒸着して透明電極を形成する工程を含むこ
とを特徴とする。
【００３６】上記の方法において、上記多結晶シリコン
薄膜は、３００Å乃至２０００Åの厚さに形成され、上
記基板上に形成された非晶質シリコンを熱処理して形成
される。
薄膜は、３００Å乃至２０００Åの厚さに形成され、上
記基板上に形成された非晶質シリコンを熱処理して形成
される。
【００３７】なお、上記ゲート酸化膜は、３００Å乃至
１５００Åの厚さに形成される。
１５００Åの厚さに形成される。
【００３８】更に、上記不純物は、Ｎ−チャンネル薄膜
トランジスタである場合Ａｓ+ とＰ+ の中のいずれか一
つであり、Ｐ−チャンネル薄膜トランジスタである場合
Ｂ+とＢＦ2の中のいずれか一つを用いる。
トランジスタである場合Ａｓ+ とＰ+ の中のいずれか一
つであり、Ｐ−チャンネル薄膜トランジスタである場合
Ｂ+とＢＦ2の中のいずれか一つを用いる。
【００３９】上記ゲート電極は、多結晶シリコンとシリ
サイド及び金属膜の中のいずれか一つにより形成され
る。
サイド及び金属膜の中のいずれか一つにより形成され
る。
【００４０】このような方法により、二重ゲート及び多
重チャンネル構造を有する薄膜トランジスタを製造する
ことができる。
重チャンネル構造を有する薄膜トランジスタを製造する
ことができる。
【００４１】
【実施例】以下、添付図面に基づいて本発明の実施例を
詳細に説明する。
詳細に説明する。
【００４２】図５で、シリコン酸化膜３２が、準備され
たシリコンウェハー３１の上に形成される。
たシリコンウェハー３１の上に形成される。
【００４３】次いで、図６に図示されたように、ＰＥＣ
ＶＤ或いはＬＰＣＶＤを利用して、非晶質シリコン膜３
３を、上記シリコン酸化膜３２上に生成させるか、又
は、多結晶シリコン膜３３を、上記シリコン酸化膜３２
上に生成させ、これをＳｉ+イオン注入により非晶質化
する。
ＶＤ或いはＬＰＣＶＤを利用して、非晶質シリコン膜３
３を、上記シリコン酸化膜３２上に生成させるか、又
は、多結晶シリコン膜３３を、上記シリコン酸化膜３２
上に生成させ、これをＳｉ+イオン注入により非晶質化
する。
【００４４】その後、非晶質シリコン薄膜３３を、ま
ず、急速熱処理器で、高温で短い時間内に熱処理して、
適当な大きさと密度の結晶核を生成させた後、相対的に
低い温度で、既に生成された結晶核を成長させて、良質
の多結晶シリコンを図６のように形成する。
ず、急速熱処理器で、高温で短い時間内に熱処理して、
適当な大きさと密度の結晶核を生成させた後、相対的に
低い温度で、既に生成された結晶核を成長させて、良質
の多結晶シリコンを図６のように形成する。
【００４５】図６のように形成された多結晶シリコン膜
３３を、リトグラフィーとドライエッチングを利用して
トランジスタの活性領域を規定し、および、活性領域以
外の部分の多結晶シリコン膜を除去すれば、図７の構造
が形成される。
３３を、リトグラフィーとドライエッチングを利用して
トランジスタの活性領域を規定し、および、活性領域以
外の部分の多結晶シリコン膜を除去すれば、図７の構造
が形成される。
【００４６】その後、一般的なＬＳＩ自己整列技術を利
用して、薄膜トランジスタを完成する。
用して、薄膜トランジスタを完成する。
【００４７】このように、上記の工程を図４を参考にし
て説明すれば、ステップ４１，４２では、基板を準備
し、ウェハー上にＣＶＤで形成した非晶質シリコン膜
を、又は、自己イオン注入等で非晶質化されたシリコン
薄膜を成膜する。そして、急速熱処理器内で６００℃以
上の高温で短い時間内に熱処理して（ステップ４３）、
適当な密度と大きさの結晶核を生成させた後、６００℃
以下の低温で、電気炉内で既に生成された結晶粒を成長
させて（ステップ４４）、良質の多結晶シリコンを形成
（ステップ４５）させる。
て説明すれば、ステップ４１，４２では、基板を準備
し、ウェハー上にＣＶＤで形成した非晶質シリコン膜
を、又は、自己イオン注入等で非晶質化されたシリコン
薄膜を成膜する。そして、急速熱処理器内で６００℃以
上の高温で短い時間内に熱処理して（ステップ４３）、
適当な密度と大きさの結晶核を生成させた後、６００℃
以下の低温で、電気炉内で既に生成された結晶粒を成長
させて（ステップ４４）、良質の多結晶シリコンを形成
（ステップ４５）させる。
【００４８】このような多結晶シリコン膜の形成工程に
おいて重要なものは、与えられた非晶質シリコン薄膜で
結晶核を生成する時、最適量の結晶核を有するように調
節することと、６００℃以下で既に生成された結晶粒を
成長させる時、新たな結晶核生成を抑制することであ
る。
おいて重要なものは、与えられた非晶質シリコン薄膜で
結晶核を生成する時、最適量の結晶核を有するように調
節することと、６００℃以下で既に生成された結晶粒を
成長させる時、新たな結晶核生成を抑制することであ
る。
【００４９】結晶粒成長時、生成される結晶核において
は、薄膜の結晶核密度が増加されて、最終的に得られる
多結晶シリコンの結晶粒の大きさを小さくすることがで
きるだけでなく、結晶粒の大きさの均一度も低下させ
る。
は、薄膜の結晶核密度が増加されて、最終的に得られる
多結晶シリコンの結晶粒の大きさを小さくすることがで
きるだけでなく、結晶粒の大きさの均一度も低下させ
る。
【００５０】結晶粒成長を６００℃以下で遂行すると、
結晶核生成の温度依存性が結晶粒成長より大きいため
に、新たな結晶核生成は十分に抑制することができる。
結晶核生成の温度依存性が結晶粒成長より大きいため
に、新たな結晶核生成は十分に抑制することができる。
【００５１】本発明の上記具体的な実施例において、５
２０℃でＳｉＨ4 を利用するＬＰＣＶＤで成膜した非晶
質シリコン（厚さ５００Å）を、急速熱処理器で７５０
℃で２０秒間熱処理して、結晶核を生成した後、５９０
℃の電気炉で６時間熱処理して、結晶粒を成長させる
と、結晶粒が２２００Å程度の均一な良質の多結晶シリ
コン膜を得ることができる。
２０℃でＳｉＨ4 を利用するＬＰＣＶＤで成膜した非晶
質シリコン（厚さ５００Å）を、急速熱処理器で７５０
℃で２０秒間熱処理して、結晶核を生成した後、５９０
℃の電気炉で６時間熱処理して、結晶粒を成長させる
と、結晶粒が２２００Å程度の均一な良質の多結晶シリ
コン膜を得ることができる。
【００５２】このような工程条件であるならば、ガラス
基板を用いたＬＣＤ工程にも効果的に本発明を利用する
ことができる。
基板を用いたＬＣＤ工程にも効果的に本発明を利用する
ことができる。
【００５３】次は、図９から図１１を参照して、本発明
の他の実施例による薄膜トランジスタの製造工程を詳細
に説明する。
の他の実施例による薄膜トランジスタの製造工程を詳細
に説明する。
【００５４】図９において、きれいに洗浄したガラス或
いは石英基板５１の上に、ＬＰＣＶＤを利用して、厚さ
３００Å〜２０００Å程度の非晶質シリコン薄膜を成膜
した後、熱電気炉又は金属熱処理方法或いはレーザを利
用して、多結晶シリコン薄膜５２を造る。
いは石英基板５１の上に、ＬＰＣＶＤを利用して、厚さ
３００Å〜２０００Å程度の非晶質シリコン薄膜を成膜
した後、熱電気炉又は金属熱処理方法或いはレーザを利
用して、多結晶シリコン薄膜５２を造る。
【００５５】フォトリトグラフィーで活性層を定義した
後、上記多結晶シリコン薄膜５２をエッチングして、多
重チャンネルを形成するための活性領域５２ａ，５３を
形成する。
後、上記多結晶シリコン薄膜５２をエッチングして、多
重チャンネルを形成するための活性領域５２ａ，５３を
形成する。
【００５６】図１０において、上記基板５１と上記多結
晶シリコン薄膜の活性領域５２ａの上に、厚さ３００Å
〜１５００Å程度のゲート酸化膜５４を形成する。
晶シリコン薄膜の活性領域５２ａの上に、厚さ３００Å
〜１５００Å程度のゲート酸化膜５４を形成する。
【００５７】その次に、上記ゲート酸化膜５４の上に、
多結晶シリコン、シリサイドあるいは金属膜を形成した
後、フォトリトグラフィーで互いに平行な二重ゲート電
極５５を形成する。
多結晶シリコン、シリサイドあるいは金属膜を形成した
後、フォトリトグラフィーで互いに平行な二重ゲート電
極５５を形成する。
【００５８】その次に不純物を上記多結晶シリコン薄膜
５２内にイオン注入してソース、ドレイン領域５３を形
成する。
５２内にイオン注入してソース、ドレイン領域５３を形
成する。
【００５９】上記ソース／ドレイン領域の形成工程にお
いて、Ｎ−チャンネル薄膜トランジスターを製造する場
合には、Ａｓ+イオン或いはＰ+イオンを５×１０14／ｃ
ｍ以上注入し、Ｐ−チャンネル薄膜トランジスターを製
造する場合には、Ｂ+或いはＢＦ2イオンを５×１０14／
ｃｍ以上注入する。
いて、Ｎ−チャンネル薄膜トランジスターを製造する場
合には、Ａｓ+イオン或いはＰ+イオンを５×１０14／ｃ
ｍ以上注入し、Ｐ−チャンネル薄膜トランジスターを製
造する場合には、Ｂ+或いはＢＦ2イオンを５×１０14／
ｃｍ以上注入する。
【００６０】図１１に図示されるように、低温化学蒸着
法を利用して、上記ゲート電極５５と上記ゲート酸化膜
５４上に、厚さが５０００Å〜７０００Å程度の酸化膜
５６を蒸着した後、フォトリトグラフィーを利用して、
上記ソース／ドレイン領域５３上に電極接触部分を形成
し、この電極接触部分を通じて、ソース／ドレイン領域
との電気的接続のために、金属膜或いは透明導電膜又は
電極５７を成膜する。
法を利用して、上記ゲート電極５５と上記ゲート酸化膜
５４上に、厚さが５０００Å〜７０００Å程度の酸化膜
５６を蒸着した後、フォトリトグラフィーを利用して、
上記ソース／ドレイン領域５３上に電極接触部分を形成
し、この電極接触部分を通じて、ソース／ドレイン領域
との電気的接続のために、金属膜或いは透明導電膜又は
電極５７を成膜する。
【００６１】このように、ゲート、ソース、ドレイン電
極を形成した後、この基板を水素化して、図１１に図示
される本発明の薄膜トランジスターを製造する。
極を形成した後、この基板を水素化して、図１１に図示
される本発明の薄膜トランジスターを製造する。
【００６２】図１２は、図１１に図示された薄膜トラン
ジスターの平面図であり、多結晶シリコン薄膜５２上に
平行するが、一端が接続された二つのゲート電極５５
が、形成された構造を開示している。
ジスターの平面図であり、多結晶シリコン薄膜５２上に
平行するが、一端が接続された二つのゲート電極５５
が、形成された構造を開示している。
【００６３】従って、この実施例に依って製造された二
重ゲート、多重チャンネルの構造を有するＮ−チャンネ
ル薄膜トランジスター或いはＰ−チャンネル薄膜トラン
ジスターは、従来の薄膜トランジスター構造において発
生した問題点である漏洩電流を減少させて、水素化効果
を増加させ、より良好な素子特性を得ることができる。
重ゲート、多重チャンネルの構造を有するＮ−チャンネ
ル薄膜トランジスター或いはＰ−チャンネル薄膜トラン
ジスターは、従来の薄膜トランジスター構造において発
生した問題点である漏洩電流を減少させて、水素化効果
を増加させ、より良好な素子特性を得ることができる。
【００６４】
【発明の効果】以上説明したように、本発明によれば、
漏洩電流を減少させて水素化効果を向上させ、より性能
が優秀な薄膜トランジスターを実現できる効果がある。
漏洩電流を減少させて水素化効果を向上させ、より性能
が優秀な薄膜トランジスターを実現できる効果がある。
【図１】従来の製造方法により製造された液晶ディスプ
レーの薄膜トランジスターの構造を示した断面図。
レーの薄膜トランジスターの構造を示した断面図。
【図２】図１の薄膜トランジスターを製造する場合活性
層として用いられる多結晶シリコン膜を基板上に形成す
る方法を説明するための工程順序図。
層として用いられる多結晶シリコン膜を基板上に形成す
る方法を説明するための工程順序図。
【図３】従来の他の薄膜トランジスター構造を示す断面
図。
図。
【図４】図３で示した薄膜トランジスターの平面図。
【図５】本発明の製造方法により基板上に活性層として
用いられる多結晶シリコン膜を形成する工程等を示した
断面図。
用いられる多結晶シリコン膜を形成する工程等を示した
断面図。
【図６】本発明の製造方法により基板上に活性層として
用いられる多結晶シリコン膜を形成する工程等を示した
断面図。
用いられる多結晶シリコン膜を形成する工程等を示した
断面図。
【図７】本発明の製造方法により基板上に活性層として
用いられる多結晶シリコン膜を形成する工程等を示した
断面図。
用いられる多結晶シリコン膜を形成する工程等を示した
断面図。
【図８】図５から図７で示した工程等のフローチャー
ト。
ト。
【図９】本発明の他の実施例により薄膜トランジスター
の製造工程等を示した断面図。
の製造工程等を示した断面図。
【図１０】本発明の他の実施例により薄膜トランジスタ
ーの製造工程等を示した断面図。
ーの製造工程等を示した断面図。
【図１１】本発明の他の実施例により薄膜トランジスタ
ーの製造工程等を示した断面図。
ーの製造工程等を示した断面図。
【図１２】図１１に図示された薄膜トランジスター構造
を示す平面図。
を示す平面図。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｇ 9056−4Ｍ ３１１ Ｈ
Claims (8)
- 【請求項１】薄膜トランジスタの製造方法において、多
結晶シリコン膜を形成時、６００℃以上の高温で、基板
（３１）上に形成された非晶質シリコン膜の結晶核を生
成し、６００℃以下の低温で、結晶粒を成長する工程を
分離遂行して、結晶化することを特徴とする薄膜トラン
ジスタの製造方法。 - 【請求項２】請求項１記載において、上記非晶質シリコ
ン膜の代りに、多結晶シリコンをシリコン自己イオン注
入により非晶質化させて用いることを特徴とする薄膜ト
ランジスタの製造方法。 - 【請求項３】請求項１記載において、上記基板（３１）
が、シリコンウェハー又はガラス基板であることを特徴
とする薄膜トランジスタの製造方法。 - 【請求項４】平板ディスプレー装置の薄膜トランジスタ
を製造する方法において、 基板（５１）の上に多結晶シリコン薄膜（５２）を形成
し、活性領域（５２ａ）を定義及び形成する工程と、 上記活性領域（５２ａ）及び露出された上記基板の表面
の上に、ゲート酸化膜（５４）を形成する工程と、 上記活性領域（５２ａ）の上に横切って形成されてお
り、互いに平行で一端が接続された二つのゲート電極
（５５）を形成して、上記活性領域（５２ａ）に二つの
チャンネルが形成されるようにする工程と、 不純物を注入して、上記活性領域の両端にソース／ドレ
イン領域（５３）を形成する工程と、 次いで、所定パターンの酸化膜（５６）を蒸着した後、
金属を成膜して透明電極（５７）を形成する工程とを含
むことを特徴とする液晶ディスプレー用薄膜トランジス
タの製造方法。 - 【請求項５】請求項４記載において、上記多結晶シリコ
ン薄膜（５２）は、３００Å乃至２０００Åの厚さに形
成され、上記基板（５１）上に形成された非晶質シリコ
ンを熱処理して形成されることを特徴とする液晶ディス
プレー用薄膜トランジスタの製造方法。 - 【請求項６】請求項４記載において、上記ゲート酸化膜
（５４）は、３００Å乃至１５００Åの厚さに形成され
ることを特徴とする液晶ディスプレー用薄膜トランジス
タの製造方法。 - 【請求項７】請求項４記載において、上記不純物は、Ｎ
−チャンネル薄膜トランジスタである場合、Ａｓ+とＰ+
の中いずれかの一つであり、Ｐ−チャンネル薄膜トラン
ジスタである場合、Ｂ+とＢＦ2の中いずれかの一つであ
ることを特徴とする液晶ディスプレー用薄膜トランジス
タの製造方法。 - 【請求項８】請求項４記載において、上記ゲート電極
（５５）は、多結晶シリコンとシリサイド及び金属膜中
いずれかの一つにより形成されることを特徴とする液晶
ディスプレー用薄膜トランジスタの製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92-25025 | 1992-12-22 | ||
| KR1019920025019A KR950013796B1 (ko) | 1992-12-22 | 1992-12-22 | 액정 디스플레이용 박막 트랜지스터의 제조방법 |
| KR1019920025025A KR960004903B1 (ko) | 1992-12-22 | 1992-12-22 | 반도체장치의 제조방법 |
| KR92-25019 | 1992-12-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738118A true JPH0738118A (ja) | 1995-02-07 |
Family
ID=26629439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5324292A Pending JPH0738118A (ja) | 1992-12-22 | 1993-12-22 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738118A (ja) |
Cited By (7)
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|---|---|---|---|---|
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| KR100611743B1 (ko) * | 2001-12-19 | 2006-08-10 | 삼성에스디아이 주식회사 | 멀티플 게이트 박막 트랜지스터 |
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-
1993
- 1993-12-22 JP JP5324292A patent/JPH0738118A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980526 |