KR950013796B1 - 액정 디스플레이용 박막 트랜지스터의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 박막 트랜지스터 구조를 나타내는 단면도.
제 2 도는 제 1 도에서 보인 박막 트랜지스터의 평면도.
제 3 도는 본 발명에 의한 박막 트랜지스터 구조를 나타내는 단면도.
제 4 도는 본 발명에 의한 박막 트랜지스터 구조를 나타내는 평면도.
제5a도 내지 제5b도는 본 발명에 의한 박막 트랜지스터의 제조 공정들을 보인 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,10 : 기판 2,20 : 다결정 실리콘 박막
3,30 : 게이트 산화막 4,40 : 게이트 전극
5,50 : 산화막 6,60 : 금속막 혹은 투명도전막
본 발명은 액정 디스플레이용 박막 트랜지스터와 그 제조방법에 관한 것이다.
종래의 박막 트랜지스터의 구조는, 제 1 도와 제 2 도에 도시된 바와같이, 일반적인 MOS(Metal Oxide Semiconductor)전계효과 트랜지스터의 구조와 비슷하다.
종래의 박막 트랜지스터는 다음의 제조방법에 의해 제조된다.
제 1 도에 도시된 바와같이, 유리 혹은 석영기판(1) 위에 저압화학 증착법으로 두께 500Å~1500Å의 비정질 실리콘 박막을 증착한 후 결정화 한다.
그 결과로서, 얻은 다결정 실리콘 박막(2)을 활성층으로 사용한다.
이어, 리소그라피 기술 및 식각기술을 이용하여 활성층을 정의 및 형성한 다음, 게이트 산화막(3)을 저압화학 증착법이나 플라즈마 화확증착법을 이용하여 상기 석영기판(1) 및 활성층으로서의 다결정 실리콘 박막(2)상에 증착한다.
이어 게이트 재료인 다결정 실리콘 박막을 상기 게이트 산화막(3)상에 증착하여, 패터닝(patterning)에 의해 게이트 전극(4)을 만든다.
다음 소정 패턴의 산화막(5)을 상기 게이트 산화막(3) 및 게이트 전극(4)상에 형성한다.
다결정 실리콘막(2)에 이온주입하여 소오스/드레인(2a)을 만든다.
최종적으로, 금속을 중착한 후 투명전극(6)을 형성하고 열처리하면, 제 1 도에 도시된 종래의 박막 트랜지스터 구조를 가진 소자가 제조된다.
제 2 도는 제 1 도에 도시된 종래의 박막 트랜지스터의 평면도로서 다결정 실리콘 박막(2)의 소오스/드레인(2a)상에 콘택트홀을 통해서 투명전극(6)이 형성되어 있고 또한 상기 다결정 실리콘 박막(2)상에서 하나의 전극으로 가로질러 게이트 전극(4)이 형성되어 있으며, 그리고 상기 다결정 실리콘막(2)에서 떨어져 있는 위치에서 다른 콘택트홀을 통하여 상기 게이트 전극이 투명한 금속전극에 의해 접속되는 구성을 개시하고 있다.
이러한 구조를 갖는 종래의 박막 트랜지스터에 있어서는, 액정 디스플레이의 동작전압에서 게이트와 드레인 사이에 전계가 집중되어 누설전류가 크게 발생되고, 게이트 전극에 의해 구동되는 활성층의 채널면적이 넓으면 넓을수록 수소화 효과가 감소하기 때문에 장시간의 수소화 과정이 필요한 단점이 있었다.
따라서, 본 발명은 누설전류를 감소시키고 수소화 효과를 향상시켜 보다 성능이 우수한 박막 트랜지스터를 제조하는 것을 목적으로 한다.
이와같은 목적을 달성하기 위해 본 발명에서는 제 3 도 및 제 4 도와 같이 이중게이트와 다중채널을 갖는 박막 트랜지스터를 제안한다.
즉, 본 발명에 의한 평판 디스플레이 장치용 박막 트랜지스터의 제조방법은 평판 디스플레이 장치의 박막 트랜지스터를 제조하는 방법에 있어서, 기판 위에 다결정 실리콘 박막을 형성하는 공정과, 상기 다결정 실리콘 박막의 양측이 연결되고 층간 부분이 이격되어 줄무늬 형상을 이루어 다중채널을 형성할 수 있는 활성영역을 정의 및 형성하는 공정과, 상기 활성영역 및 노출된 상기 기판의 표면위에 게이트 산화막을 형성하는 공정과, 상기 활성영역상에 가로질러 서로 평행하고 일단이 접속된 두개의 게이트 전극을 형성하는 공정과 상기 활성영역에 불순물을 주입하여 소오스/드레인 영역을 형성하는 공정과, 이어 산화막을 증착한 다음 금속 또는 투명전도막을 증착하여 금속전극 또는 투명전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
상기의 방법에서, 상기 다결정 실리콘 박막은 300Å 내지 2000Å의 두께로 형성되고, 상기 기판상에 형성된 비정질 실리콘을 열처리 하여 형성된다.
또한, 상기 게이트 산화막은 300Å 내지 1500Å의 두께로 형성된다.
게다가, 상기 불순물은 N-채널 박막 트랜지스터인 경우 As+와 P+중 어느 하나이고, P-채널 박막 트랜지스터인 경우 B+와 BF2중 어느 하나를 사용한다.
상기 게이트 전극은 다결정 실리콘과 실리상티드 및 금속막중 어느 하나에 의해 형성된다.
이러한 방법에 의해, 이중 게이트 및 다중채널 구조를 갖는 박막 트랜지스터를 제조할 수 있는 것이다.
이제부터 제5a도 내지 제5c도를 참조하여 본 발명의 박막 트랜지스터의 제조공정을 상세히 설명한다.
제5a도에 있어서, 깨끗이 세척한 유리 혹은 석영기판(10) 위에 저압화학 증착법을 이용하여 두께 300Å~2000Å 정도의 비정질 실리콘 박막을 증착한 다음, 열전기로 또는 급속 열처리 방법이나 레이저를 이용하여 결정 실리콘 박막(20)을 만든다.
통상의 사진식각 방법에 의해 소정부분을 제외한 나머지 부분의 다결정 실리콘 박막(20)을 제거하여 활성영역(20a,21)을 한정한다.
상기에서, 활성영역(20a,21)을 이루는 다결정 실리콘 박막(20)은 다중채널을 형성할 수 있도록 양측(20)이 서로 연결되고 중간부분(20a)이 서로 분리되도록 하여 석영기판(10)을 노출시킨다.
그러므로 활성영역(20a,21)은 중간부분(20a)이 다수개의 줄무늬 형상을 이룬다.
제5b도에 있어서, 상기 기판(10)과 상기 다결정 실리콘 박막의 활성영역(20a)위에 두께 300Å~1500Å정도의 게이트 산화막(30)을 형성한다.
이때, 상기 게이트 산화막(30)은 다수개의 줄무늬를 이루는 활성영역(20a)의 사이에서는 석영기판(10)과 접촉된다.
그 다음 상기 게이트 산화막(30) 위에 다결정 실리콘, 실리사이드 혹은 금속막을 증착한 후 사진식각법으로 서로 평행한 이중 게이트 전극(40)을 형성한다.
그 다음 불순물을 상기 다결정 실리콘 박막(20)내에 이온주입하여 소오스, 드레인 영역(21)을 형성한다.
상기 소오스/드레인 영역의 형성공정에서, N-채널 박막 트랜지스터를 제조할 경우에는 As+이온이나 P+이온을 5×1014/cm 이상 주입하고, P-채널 박막 트랜지스터를 제조할 경우에는 B+이나 BF2를 5×1014/c 이상 이온을 주입한다.
제5c도에 도시된 바와같이, 저온화학 증착법을 이용하여 상기 게이트 전극(40)과 상기 게이트 산화막(30)상에 두께가 5000Å~7000Å 정도의 산화막(50)을 증착한 후, 사진식각법을 이용하여 상기 소오스/드레인영역(21)상에 전극접촉 부분을 형성하며, 이 전극접촉 부분을 통하여 소오스/드레인 영역과의 전기적 접속을 위하여 금속막 혹은 투명도 전막(60)을 증착한다.
이와같이, 게이트, 소오스, 드레인 전극을 형성한 후, 수소 분위기에서 이 기판을 수소화 하여 제 3 도에 도시된 본 발명의 박막 트랜지스터를 제조한다.
상기에서, 활성영역(20a)과 게이트 전극(40)이 중첩된 부분이 작아 채널의 길이와 폭을 감소되어 있으므로 수소화가 빠른 속도로 이루어 진다.
제 4 도는 제 3 도에 도시된 박막 트랜지스터의 평면도로서, 다결정 실리콘 박막(20)상에 평행하되 일단에서는 접속된 두개의 게이트 전극(40)이 형성된 구조를 개시하고 있다.
상기에서, 두개의 게이트 전극(40)은 게이트와 드레인 사이에 걸리는 전압을 2등분 하여 분산시켜 각각에서 발생되는 전계를 감소시킨다.
그러므로 게이트 전압이 0V 이하일 때 드레인으로 흐르는 누설전류의 생성을 감소시킨다.
따라서, 본 발명은 이중 게이트, 다중채널의 구조를 갖는 N-채널 박막 트랜지스터 혹은 P-채널 박막 트랜지스터를 제조하여 종래의 박막 트랜지스터 구조의 문제점인 누설전류를 감소시키고 수소화 효과를 증가시켜 보다 양호한 소자특성을 얻을 수 있다.
Claims (5)
- 평판 디스플레이 장치의 박막 트랜지스터를 제조하는 방법에 있어서, 기판(10) 위에 다결정 실리콘 박막(20)을 형성하는 공정과, 상기 다결정 실리콘 박막(20)의 양측이 연결되고 층간 부분이 이격되어 줄무늬 형상을 이루어 다중채널을 형성할 수 있는 활성영역(20a)을 정의 및 형성하는 공정과, 상기 활성영역(20a) 및 노출된 상기 기판의 표면위에 게이트 산화막(30)을 형성하는 공정과, 상기 활성영역(20a)상에 가로질러 서로 평행하고 일단이 접속된 두개의 게이트 전극(40)을 형성하는 공정과, 상기 활성영역(20a)에 불순물을 주입하여 소오스/드레인 영역(21)을 형성하는 공정과, 이어 산화막(50)을 증착한 다음 금속 또는 투명전도막을 증착하여 금속전극 또는 투명전극(60)을 형성하는 공정을 포함하는 것을 특징으로 하는 액정 디스플레이용 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 다결정 실리콘 박막(20)은 300Å 내지 2000Å의 두께로 형성되고, 상기 기판(10)상에 형성된 비정질 실리콘을 열처리하여 형성되는 것을 특징으로 하는 액정 디스플레이용 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 게이트 산화막(30)은 300Å 내지 1500Å의 두께로 형성되는 것을 특징으로 하는 액정 디스플레이용 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 불순물은 N-채널 박막 트랜지스터인 경우 As+와 P+중 어느 하나이고, P-채널 박막 트랜지스터인 경우 B+와 BF2중 어느 하나인 것을 특징으로 하는 액정 디스플레이용 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 게이트 전극(40)은 다결정 실리콘과 실리사이드 및 금속막 중 어느 하나에 의해 형성되는 것을 특징으로 하는 액정 디스플레이용 박막트랜지스터의 제조방법.
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