JPH0254538A - ｐチヤネル薄膜トランジスタの製造方法 - Google Patents
ｐチヤネル薄膜トランジスタの製造方法Info
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- JPH0254538A JPH0254538A JP20546188A JP20546188A JPH0254538A JP H0254538 A JPH0254538 A JP H0254538A JP 20546188 A JP20546188 A JP 20546188A JP 20546188 A JP20546188 A JP 20546188A JP H0254538 A JPH0254538 A JP H0254538A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁体基板上の半導体膜にｐチ°ヤネル薄膜
トランジスタを製造する方法に関するものである。
トランジスタを製造する方法に関するものである。
本発明は、上記の様なｐチャネル薄膜トランジスタの製
造方法において、炭素または酸素またはこれらを含む物
質とｐ型不純物とを絶縁体基板上の少なくとも非晶質半
導体膜のうちのソース・ドレイン形成領域へ注入し、こ
の非晶買手４体膜で固相成長を行わせてこの非晶質半導
体膜を結晶化させることによって、ソース・ドレイン領
域自体の抵抗及びソース・ドレイン領域のコンタクト抵
抗が低く従って動作速度も速いｐチャネル薄膜トランジ
スタを製造するとかできる様にしたものである。
造方法において、炭素または酸素またはこれらを含む物
質とｐ型不純物とを絶縁体基板上の少なくとも非晶質半
導体膜のうちのソース・ドレイン形成領域へ注入し、こ
の非晶買手４体膜で固相成長を行わせてこの非晶質半導
体膜を結晶化させることによって、ソース・ドレイン領
域自体の抵抗及びソース・ドレイン領域のコンタクト抵
抗が低く従って動作速度も速いｐチャネル薄膜トランジ
スタを製造するとかできる様にしたものである。
薄膜トランジスタの製造に際しては、トランジスタを形
成すべき半導体膜の結晶粒径を大きくして抵抗を低減さ
せたりするために、非晶質半導体膜で固相成長を行わせ
る方法が考えられている（例えば、特開昭６１−１１９
０７９号公報）。
成すべき半導体膜の結晶粒径を大きくして抵抗を低減さ
せたりするために、非晶質半導体膜で固相成長を行わせ
る方法が考えられている（例えば、特開昭６１−１１９
０７９号公報）。
一方、ｐチャネル型の薄膜トランジスタ、特に超薄膜ト
ランジスタでは、ソース・ドレイン形成領域へ８９やＢ
Ｆｚ”等をイオン注入して、ｐ型のソース・ドレイン領
域を形成している。
ランジスタでは、ソース・ドレイン形成領域へ８９やＢ
Ｆｚ”等をイオン注入して、ｐ型のソース・ドレイン領
域を形成している。
ところが、ｎチャネル薄膜トランジスタを製造するため
にＰ−をイオン注入しても（上記特開昭６１−１１９０
７９号公報）、大きな結晶粒径を得ることができるのに
対して、Ｂのイオンを用いると大きな結晶粒径を得にく
かった。
にＰ−をイオン注入しても（上記特開昭６１−１１９０
７９号公報）、大きな結晶粒径を得ることができるのに
対して、Ｂのイオンを用いると大きな結晶粒径を得にく
かった。
これば、Ｂを用いた場合は、Ｐを用いた場合に比べて結
晶化の核の発生率が高いためである。この様にＢを用い
た場合の結晶粒径がＰを用いた場合に比べて小さいこと
は、第２図の反射率や第３図のシート抵抗からも明らか
である。
晶化の核の発生率が高いためである。この様にＢを用い
た場合の結晶粒径がＰを用いた場合に比べて小さいこと
は、第２図の反射率や第３図のシート抵抗からも明らか
である。
このため、従来のｐチャネル薄膜トランジスタでは、第
４図に示す様に、ソース・ドレイン領域１１の結晶粒径
か小さい。この結果、ソース・ドレイン領域１１自体の
抵抗及びソース・ドレイン領域１１のコンタクト抵抗が
低く、従って動作速度も遅かった。
４図に示す様に、ソース・ドレイン領域１１の結晶粒径
か小さい。この結果、ソース・ドレイン領域１１自体の
抵抗及びソース・ドレイン領域１１のコンタクト抵抗が
低く、従って動作速度も遅かった。
本発明によるｐチャネル薄膜トランジスタの製造方法は
、絶縁体基板１２上に非晶質半導体膜１３を形成する工
程と、炭素または酸素またはこれらを含む物質とｐ型不
純物とを少なくとも前記非晶質半導体膜１３のうらのソ
ース・ｌ・レイン形成領域１６へイオン注入する工程と
、前記・イオン注入を行った前記」Ｌ晶質半導体膜１３
で同相成長を行わせてこの非晶質半導体膜１３を結晶化
させる工程とを夫々具備している。
、絶縁体基板１２上に非晶質半導体膜１３を形成する工
程と、炭素または酸素またはこれらを含む物質とｐ型不
純物とを少なくとも前記非晶質半導体膜１３のうらのソ
ース・ｌ・レイン形成領域１６へイオン注入する工程と
、前記・イオン注入を行った前記」Ｌ晶質半導体膜１３
で同相成長を行わせてこの非晶質半導体膜１３を結晶化
させる工程とを夫々具備している。
本発明によるｐチャネル薄膜トランジスタの製造方法で
は、少なくともソース・ドレイン形成領域１６において
、結晶化の核の発生率が極めて低いので、結晶粒径の大
きなソース・ドレイン領域１１を形成することができる
。
は、少なくともソース・ドレイン形成領域１６において
、結晶化の核の発生率が極めて低いので、結晶粒径の大
きなソース・ドレイン領域１１を形成することができる
。
以下、本発明の一実施例を第１図を参照しながら説明す
る。
る。
本実施例では、第１Ａ図に示す石英基板１２上の全面に
、ＣＶＤで多結晶Ｓｉ膜をまず堆積させる。
、ＣＶＤで多結晶Ｓｉ膜をまず堆積させる。
そして、この多結晶Ｓｉ膜の全面へＳｉ” （図示せず
）をイオン注入することによってこの多結晶Ｓｉ膜を一
旦非晶質Ｓｉ膜１３とし、更にこの非晶質Ｓｉ膜１３を
第１Ａ図に示す様にパターニングする。
）をイオン注入することによってこの多結晶Ｓｉ膜を一
旦非晶質Ｓｉ膜１３とし、更にこの非晶質Ｓｉ膜１３を
第１Ａ図に示す様にパターニングする。
なお、石英基板１２上に最初がら非晶質Ｓｉ膜１３を形
成する様にすれば、上述のＳｉ”のイオン注入は不要で
ある。
成する様にすれば、上述のＳｉ”のイオン注入は不要で
ある。
その後、非晶質Ｓｉ膜１３上や石英基板１２上の全面に
５ｉｎ２膜及び多結晶Ｓｉ膜を堆積させ、これらの多結
晶Ｓｉ膜及びＳｉ０ｇ膜を第１Ａ図に示す様にパターニ
ングすることによって、ゲート電極１４及びゲート絶縁
膜１５を形成する。
５ｉｎ２膜及び多結晶Ｓｉ膜を堆積させ、これらの多結
晶Ｓｉ膜及びＳｉ０ｇ膜を第１Ａ図に示す様にパターニ
ングすることによって、ゲート電極１４及びゲート絶縁
膜１５を形成する。
次に、非晶質Ｓ１膜１３のうちのソース・ドレイン形成
領域１６とゲート電極１４とに、Ｂｏ及びＣＯ” １７
をイオン注入する。なお、Ｂｏとｃｏ＋とは同時にイオ
ン注入してもよ（、一方と他方とを順次にイオン注入し
てもよい。また、Ｂ１の代りにＢＦ“を用いてもよい。
領域１６とゲート電極１４とに、Ｂｏ及びＣＯ” １７
をイオン注入する。なお、Ｂｏとｃｏ＋とは同時にイオ
ン注入してもよ（、一方と他方とを順次にイオン注入し
てもよい。また、Ｂ１の代りにＢＦ“を用いてもよい。
そして、この状態で６００ ’ｃ程度の熱処理を行うこ
とによって、非晶質Ｓｉ膜１３で固相成長を行わせる。
とによって、非晶質Ｓｉ膜１３で固相成長を行わせる。
するとソース・ドレイン形成領域１６では、Ｂ。
をイオン注入されているにも拘らず、ｃｏ゛もイオン注
入されているために、結晶化の核の発生率が極めて低い
。例えば、Ｂｏのみのイオン注入では、０．５時間程度
の熱処理で核が発生し始めるが、ｃｏ”を５ Ｘ １０
”ｃｍ−２程度までイオン注入すると、１４６時間程
度まで熱処理を行わなければ核が発生し始めない。
入されているために、結晶化の核の発生率が極めて低い
。例えば、Ｂｏのみのイオン注入では、０．５時間程度
の熱処理で核が発生し始めるが、ｃｏ”を５ Ｘ １０
”ｃｍ−２程度までイオン注入すると、１４６時間程
度まで熱処理を行わなければ核が発生し始めない。
この結果、第１Ｂ図に示す様に、第４図に示したー従来
例よりも結晶粒径の大きなソース・ドレイン領域１１が
形成される。なお、ゲート電極１４へもＣＯ゛をイオン
注入しているので、ゲート電極１４でも結晶粒径を大き
くすることができる。
例よりも結晶粒径の大きなソース・ドレイン領域１１が
形成される。なお、ゲート電極１４へもＣＯ゛をイオン
注入しているので、ゲート電極１４でも結晶粒径を大き
くすることができる。
以上の様な本実施例で製造したｐチャネル薄膜トランジ
スタでは、ソース・ドレイン領域１１自体及びゲート電
極１４自体の抵抗並びにソース・ドレイン領域１１のコ
ンタクト抵抗が低く、従って動作速度も速い。
スタでは、ソース・ドレイン領域１１自体及びゲート電
極１４自体の抵抗並びにソース・ドレイン領域１１のコ
ンタクト抵抗が低く、従って動作速度も速い。
なお、非晶質Ｓｉ膜１３の結晶化を抑制するために本実
施例ではＣＯ＋をイオン注入したが、Ｃや０の単体原子
のイオンを用いることもでき、Ｃや０を含む他の分子の
イオンを用いることもできる。
施例ではＣＯ＋をイオン注入したが、Ｃや０の単体原子
のイオンを用いることもでき、Ｃや０を含む他の分子の
イオンを用いることもできる。
本発明によるｐチャネル薄膜トランジスタの製造方法で
は、結晶粒径の大きなソース・ドレイン領域を形成する
ことができるので、ソース・ドレイン領域自体の抵抗及
びソース・ドレイン領域のコンタクト抵抗が低く従って
動作速度も速いｐチャネル薄膜トランジスタを製造する
ことができる。
は、結晶粒径の大きなソース・ドレイン領域を形成する
ことができるので、ソース・ドレイン領域自体の抵抗及
びソース・ドレイン領域のコンタクト抵抗が低く従って
動作速度も速いｐチャネル薄膜トランジスタを製造する
ことができる。
第１図は本発明の一実施例を順次に示す側断面図、第２
図及び第３図は注入イオンの種類と反射率及びシート抵
抗との夫々の関係を示すグラフ、第４図は本発明の一従
来例によって製造したｐチャネル薄膜トランジスタを示
しており第１Ｂ図に対応する側断面図である。 なお図面に用いた符号において、 １１−・−・・−・−ソース・ドレイン領域１２−・−
・・・・−石英基板 １３ ・・・−・−一−−−−・−非晶質Ｓｉ膜１６
・・−・−・−ソース・ドレイン形成’６Ｍ 域である
。
図及び第３図は注入イオンの種類と反射率及びシート抵
抗との夫々の関係を示すグラフ、第４図は本発明の一従
来例によって製造したｐチャネル薄膜トランジスタを示
しており第１Ｂ図に対応する側断面図である。 なお図面に用いた符号において、 １１−・−・・−・−ソース・ドレイン領域１２−・−
・・・・−石英基板 １３ ・・・−・−一−−−−・−非晶質Ｓｉ膜１６
・・−・−・−ソース・ドレイン形成’６Ｍ 域である
。
Claims (1)
- 【特許請求の範囲】 絶縁体基板上に非晶質半導体膜を形成する工程と、 炭素または酸素またはこれらを含む物質とｐ型不純物と
を少なくとも前記非晶質半導体膜のうちのソース・ドレ
イン形成領域へイオン注入する工程と、 前記イオン注入を行った前記非晶質半導体膜で固相成長
を行わせてこの非晶質半導体膜を結晶化させる工程とを
夫々具備するｐチャネル薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20546188A JPH0254538A (ja) | 1988-08-18 | 1988-08-18 | ｐチヤネル薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20546188A JPH0254538A (ja) | 1988-08-18 | 1988-08-18 | ｐチヤネル薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0254538A true JPH0254538A (ja) | 1990-02-23 |
Family
ID=16507262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20546188A Pending JPH0254538A (ja) | 1988-08-18 | 1988-08-18 | ｐチヤネル薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0254538A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5318919A (en) * | 1990-07-31 | 1994-06-07 | Sanyo Electric Co., Ltd. | Manufacturing method of thin film transistor |
| JPH0738118A (ja) * | 1992-12-22 | 1995-02-07 | Korea Electron Telecommun | 薄膜トランジスタの製造方法 |
| US6700133B1 (en) | 1994-03-11 | 2004-03-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device |
-
1988
- 1988-08-18 JP JP20546188A patent/JPH0254538A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5318919A (en) * | 1990-07-31 | 1994-06-07 | Sanyo Electric Co., Ltd. | Manufacturing method of thin film transistor |
| JPH0738118A (ja) * | 1992-12-22 | 1995-02-07 | Korea Electron Telecommun | 薄膜トランジスタの製造方法 |
| US6700133B1 (en) | 1994-03-11 | 2004-03-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device |
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