JPH03224241A - 絶縁ゲート電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピュータなどの電子機器に多く用いら
れているＭ　Ｉ　Ｓ　Ｆ　ＥＴ　（ＭｅｔａｌＩｎｓｕ
ｌａｔｏｒ−８ｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ
−Ｅｆｆｅｃｔ　−Ｔｒａｎｓｉｓｔｏｒ）タイプの半
導体装置及びその製造方法に関する。

〔発明の概要〕

この発明は、ＭＩＳＦＥＴのソース及びドレイン領域の
形成工程において、ソース及びドレイン領域となる不純
物領域を、半導体表面に不純物吸着層を形成する事によ
り、抵抗値が充分小さく、且つ、非常に浅いソース及び
ドレイン領域を形成し、その結果、信号伝達速度の速い
、且つ非常に小さな半導体装置を得る事ができる半導体
装置の製造方法である。

〔従来の技術〕

従来、半導体領域の上にゲート絶縁膜を介して形成され
たゲート電極から構成されている絶縁ゲート電界効果ト
ランジスタが知られている。この絶縁ゲート電界効果ト
ランジスタの従来の製造方法を説明する。まず、半導体
基板の表面に選択酸化によるフィールド酸化膜を形成し
た後に、ゲート酸化膜及び多結晶シリコン膜を堆積する
。

次に多結晶シリコン膜をバターニングしてゲート電極を
設け、フィールド酸化膜上にはレジストを塗布した後、
ゲート電極をマスクにしてＰ型不純物であるボロンをイ
オン注入によりゲート酸化膜を介して、Ｎ型シリコン基
板の表面に打ち込み、Ｐ＋型ソース領域及びＰ＋型ドレ
イン領域を形成していた。

〔発明が解決しようとする課題〕

しかし、上述した従来の半導体装置の製造方法は、ソー
ス領域及びドレイン領域の形成をイオン注入で行ってい
る為に、 （１）　　不純物分布がガウス分布になってしまう為に
浅い不純物領域を形成できない。

（２）ゲート酸化膜を介して、高エネルギーの原子を基
板表面に打ち込むので、ゲート絶縁膜を薄くすると、ゲ
ート絶縁膜が破壊されてしまう。

（３）イオン注入された半導体基板表面に結晶欠陥が生
じる。

以上の様な欠点があり、その結果、信号伝達速度の速い
小さな半導体装置を製造する事が困難であった。

〔課題を解決する為の手段〕

そこで、この発明は、従来のこの様な欠点を解決する為
に、ソース領域及びドレイン領域を、半導体基板表面に
不純物吸着層を形成しこの不純物吸着層を拡散源とした
不純物拡散を行なって形成している。

〔作　　用〕

前記方法によれば非常に浅いソース・ドレイン領域を設
けた微細な高速の半導体装置を得る事ができる。

〔実　施　例〕

以下に、この発明の半導体装置の製造方法の実施例を図
面に基づいて説明する。半導体領域の表面に半導体装置
を形成する場合、半導体領域としては、半導体基板、半
導体基板表面に形成された半導体領域、あるいは、絶縁
基板上に設けた半導体薄膜かある。

［第１実施例］ 第１図（ａ）〜（ｅ）は、半導体領域として、Ｎ型シリ
コン基板１を用いた場合についての本発明の第１の実施
例である。まず、第１図（ａ）の様に、Ｎ型シリコン基
板１の上にゲート酸化膜２を形成する。次に、ゲート酸
化膜２の上にゲート電極３を第１図（ｂ）の様に形成す
る。次に、第１図（Ｃ）の様に、ゲート電極３をマスク
にしてゲート酸化膜２をリムーブ又は除去してＮ型シリ
コン基板１の表面を露出する。次に、第１図（ｄ）に示
す様に、露出したＮ型シリコン基板１の表面にボロン吸
着層４を形成する。但し、第１図（ｄ）の工程において
は、ボロンの吸着層あるいはボロンを含む化合物の吸着
層の形成と同時に、ジボランガス導入時の基板温度及び
ジボランガス導入圧力で決まるボロンのバルク中への拡
散もある程度同時進行しているが、この事も含めて以下
の実施例においてもすべて、第１図（ｄ）に相当する工
程を単に不純物吸着層を形成する工程と呼ぶ事にする。

次に８００℃〜９００℃の熱処理をする事により、第１
図（ｅ）の様なＰ＋型ソース領域５及びＰ＋型ドレイン
領域６を設けたＮ型ＭＯＳ　（Ｍｅｔａ１０ｘｉｄｅ　
−Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）　トランジスタをつく
る事ができる。Ｐ型ソース及びドレイン領域に多くのボ
ロンをドーピングする為には、シリコン基板表面にボロ
ン吸着層を形成する際、Ｂ　２　Ｈｅガス等の導入圧力
を高めるか、導入時間を長くすればよい。

第２図は本発明の要部をなす清浄化工程、吸着工程及び
拡散工程の一連の処理を一貫して行う為の装置の概略を
示すブロック図である。

不活性膜によって被覆されたシリコン半導体基板１は石
英製の真空チャンバ１２の内部中央付近にセットされる
。基板ｌの温度は赤外線ランプ加熱方式あるいは抵抗加
熱方式を用いた加熱系１３を制御する事により、所定の
温度に保持される。真空チャンバ１２の内部はターボ分
子ポンプを主排気ポンプとした複数のポンプから構成さ
れた高真空排気系１４により高真空に排気可能となって
いる。

真空チャンバ１２の内部の真空度は圧力計１５を用いて
常時モニタリングされている。シリコン基板１の搬送は
、真空チャンバ１２に対してゲートバルブ１６ａを介し
て接続されたロード室１７と真空チャンバ１２との間で
、ゲートバルブｌｅａを開いた状態で搬送機構１８を駆
動して行われる。なお、ロード室１７は、基板１のロー
ド室■７への出入れ時と搬送時を除いて、通常はゲート
バルブ１６ｂを開いた状態でロード室排気系１９により
高真空に排気されている。真空チャンバ１２にはガス導
入制御系２０を介してガス供給源２１か接続されている
。ガス供給源２１は前述した一連の処理を行うのに必要
な原料ガスを貯蔵した複数のガスボンベを内蔵している
。ガス供給源２１から真空チャンバ１２へ導入される原
料ガスの種類、導入圧力及び導入時間等は、ガス導入制
御系２０を用いてコントロールされる。

第３図に、ソース領域５及びドレイン領域６を形成する
不純物ドーピング層形成工程におけるプロセスフローチ
ャートを示す。まず、真空度が１０’Ｐａ台程度以下の
雰囲気中で半導体基板表面を８５０℃程度かそれ以上に
加熱する。次に、数分間の雰囲気安定化後、水素を１０
’　Ｐ　ａ程度導入する。この水素によって、シリコン
基板１に形成されていた約３０八以下の自然酸化膜かり
ムーブされ、表面の清浄化がなされる。この結果、活性
化されたシリコン原子が表面に露出する。但し、上述の
清浄化の方法はひとつの例を示すものであり、本発明の
主要な工程である表面清浄化工程は上述の方法に限定さ
れるものではない。例えば、ＨＦガスを導入する事によ
っても自然酸化膜の除去は可能であり、Ａｒの逆スパツ
タ法を用いる事も有効である。更に、自然酸化膜の形成
が抑制される様な前処理例えば希フッ酸洗浄などを施す
事により、自然酸化膜を除去する工程が殆んどあるいは
全く省略される事もあり得る。次に、半導体基板表面を
８２５℃程度に保ちながらジボランガス（Ｂ２Ｈ６）の
様な、ボロンを含む化合物ガスを圧力１Ｏ−２Ｐａ程度
で１００秒間導入し、シリコン基板１の表面にボロン吸
着層を形成する。

第４図は、第３図のプロセスフローによって形成された
ボロン不純物濃度の表面からの分布である。不純物濃度
のピーク及びドーズ量は、ボロン吸着層を形成する際の
ジボランガスの導入圧力又は導入時間を増減する事で加
減できる。

第５図は、前記したボロン吸着層形成後、８５０℃で３
０分の熱処理を行ってボロン吸着層を拡散源とする固参
目拡散及び活性化を行った後のボロン不純物ｌ農度の表
面からの分布である。この様に８００℃〜９００℃の熱
処理を行う事により、ソース領域５及びドレイン領域６
の比抵抗を小さくする事ができる。

本発明の半導体装置の製造方法によれば、ソース領域５
及びドレイン領域６は、シリコン基板１の表面から浅い
領域に形成できる為、ＭＯＳトランジスタを小さく形成
できる。また、不純物領域の形成を化学的な吸着で行っ
ている為にトランジスタにダメージ、あるいは欠陥を形
成しない。

本発明の第１の実施例として、ボロンを不純物として導
入したＰ型ＭＯＳトランジスタの場合について説明した
。ボロンの場合、Ｎ型の砒素に比べ拡散係数が大きいの
で、特に、本発明によるメリットが大きい。しかし、ア
ンチモンなどのＮ型の不純物をソース及びドレイン領域
として形成するＮ型ＭＯＳトランジスタに適用できる事
は言うまでもない。また、半導体基板としては、シリコ
ンだけでなくゲルマニウムでもよい。またゲート絶縁膜
としては、シリコン酸化膜に限定する必要はない事は言
うまでもない。

〔第２実施例コ 次に、この発明の半導体装置の製造方法の第２の実施例
を工程順断面図である第６図に基づいて説明する。この
実施例は、ソース領域及びドレイン領域を半導体基板表
面での不純物吸着と拡散を繰り返し行う事によって形成
するものである。

この方法によれば、ソース及びドレイン領域の接合の深
さや表面近傍の不純物濃度を自由に制御する事か可能で
ある。まず、第６図（ａ）の様に、Ｎ型シリコン基板１
０１の上にゲート酸化膜１０２を形成する。次に、ゲー
ト酸化膜１０２の上にゲート電極１０３を第６図（ｂ）
の様に形成する。次に、第６図（Ｃ）の様に、ゲート電
極】０３をマスクにしてゲート酸化膜１０２をリムーブ
してＮ型シリコン基板１０１の表面を露出する。次に、
第６図（ｄ）に示す様に、露出したＮ型シリコン基板１
０１の表面に第１のボロン吸着層１０４を形成し、拡散
及び活性化の後（第６図（ｅ））、再び、第２のボロン
吸着層１０４を形成しく第６図（ｒ））、拡散及び活性
化を行う事により、第６図（ｇ）の様なＰ＋型ソース領
域１０５、及びＰ＋型ドレイン領域１（１６を設けたＭ
　ＯＳ　（Ｍｅｔａｌ　−０ｘｉｄｅ　−Ｓｅｍ１ｃｏ
ｎｄｕｃｔｏｒ）　トランジスタを作る事かできる。Ｐ
型ソース及びドレイン領域に多くのボロンをドーピング
する為には、ボロン吸着層形成と拡散、活性化を繰り返
し行う事により可能になる。第６図（ａ）から（ｇ）の
実施例は、ボロン吸着層形成と拡散・活性化を２回繰り
返し形成した場合の実施例である。

第７図にソース領域及びドレイン領域を形成する不純物
ドーピング層形成工程におけるプロセスフローを示す。

先ず、真空度がｌＸｌ０−２Ｐａ程度の雰囲気に半導体
基板をさらす。次に、数分間の雰囲気安定化後水素を導
入する。この水素によって、シリコン基板１０１に形成
されていた約３０八以下の自然酸化膜がリムーブされ、
表面の清浄化がなされる。この結果、活性化されたシリ
コン原子が表面に露出する。但し、表面の活性化を行う
場合、必ずしも水素が必要ではない。本質的には、表面
の清浄化の条件は真空度と基板温度との関係で決められ
る。次にジボランガス（Ｂ２Ｈ６）の様なボロンを含む
化合物を約ＩＸｌ［］−２Ｐａ程度導入し、シリコン基
板ｌｏｔの表面にボロン吸着層を形成する。次に、熱処
理によってボロンを基板内部に拡散して活性化する。

第８図は、ボロン吸着層形成と拡散を２回繰り返して形
成した第２の実施例で得られたあるサンプルに対してｎ
１定された不純物領域表面からのボロン不純物濃度分布
である。吸着層形成と拡散を１回ずつしか行わなかった
ときには、点線で示す様に表面近傍の不純物濃度が低く
なってしまう。

これに対し、１度不純物吸着と拡散を行った後、もう１
度、吸着・拡散を行ってやれば、実線で示す様に表面近
傍の不純物濃度を高くする事ができ、それにより抵抗値
を低くする事ができる。　第９図は、第２の実施例で得
られた他のサンプルの不純物領域表面からのボロン不純
物濃度分布である。

点線で示す様に１度目の吸着・拡散で接合を表面から深
く形成させ、且つ２度目もしくは３度目の吸着・拡散に
よって、実線で示す様に表面近傍の不純物濃度を高くす
る事かできる。以上の例以外ても、不純物吸着層形成時
の導入ガス圧力及び熱処理温度あるいは、吸着・拡散の
繰り返し回数を変える事により、ソース及びドレイン領
域の不純物濃度及び接合の深さを自由に制御できる。

この発明の第２の実施例は、以上説明した様に、ＭＩＳ
ＦＥＴのソース及びドレイン領域の形成の為の不純物導
入において、活性化された半導体表面に不純物吸着及び
拡散を繰り返し行う事により、低抵抗で、且つ不純物の
接合深さ及び濃度が自由に制御された不純物領域を形成
する事ができる。

［第３実施例コ 次に、本発明の第３の実施例を図面に基づいて説明する
。この実施例においては、ランプアニル又はビームアニ
ールによる不純物の固相拡散及び活性化を行っている。

この方法によれば、非常に接合の浅いソース・ドレイン
領域を形成でき、半導体基板表面へのダメージを生ずる
事もない。第１Ｏ図（ａ）〜（ｆ’）は、Ｎ型シリコン
基板にＰチャネルＭ　ＯＳ　（Ｍｅｔａし０ｘｉｄｅ　
−５ｅｎｉｃｏｎｄｕｃｔｏｒ）トランジスタを形成す
る場合の本発明の半導体装置の製造方法の第３実施例を
示す工程断面図である。

第１０図＜ａ）は、Ｎ型シリコン基板２０１の上にゲー
ト酸化膜２０２を形成したところを示す。

第１０図（ｂ）は、ゲート酸化膜２０２の上にゲート？
１ｌＳＴｈ２０３を形成したところを示す。

第１０図（Ｃ）は、ゲート電極２０３をマスクにしてゲ
ート酸化膜２０２をリムーブしてＮ型シリコン基板２０
１の表面を露出したところを示す。

第１０図（ｄ）は、Ｎ型シリコン基板２０１の表面を清
浄化する工程である。シリコン基板２０１はバックグラ
ンド圧力がｌＸ１０’Ｐａの真空中におかれ、基板表面
の温度が例えば８５０℃において、水素ガス２０４を水
素の圧力が例えばｔ、３ｘｔｏ−”ｐａとなる様な条件
で一定時間導入する。この工程により、シリコン基！２
２０＋の表面に形成されていた自然酸化膜が除去され、
化学的に活性なシリコン表面が露出する。

第１０図（ｅ）は、シリコン基板２０１の表面にボロン
あるいはボロンを含む化合物の吸着層である不純物吸着
層２０６を形成する工程である。前記第１０図（ｄ）に
おける工程で表面の清浄化が完了後、水素ガス２０４の
導入を停止し、基板表面の温度を例えば８２５℃に設定
し、その設定温度に到達後、第１０図（ｅ）においてシ
リコン基板２０１の表面にボロンを含む化合物ガスであ
るジボランガス（８２Ｈ６）２０５を、ジボランガスの
圧力か例えば１．３Ｘ１０’Ｐａとなる様な条件で一定
時間導入する事によって、ボロンあるいはボロンを含む
化合物の吸着層である不純物吸着層２０６を形成する。

第１Ｏ図（ｆ’）はランプ２０７によるアニールにより
、不純物吸着層２０Ｂの不純物を活性化し、Ｐ＋型ソー
ス領域２０８及びＰ＋型ドレイン領域２０９を形成する
工程である。例えばタングステンハロゲンランプを用い
て、基板表面を加熱し、例えば基板温度１０５０℃で、
例えば１０秒間のアニールを行う。

ラップアニールは、タングステンハロゲンランプでなく
とも、Ｘｅアーク系ランプ等、各種ランプでもよい。そ
の他、各種のレーザーや、電子ビーム等で基板表面をス
キャンしてもよい。なお、以上の様な各種のランプや各
種のビームの強度及びその照射時間は、ソース及びドレ
インの接合深さ狙い値によって適宜増減すればよい。

また、以上の様な各種ランプ又は電子ビーム、レーザー
等によるアニールは、この第３実施例においては、不純
物吸着層２０６の形成に引き続いて、真空装置内で行わ
れているが、第１０図（ｅ）の工程完了後に真空装置か
ら取り出した後で行ってもよい。

第１１図は、第１０図（ａ）〜（ｆ’）に示した一連の
工程に対応したプロセスシーケンスチャートの例である
。第１１図において横軸は時間、縦軸は基板温度とチャ
ンバ内圧力を示している。第１１図かられかる様に、ガ
スを導入していない時のバックグラウンド圧力は常にｌ
Ｘｌ０−４Ｐａ以下の高真空に保たれている。ただし、
ｌＸ１Ｏ’Ｐａのバックグラウンド圧力はこの発明の前
提となるものではなく、本質的に望ましいバックグラウ
ンド圧力は、表面清浄化工程における基板温度、あるい
は雰囲気ガスとの関連で設定される。なお、第１１図に
おいては、不純物吸着層形成の直後に、ラップアニール
が行われた後は、基板温度は下降しているか、ラップア
ニール後に、例えば７００℃〜９００℃で数分から数１
０分の比較的低温のアニールを行えば、より良い電気特
性をもつ接合か形成できる。

第１２図は、第１０図（ａ）〜（ｆ’）または第１１図
に示す一連の工程で得られたサンプルにおける、ボロン
の深さ方向における濃度プロファイルであり、数１００
Å以下の非常に浅い接合か形成される。

以上の様に第３実施例として、ボロンを不純物として導
入したＰ型ＭＯＳトランジスタの場合について説明した
。しかし、ホスフィンや、アルシン、五塩化アンチモン
、三塩化リンなどをＮ型ＭＯＳトランジスタのソース及
びドレイン領域の形成に利用できる事は言うまでもない
。またゲート絶縁膜としても、シリコン酸化膜に限定し
なくともよい。

また、基板温度はその典型例として、表面清浄化の場合
が８５０℃、不純物吸着層形成の場合が８２５℃、ラッ
プアニール時の基板温度が１０５０℃等の数値を示した
。一般に表面清浄化の基板温度としてはバックグラウン
ド圧力及び雰囲気ガスとの関連を含めて８００℃〜１２
００℃なる範囲において、また吸着層形成の基板温度と
しては６００〜９５０℃なる範囲において、更にラップ
アニールについては１０００℃〜１２００℃なる範囲で
、その目的に応じて各工程における条件を適宜選択すれ
ば、この発明が有効に実施できる。

この発明の第３実施例によれば、以上説明した様に、Ｍ
ＩＳＦＥＴのソース領域及びドレイン領域の為の不純物
導入において、活性化された半導体表面に不純物吸着層
を形成後、ラップアニール又はビームアニールをする事
により、接合の浅い不純物層を形成する事かできる。

［第４実施例コ 次に、この発明の半導体装置の製造方法の第４実施例を
第１３図に基づいて説明する。この実施例においては、
ソース領域及びドレイン領域を、半導体基板表面に不純
物吸着層と半導体エピタキシャル層とを交互に形成して
製造する事により、抵抗値が充分小さく且つ非常に浅い
ソース・ドレイン領域を設けた小さ（て高速の半導体装
置を得る事を目的としている。まず、第１３図（ａ）の
様に、Ｎ型シリコン基板３０１の上にゲート酸化膜３０
２を形成する。次にゲート酸化膜３０２の上にゲート電
極３０３を第１３図（ｂ）の様に形成する。次に、第１
３図（ｅ）の様に、ゲート電極３０３をマスクにしてゲ
ート酸化膜３０２をリムーブしてＮ型シリコン基板３０
１の表面を露出する。次に、第１３図（ｄ）に示す様に
、露出したＮ型シリコン基板３０１の表面に第１のボロ
ン吸着層３０４、第１のシリコンエピタキシャル層３０
５、第２のボロン吸着層３０６及び第２のシリコンエピ
タキシャル層３０７を順次形成する。次に、７００℃〜
９００℃の熱処理をする事により、第１３図（ｅ）の様
なＰ＋型ソース領域３０８及びＰ＋型ドレイン領域３０
９を設けたＰ型ＭＯＳトランジスタをつくる事ができる
。Ｐ型ソース及びドレイン領域に多くのボロンをドーピ
ングする為には、ボロン吸着層とシリコンエピタキシャ
ル層を繰り返し形成する事により可能になる。第１３図
＜ａ）〜（Ｃ）の実施例は、ボロンの吸着層とシリコン
エピタキシャル層の形成を２回繰り返した場合の例であ
る。また、ソース領域３０８及びドレイン領域３０９の
形成においては、最後の工程がボロン吸着層でも、シリ
コンエピタキシャル層どちらでもよい。さらに最初の吸
着層はボロン層でもシリコンエピタキシャル層でも良い
。繰り返し数は、ボロン吸着層とシリコンエピタキシャ
ル層の形成膜厚が、ゲート電極３０３と電気的にショー
トしない膜厚にする必要がある。ゲート酸化膜３０２及
び他の酸化膜領域上ノこは、ボロン吸着層及びシリコン
エピタキシャル層は、膜の形成メカニズムによって形成
されない。

第１４図に、ソース領域３０８及びドレイン領域３０９
を形成する不純物ドーピング層形成工程におけるプロセ
スフローを示す。まず、真空度が数ｍＴｏｒｒで８００
℃程度の雰囲気に半導体基板をさらす。次に、数分間の
雰囲気安定化後、水素を導入する。この水素によって、
シリコン基板３０１に形成されていた約３０Å以下の自
然酸化膜がリムーブされ、表面の清浄化がなされる。こ
の結果、活性化されたシリコン原子が表面に露出する。

次に、ジボランガス（８２Ｈ８）の様なボロンを含む化
合物ガスを約１０’　Ｐ　ａ程度導入し、シリコン基板
３０１の表面にボロン吸着層を形成する。なおこれに先
だって下地膜としてシリコンエピタキシャル層を形成し
ても良い。次に、ジクロルシラン（ＳｉＨＣＯ）及び水
素（Ｈ２）を続けて導２ 人する事により、ボロン吸着層の上にシリコン薄膜を成
長する。シランガス（Ｓ　Ｉ　Ｈ４）でもシリコン薄膜
を成長する事ができる。このシリコン薄膜及びボロン吸
着層は清浄化されたシリコン基板に形成され、酸化膜領
域には形成されない。酸化膜上には、シリコン及びボロ
ンの析出する為の核か存在しない為に形成されない。

第１５図は、第１４図のプロセスフローによって形成さ
れたボロン不純物濃度の表面からの分布である。第１吸
着層及び第２吸着層には、多数のボロンが導入されてい
る。また、シリコンエピタキシャル層には、吸着層から
のボロンが拡散によって同様に多数入っている。第１５
図の分布は、吸着層とシリコンエピタキシャル層とを２
回繰り返し形成した場合の図である。さらに、繰り返し
形成する事により、より多数のボロンを導入できる。

第１６図は、導入されたボロン不純物原子数に対する活
性化不純物濃度を示した図である。導入された不純物原
子数か１０２１個程度細根ると、活性化不純物濃度は増
加しなくなる。従って、第１５図の様に、多数のボロン
原子が吸着した層の上に、ボロン原子の少ないシリコン
エピタキシャル層を設ける事により、吸着したボロンを
エピタキシャル層側に拡散して活性化する事ができる。

また、吸着層上にシリコンエピタキシャル層を設ける事
により、吸着ボロンを内側にキャップする効果がある。

導入されたボロンは、外部に拡散せずに効率良く活性化
される事により、ソース領域３０８及びドレイン領域３
０９の比抵抗を小さくする事ができる。第１５図に示し
た分布を形成後、更に、９００℃程度の熱処理をすれば
、はとんど全てのボロン原子か活性化され、抵抗率を小
さくできる。

本発明の第４実施例にかかる半導体装置の製造方法によ
れば、ソース領域３０８及びドレイン領域３０９は、シ
リコン基板３０１の表面から浅い領域に形成できる為、
ソース領域３０８とドレイン領域３０９との間隔を狭く
する事ができる。即ち、ＭＯＳトランジスタを小さく形
成できる。また、不純物領域の形成を化学的な吸着ある
いは、エピタキシャル法で形成している為に、トランジ
スタこダメージ、あるいは欠陥を形成しない。

この発明の第４実施例によれば、以上説明した様に、Ｍ
ＩＳＦＥＴのソース領域及びドレイン領域の為の不純物
導入において、活性化された半導体表面に不純物吸着層
及び半導体エピタキシャル層を繰り返し形成する事によ
り、低抵抗の浅い不純物層を形成する事ができる。

［第５実施例］ 次に、本発明の半導体装置の製造方法の第５実施例を第
１７図に基づいて以下に説明する。この実施例において
は、ソース及びドレイン領域の形成工程を、ソース及び
ドレイン領域となる半導体表面の酸化膜の除去と、不純
物吸着層の形成と、半導体エピタキシャル層の形成と、
さらに特徴部分として絶縁膜の形成と熱処理による不純
物の拡散とから成る様にした。

まず、第１７図（ａ）の様に、Ｎ型シリコン基板４０１
の上にゲート酸化膜４０２を形成する。次に、ゲート酸
化膜４０２の上にゲート電極４０３を第１７図（ｂ）の
様に形成する。次に、第１７図（Ｃ）の様に、ゲート電
極４０３をマスクにしてゲート酸化膜４０２をリムーブ
してＮ型シリコン基板４０１の表面を露出する。次に、
第１７図（ｄ）に示す様に、露出したＮ型シリコン基板
４０１の表面にボロン吸着層４０４を形成する。次に、
第１”７図（ｅ）の様に、ボロン吸着層４０４の上にシ
リコンエピタキシャル層４０５を形成する。次に、第１
７図（ｆ）の様にシリコン酸化膜層４０６を形成する。

次に、７００℃〜９００℃の熱処理をする事により、第
１７図（ｇ）の様なＰ　型ソース領域４０７及びＰ　型
ドレイン領域４０８を設けたＰ型ＭＯＳトランジスタ（
Ｍｅｔａｌ　−Ｏｘｉｄｅ−８ｅｍｉｃｏｎｄｕｃｔｏ
ｒ　トランジスタ）をつくる事がてきる。

第１８図に、前記ボロン吸着層４０４及び前記シリコン
エピタキシャル層４０５を形成する工程におけるプロセ
スフローを示す。まず、Ｎ型シリコン基板４０１の表面
を８００℃程度かそれ以上に加熱した状態で、真空度１
０’Ｐａ台以下の雰囲気におく。

本実施例では、基板温度８５０℃、チャンバー内圧力Ｉ
　Ｘ　１０’Ｐ　ａとした。次に、数分間の雰囲気安定
化後、水素を約１０’Ｐａ程度導入する。この水素によ
って、Ｎ型シリコン基板４０１表面に形成されていた約
３０Å以下の自然酸化膜がリムーブされ、表面の清浄化
がなされる。この結果、活性化されたシリコン原子が表
面に露出する。次に、Ｎ型シリコン基板４０１表面を７
００℃〜９００℃に保持しながら、ジボランガス等のボ
ロンを含む化合物ガスを導入する。本実施例では、基板
表面温度を８２５℃に保持しながらジボランガスを圧力
Ｉ　Ｘ　１０’Ｐａ程度で１００秒間導入する事で、Ｎ
型シリコン基板４０１表面にボロン吸着層４０４を形成
する。次に基板表面温度を７００℃〜９００℃に保持し
ながらＳ　ｉＨ９Ｃｐ　２やＳ　ｉＨ４等シリコンを含
む化合物ガスを導入してボロン吸着層の上にシリコンエ
ピタキシャル層を形成する。尚、ジクロルシラン等の塩
素系ガス又は、Ｓ　ｉＨｉ、とＨＩＪ）を混合して用い
ればシリコン上にのみ選択的にシリコンエピタキシャル
層を形成できる。本実施例では、シリコン基板表面温度
を８２５℃に保持しながら、ジクロルシランガス（Ｓ　
ｉＨ２Ｃｌｌ　２　）を圧力１．３Ｘ１０’Ｐａで１３
分間導入し、膜厚的５０へのシリコンエピタキシャル層
を形成する。尚、シリコンエピタキシャル層の膜厚は、
シリコンエピタキシャル層がゲート電極と電気的にショ
ートしない膜Ｊｖ、にする必要があり、少なくともゲー
ト酸化膜より薄い事が望ましい。以上の様にボロン吸着
層の上にシリコンエピタキシャル層を形成する事により
、ボロンかエピタキシャル層の中に取り込まれて活性化
し易くなる。

第１９図は、第１８図のプロセスフローによって形成さ
れた半完成品におけるシリコンエピタキシャル層表面か
らのボロン不純物濃度分布図である。

不純物濃度のピーク及びドーズ量は、ボロン吸着層を形
成する際のジボランガスの導入圧力や導入時間を増減す
る事で加減できる。

第２０図は前記したシリコンエピタキシャル層形成後、
その上に、シリコン酸化膜層をＣＶＤ　（化学的気相堆
積）、プラズマＣＶＤ、スパッタ等の方法を用いて堆積
した後、８５０℃で３０分間の熱処理を行った後の完成
品における、シリコンエピタキシャル層表面からのボロ
ン不純物濃度分布図である。前記熱処理の温度及び時間
を変化させる事により、ソース及びドレイン領域の接合
深さを望みの値にする事ができる。

本実施例にかかる半導体装置の製造方法によれば、Ｐ＋
ソース領域４０７及びドレイン領域４０８を非常に浅く
形成する事ができる為、ＭＯＳ）ランジスタを小さく形
成できる。また、不純物領域を化学的な吸着て形成して
いる為に、トランジスタにダメージあるいは欠陥を形成
しない。

なお、ボロン吸着層の上に形成するシリコンエピタキシ
ャル層の形成は、例えば、特願昭５９＋５３９７８また
は特願昭６１−２０９５７５に開示されたジクロルシラ
ンガスと水素ガスを交互にパルス状に導入するシリコン
分子層エピタキシー（ＳｊＭ　Ｌ　Ｅ　）を用いれば、
原子層レベルで膜厚を制御でき乙ので、非常に均一に正
確に形成できる。又、不純物層形成前の半導体領域表面
の酸化膜を除去する工程は、水素を導入せすとも真空度
をより良くしたり、表面温度をより高くしたり、熱処理
工程の時間を長くする等の方法かある。

Ｕ第６実施例コ 次に本発明の第６実施例について説明する。この実施例
は、ＭＯＳ型半導体装置においてソース領域及びドレイ
ン領域の大部分を基板表面よりも上方に設け、且つソー
ス領域及びドレイン領域の表面をゲート酸化膜とゲート
電極との界面より下方に設ける事により、ソース領域及
びドレイン領域の実効的な接合深さを浅くし、更にゲー
ト電極とソース・ドレイン領域との間の短絡を防止する
様にしたものである。

これに対して従来のＭＯＳ型半導体装置においては、ソ
ース領域及びドレイン領域はいずれも基板表面を含む基
板側に設けられている。従って、半導体装置の微細化に
伴いソース領域及びドレイン領域の接合を浅くしなけれ
ばならないにも拘らず、構造的に一定以上の接合深さを
有する構造となっていた。

上記の様に、本発明の第６実施例においては、ソース領
域及びドレイン領域の大部分を基板表面よりも上方に設
ける事により、接合深さｘｊをチャネル領域の反転層幅
と同程度あるいはそれ以下とする事ができ、ショートチ
ャネル効果、パンチスルー等が抑制される構造となって
いる。同時に寄生容量を低減した構造となっている。

すなわち、本実施例においては、半導体基板とゲート絶
縁膜との界面よりも上側にソース領域及びドレイン領域
の一部を設け、且つこの界面より上側にある領域の厚み
をゲート絶縁膜の膜厚よりも薄い構造とした。この構造
を採用することにより、半導体基板とゲート絶縁膜との
界面より下側のソース領域及びドレイン領域の接合を極
めて浅くできる。

以下に、この発明の第６実施例を第２１図〜第２４図を
用いて説明する。第２１図において、Ｎ型シリコン基板
５０１の表面にＰ＋型のソース領域５０４及びドレイン
領域５０５を設け、ソース・ドレイン領域間の基板表面
のチャネル頭載上にゲート酸化膜５０２を介してゲート
電極５０３か設けられている。

この第６実施例にかかる甲導体装置の構造上の大きな特
徴は、第２１図におけるソース領域５０４及びドレイン
領域５０５の表面部分が、Ｎ型シリコン基板５０［とゲ
ート酸化膜５０２との間の界面よりも上方にあり、且つ
ゲート酸化膜５０２とゲート電極５０３の間の界面より
も上方にある＄である。この様な構造を実現する為の方
法としては、例えば第２２図（ａ）〜（ｄ）に示す様な
製造方法か何効である。

即ち、第２２図（ａ）において第１導電型のシリコン基
板５０１の表面上にゲート酸化膜５０２を設けたのちに
ゲート電極５０３を形成し、第２２図（ｂ）において前
記ゲート絶縁膜５０２を前記ゲート電極５０３をマスク
にしてエツチングする事により前記基板表面５０６を露
出させ、第２２図（ｃ）において前記半導体表面の露出
した領域に第２導電型の不純物吸着層５０７を設け、更
に前記不純物吸着層５０７の上に前記ゲート酸化膜５０
２の膜厚以下の厚さのエピタキシャル成長層５０８を設
けた後に、第２２図（ｄ）において必要に応じて熱処理
を施す事によって、ソース領域５０４及びドレイン領域
５０５を設ける事かできる。

第２３図は、第２２図（ａ）〜（ｄ）に示す一連の工程
で製造されたＰチャネルＭＯＳトランジスタのソース中
ドレイン領域におけるボロンの深さ方向での濃度プロフ
ァイルである。第２３図のデータは、第２２図（Ｃ）の
工程において不純物吸着層５０７を形成する際のソース
ガスとしてジボラン（Ｂ２Ｈ６）を用い、またエピタキ
シャル成長時５０８を形成する際にはソースガスとして
ジクロルンラン（Ｓ　Ｉ　Ｈ２Ｃｉ’　２　）を用いて
選択的にエピタキシャル成長層５０８を設け、次に第２
２図（ｄ）において基板温度９００℃でアニールを施し
て得たものである。第２３図から明らかな様に、第６実
施例にかかるＭ　ＯＳ型半導体装置においては、元のシ
リ３２フ１表面、即ちシリコン基板とゲート酸化膜との
界面からの接合の深さを５００Å以下とする事かできて
いる。

第２４図は、ＭＯＳ型半導体装置における短チヤネル効
果を示す図であり、横軸はチャネル長、縦軸はしきい値
電圧をそれぞれ示している。また黒丸はこの発明の第６
実施例にかかるＭＯＳ型半導体装置の場合を、同しく白
丸は従来のＭＯＳ型半導体装置の場合を、それぞれ示し
ている。第２４図はこの発明の第６実施例にかかるＭＯ
Ｓ型半導体装置が、従来のＭＯＳ型半導体装置に比べて
、短チヤネル効果を防止するうえてより有効な構造とな
っている事を示している。

第６実施例の変形例を第２５図（ａ）　、（ｂ）及び第
２６図を用いて説明する。この方法は、第２２図（Ｃ）
の不純物吸着層５０７及びこの上に設けたエピタキシャ
ル成長層５０８の代わりに、不純物ドーピングとシリコ
ンの選択エピタキシャル成長を同時に行う事により、不
純物ドープされたエピタキシャル成長時を形成するもの
である。この場合、ドーパントのソースガスとしてはジ
ボラン（Ｂ２Ｈ６）を、シリコンのソースガスとしては
シクロロンラン（Ｓ　Ｉ　Ｈ２Ｃ，ｌ？　２　）と、こ
れらソースガスとの反応ガス（還元反応）として水素（
Ｈ２）ガスを用い、第２５図（ａ）に示す様なシーケン
スに従ってガスを導入する。アンチモン（Ｓｂ）が約５
×１０１６ＣＩＩ＋−３ドープされたＮ型シリコン基板
を用い、この表面にＰ＋型のソース◆ドルイン領域を形
成したＰチャネルＭＯ３）ランジスタの場合は、不純物
ドープされたシリコンのエピタキシャル成長層を形成し
た後、Ｎ２雰囲気で、例えば９００℃で１０分のアニー
ルを行うことにより、ドーパントであるボロン（Ｂ）が
約８００人だけ基板側へと拡散される（第２６図）。こ
の様にして、Ｘｊか約０，０８ミクロンのＰ＋型ソース
鎮域及びドレイン領域を形成するのである。Ｎチャネル
ＭＯ３Ｉ−ランジスタの場合は、Ｐ型のシリコン基板を
用い、エピタキシャル成長時のドーピングガスとしてア
ルシン（Ａ　ｓ　Ｈ３）を例えば第２５図（ｂ）に示す
シーケンスに従って導入する事により、同様の工程で浅
い接合を有するＮ＋のソース・ドレイン領域を形成する
事ができる。なお、エピタキシャル成長層を形成したあ
とのアニールとしては、後の工程にある層間絶縁膜のり
フローあるいはコンタクトリフローなどを利用してもよ
い。

［第７実施例］ 次に、この発明の半導体装置の製造方法の第７実施例を
第２７図に基づいて説明する。本実施例は、いわゆるド
ープトエピタキシーによるソース領域及びドレイン領域
の形成に関する。

まず、第２７図（ａ）の様に、Ｎ型シリコン基板６０１
の上にゲート酸化膜６０２を形成する。次に、ゲート酸
化膜６０２の上にゲート電極６０３を第２７図（ｂ）の
様に形成する。次に、第２７図（Ｃ）の様に、ゲート電
極６０３をマスクにしてゲート酸化膜６０２をリムーブ
して、ソース形成領域及びドレイン形成領域の表面とな
るＮ型シリコン基板６０１の表面部分を露出する。次に
第２７図（ｄ）に示す様に、露出したＮ型シリコン基板
６０１の表面にボロンドープトエピタキシャル層６０４
を形成し、７００℃〜９５０℃の熱処理をする事により
、第２７図（ｅ）の様なＰ＋型ソース領域６０５及びＰ
＋型ドレイン領域６０６を設けたＰ型Ｍ　ＯＳ　（Ｍｅ
ｔａｌ　−ＯｘＬｄｅ−８ｅｍｉｃｏｎｄｕｃｔｏｒ）
　トランジスタをつくる事かできる。

第２８図に、ソース領域６０５及びドレイン領域６０６
を形成する不純物ドープトエピタキシャル層形成工程に
おけるプロセスフローを示す。まず、真空度がｌｏ’Ｐ
ａ以下の８５０℃程度の雰囲気に半導体基板をさらす。

次に、数分間の雰囲気安定化後、水素を導入する。この
水素によって、シリコン基板６０１に形成されていた約
３０Å以下の自然酸化膜がリムーブされ、表面の清浄化
がなされる。

この結果、活性化されたシリコン原子が表面に露出する
。次に、ジボランガス（Ｂ２Ｈ６）の様な、ボロンを含
む化合物ガスとシリコン半導体成分を有する気体、例え
ばジクロロシランとの混合ガスを導入し、シリコン基板
６０１の表面に不純物成分元素ボロンと半導体成分元素
シリコンを含む不純物吸着層６０４を形成する。次に熱
処理によってボロンを基板内部に拡散して活性化する事
によりソース領域６０５及びドレイン領域６０Ｂの比抵
抗を小さくする事かできる。

第７実施例にかかる半導体装置の製造方法によれば、ソ
ース領域６０５及びドレイン領域６０６は、シリコン基
板６旧の表面から浅い領域に形成できる為、同じゲート
長でも、イオン注入に比べ、ソース領域６０５とドレイ
ン領域６０６の実効的な間隔か狭くならない。即ち、ゲ
ート長を短（でき、微細で高性能なＭＯＳトランジスタ
を形成できる。

［第８実施例コ 以下に説明する第８実施例は、半導体基板表面に不純物
吸着層を形成し、次にフィールド絶縁膜表面部分をエツ
チングし、次に半導体エピタキシャル層を形成するとい
う工程、あるいは半導体基板表面に不純物吸着層を形成
し、次に半導体エピタキシャル層を形成し、次にフィー
ルド絶縁膜表面部分をエツチングするという工程により
ソース領域及びドレイン領域を作るものである。この結
果、非常に浅い接合のソース及びドレイン領域を設けた
小さくて高速で、且つ完全に素子分離された半導体装置
を得る事かできる。

第２９図に示す様に、Ｎ型シリコン基板７０１の上に、
フィールド絶縁膜７０２、ゲート酸化膜７０３、ゲート
電極７０４を形成するところまでは、従来の製造方法と
同しである。次に第２９図（ａ）の様に、ゲート電極７
０４をマスクにして、ゲート酸化膜７０３をリムーブし
てＮ型シリコン基板７０１の表面を露出する。次に、第
２９図（ｂ）に示す様に露出したＮ型シリコン基板７０
１の表面にボロンを含むガスとして、例えばジボラン（
Ｂ２Ｈ６）を導入し、ボロン吸着層７０５を形成する。

このとき、ボロンは選択的に表面の露出したＮ型シリコ
ン基板７０１の上に吸着されるが、前記フィールド絶縁
膜７０２にもいくらか吸着される。この後、第２９図（
ｄ）の様にボロン吸着層７０５の上にシリコン吸着層７
０７を形成させる。この時、第２９図（ｂ）の様に、前
記フィールド絶縁膜７０２の上にボロンが吸着されてい
ると、多結晶シリコンが前記フィールド絶縁膜７０２の
上に堆積する傾向かある。その場合、隣のトランジスタ
と電気的にショートする可能性かあり都合が悪い。そこ
で、第２９図（ｂ）の様に前記ボロン吸着層７０５を形
成した後、第２９図（ｃ）の様に前記フィールド絶縁膜
７０２をエツチングし、ボロンを吸着した表面層７０６
を取り除く。これによって前記フィールド絶縁膜７０２
の上に多結晶シリコンか堆積するのを防ぐ。次に、第２
９図（ｄ）の様にシリコンエピタキシャル層７０７を形
成する。

次に７回℃〜９５０℃の熱処理をすることにより、第２
９図（ｃ）の様なＰ＋型ソース領域７０８及びＰ＋型ト
レイン鎮域７０９を設けたＰ型Ｍ　ＯＳ　（Ｍｅｔａｌ
　−０ｘｉｄｅ　−Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）　ト
ランジスタを作る事ができる。Ｐ型ソース及びドレイン
領域に多くのボロンをドーピングする為には、ボロンを
含むガスの供給量を増やすかあるいはボロン吸着層とシ
リコンエピタキシャル層を繰り返し形成する事が有効で
ある。なお、ボロン吸着層とシリコンエピタキシャル層
を複数回繰り返し形成する場合、フィールド絶縁膜７０
２のエツチングは、ボロン吸着層を１層形成するごとに
行っても、それより少ない回数でもよい。但し、１層形
成するごとに行わない場合は、最後のボロン吸着層を形
成した後、必ずエツチングする。

第３０図に、ソース領域７０８及びドレイン領域７０９
を形成する不純物ドーピング層形成工程におけるプロセ
スフローを示す。まず、シリコン基板７０１を真空度か
ｌＸｌ０−４Ｐａ以下の雰囲気におき、基板温度か例え
ば８５０℃において水素ガスを、圧力が例えば１．３ｘ
　ｌｏ’Ｐ　ａになる様な条件で一定時間導入する。こ
の水素によって、シリコン基板７０１に形成されていた
自然酸化膜か除去され、表面の清浄化がなされる。この
結果、化学的に活性なシリコン表面が露出する。次に、
基板温度を例えば８２５℃に設定し、ジボランガス（Ｂ
２Ｈ６）の様なボロンを含む化合物ガスを、例えば圧力
が１．３Ｘ１０’Ｐａとなる様な条件で一定時間導入す
る。この事によって、シリコン基板７０１の表面にボロ
ン吸着層を形成する。次に、ドライエツチングでもウェ
ットエツチングでもよいが、フィールド酸化膜７０２を
エツチングし、ボロンか吸着した表面層を取り除く。次
に、ジクロルンラン（ＳｉＨＣＤ　　）及び水素（Ｈ２
）を続けて導２ 人するドにより、ボロン吸着層の上にシリコンエピタキ
シャル層を形成する。トリクロルシランガス（ＳｉＨＣ
ｆｌ　）や、シランガス（Ｓ　Ｉ　Ｈ４）あるいはジシ
ランガス（Ｓ１２Ｈ６）でもシリコンエピタキシャル層
を形成する事ができる。

第３１図は、第３０図のプロセスフローによって形成さ
れたボロン不純物濃度の表面からの分布である。第１吸
着層及び第２吸着層には、場合によって固溶限界以上の
ボロンか吸着されている。また、シリコンエピタキシャ
ル層には、吸着層からのボロンが拡散によって取り込ま
れている。第３１図の分布図は吸着層とシリコンエピタ
キシャル層とを２回繰り返し形成した場合の図である。

さらに繰り返し形成する事により、より多数のボロンを
導入できる。

次に、フィールド絶縁膜７０２のエツチングとシリコン
エピタキシャル層７０７の形成の順序が逆の場合の変形
例について説明する。なお、この場合にも発明の効果は
変わらない。第３２図に、その製造工程を示す。第３２
図（ａ）　、　（ｂ）に示す様に、ボロン吸着層７０５
を形成するところまでは、先の例の場合と同じである。

次に、第３２図（Ｃ）の様に、シリコンエピタキシャル
層７０７を形成する。この場合、前工程でフィールド絶
縁膜７０２の上にボロンが吸着しているので、シリコン
７１２か第３２図（ｅ）の様に前記フィールド絶縁膜７
０２の上に堆積する可能性がある。次に、フィールド絶
縁膜７０２を、ドライエツチングでもウェットエツチン
グでもよいがエツチングし、シリコンか堆積したフィー
ルド絶縁膜７０２の表面層を取り除く。そのときの状態
を示したのが第３２図（ｄ）である。エツチングは、ボ
ロン吸着層とシリコンエピタキシャル層を複数回繰り返
し形成する場合、シリコンエピタキシャル層を１層形成
するごとに行ってもそれより少ない回数でも良い。但し
、１層形成するごとに行わない場合は、最後のシリコン
エピタキシャル層を形成したあと必すエツチングする。

この後、先の例の場合と同様の熱処理をし、第３２図（
ｅ）の様なＰ＋型ソース領域７０８及びＰ＋型ドレイン
領域７０９を設けたＰ型ＭＯＳトランジスタを作る事か
できる。

以上説明した様に、第８実施例によれば、フィールド絶
縁膜をエツチングする事により完全に素子分離する事が
できる。

［第９実施例］ 次に、本発明にかかる絶縁ゲート電界効果トランジスタ
の製造法の第９の実施例を説明する。

この実施例は、第一導電型の半導体基板の表面にゲート
絶縁膜及びＮ＋ゲート電極を順次形成する工程と、該Ｎ
＋ゲート電極の周囲に酸化膜層を形成する工程と、Ｎ＋
ゲート電極によって平面的に分離された一対の半導体基
板表面領域に存在する不活性膜を除去し半導体層の活性
面を露出する工程と、活性面に対して第二導電型の不純
物成分を有する気体を供給し、不純物成分元素あるいは
少なくとも不純物成分元素を含む化合物を吸着して不純
物膜を形成する工程と、不純物膜を拡散源として第一導
電型の半導体基板に不純物を導入しソース領域及びドレ
イン領域を形成する工程とを含んでいる。

本実施例によれば、Ｎ＋ゲート電極の周囲に酸化膜層を
設けた後に、半導体基板を覆う酸化膜が除去され、化学
的に活性な面か露出される。露出された活性面に対して
不純物成分を有する気体例えばジボランを供給する事に
よりボロンか吸着する事により不純物層を形成する。続
いて、不純物層を拡散源として第一導電型の半導体基板
中に不純物の同相拡散を行いソース領域及びドレイン領
域を形成する事ができる。ゲート電極は酸化膜層によっ
て覆われている為、活性なシリコン表面に対してのみ選
択的な不純物ドーピングを行う事かできる。

以下第３３図に従って本発明の第９実施例を詳細に説明
する。まず第３３図（ａ）に示す様に、Ｎ型シリコン単
結晶基板８０１を用意し、基板８０１の表面に部分的に
素子分離の為のフィールド絶縁膜８０２を設けた後で、
膜厚が例えば２００人のゲート酸化膜８０３及び膜厚が
例えば３０００人のＮ＋型多結晶シリコンゲート電極８
０４を形成する。

第３３図（ｂ）においては例えば基板８０１を８００℃
に加熱し且つ酸素ガス及び水素ガスを同時に導入して湿
式酸化により、新たな酸化膜層８０５か設けられる。こ
の場合、ゲート電極８０４はＮ＋型の多結晶シリコンで
あり、その酸化速度は単結晶基板８０１の酸化速度より
も少なくとも３倍以上大きく、この実施例においては、
ゲート電極８０４の周囲に形成される酸化膜層８０５の
膜厚が６００八であるのに対し、それ以外の部分の膜厚
は１５０人であった。

この結果、ゲート酸化膜８０３の膜厚を考慮しても、ゲ
ート電極８０４の周囲の酸化膜厚が６００八に対し、そ
れ以外の部分の膜厚は３５０人となる。但し、ゲート電
極８０４直下のゲート酸化膜８０３の膜厚はゲート電極
８０４にマスクされており、その膜厚はエツジ部分を除
いて２００へのままである。

次に第３３図（Ｃ）において、酸化膜を少なくとも３５
０人全商工ツチングする。この実施例においてはほぼジ
ャストエツチングの条件でエツチングが行われ、ゲート
電極８０４の周囲（側壁及び表面）こは２５０への酸化
膜８０５か残され、且つゲート電極８０４直下の２００
人ゲート酸化膜８０３か残り、それ以外の部分のゲート
酸化膜は完全に除去された状態となっている。しかしな
がら、通常の化学的な酸化膜エツチングが終了した状態
でも基板８０１の表面は通常自然酸化膜で覆われている
。第３３図（Ｃ）では自然酸化膜が通常３０Å以下と極
めて薄い為図示を省略している。

第３３図（ｄ）は、基板８０１の表面の自然酸化膜を除
去し、Ｐ型の不純物元素の吸着層８０６を形成する工程
であり、この発明の要部となるものであり、以下、この
工程を詳細に説明する。まず自然酸化膜の除去は、基板
８０１を例えば８５０℃に加熱しＩ　Ｘ　１０’Ｐ　ａ
以下の真空状態に保持する事により行われる。この際、
水素ガスを導入すると自然酸化膜の除去が促進される。

このあと、基板８０１の活性面に対してジボランガス（
Ｂ２Ｈ６）を供給する。なお、この実施例において用い
たジボランガスは窒素Ｎ２で５％に希釈されている。こ
の時、基板８旧は８００℃に加熱されており、ジボラン
ガスは３ＸＩＯ−”Ｐａの蒸気圧で１００秒間導入され
る。

この結果、基板８０１の活性面には不純物ボロンを高濃
度に含む、あるいは１００％のボロンから成る不純物吸
着層８０６が形成される。このＰ型不純物吸着層は活性
面に対して強固に吸着されており、且つ一部のボロンは
基板を加熱している為半導体中に拡散し安定な不純物拡
散層となっている。この拡散層を含めた不純物吸着層の
厚みは約３００人である。

不純物吸着層８０６を形成後、第３３図（ｅ）に示す工
程において基板８０１は９００℃で３０分間加熱処理を
施され、不純物吸着層８０６からのボロンのバルク中へ
の拡散とボロンの活性化が行われソース領域８０７及び
ドレイン領域８０８が形成される。なお、この加熱処理
の工程は、第３３図（ａ）〜（ｅ）には省略されている
ところの他の熱処理、例えば層間絶縁膜のりフロー処理
などで代用する事も可能である。こうして得られたソー
ス８０７及びドレイン８０８の接合深さはＯ，ｌｔｍ以
下となっている。

第３４図＜ａ）〜（１’）は、本発明にかかる第９の実
施例の変形である半導体装置の製造方法を示す工程図で
ある。第３４図（ａ）は第３３図（ａ）と全く同じ工程
を示している。第３４図（ｂ）においては、ゲート電極
８０４の直下を除くゲート絶縁膜８０３をエツチングに
より除去する。こうした状態で第３４図（Ｃ）において
先の例と同様の熱酸化処理を行い、基板８０１０表面に
１５０人の酸化膜８０５が、ゲート電極８０４の周囲（
側面及び上面）には、６００人の酸化膜８０５か形成さ
れている。このあと第３４図（ｄ）において第３３図（
Ｃ）の工程と同様に酸化膜をエツチングするが、この変
形例においてはエツチングすべき酸化膜は１５０人であ
り、且つジャストエツチングがなされた場合、ゲート電
極８０４の周囲には３５０人の酸化膜８０５か残された
状態となっている。この例の場合、ゲート電極８０４の
周囲に酸化膜を厚く残したい場合、先の例に比べてより
有効といえる。

本実施例にかかる製造方法によれば、ゲート電極の周辺
に形成された酸化膜をマスクとして、不純物元素の化学
吸着に基づいたドーピング方法を用いて活性なシリコン
裏白に対してのみほぼ選択的に不純物ドーピングを行う
事かでき、その結果、ゲートに対して自己整合的にソー
ス／ドレインを形成できる。またこの様な方法によって
形成された半導体装置の構造上の特徴としては、浅い接
合のソース／ドレインを有し、且つゲート絶縁膜エツジ
部にダメージか全くないという事がある。

従って従来に比して、チャネル長さを短くする事かでき
、「［つバンチスルーあるいは短チヤネル効果をａ効に
防！してきるので半導体装置をより微細化する事か可能
となる。

［第１０実施例コ 次に本発明にかかる第１０実施例を説明する。本実施例
にかかる絶縁ゲート電界効果トランジスタの製造方法は
、第一導電型の半導体基板の表面にフィールド酸化膜、
ゲート絶縁膜及びゲート電極を順次形成する第一工程と
、該ゲート電極によって平面的に分離された一対の領域
を深くエツチングする第二工程と、エツチングされた該
半導体基板の表面に存在する不活性膜を除去し活性面を
露出する第三工程と、活性面に対して第二導電型の不純
物を有する気体を供給する事により不純物吸着膜を形成
する第四工程と、不純物吸着膜を拡散源として第一導電
型の半導体基板中に不純物の同相拡散を行いソース領域
及びドレイン領域を形成する第五工程とを含んでいる。

好ましくは、第二工程は、ゲート電極によって平面的に
分離された一対の領域とゲート電極をエツチングし、こ
のエツチングされた半導体基板表面及びゲート電極表面
を酸化し酸化膜層を設け、この後ゲート電極の周囲に酸
化膜層を残し、ゲート電極の内部へのボロンのドーピン
グを防止する工程である。

好ましくは、第四工程は、活性面に対し７て半導体成分
を有する気体及び第二導電型の不純物成分を有する気体
を供給し、半導体成分及び不純物成分元素を含む吸着層
を形成する工程である。

又、第四工程の後、ソース領域及びドレイン領域を形成
している不純物層の不純物（たとえばボロン）の活性化
を促進する為にエピタキシャル成長を用いて第二半導体
層を設ける工程を有してもよい。

上述した製造方法によって製造された電界効果トランジ
スタは、Ｎ型のシリコン半導体基板と、該半導体基板の
表面の一部に形成されたゲート絶縁膜と、該ゲート絶縁
膜上に形成されたＮ＋型のゲート電極と、該電極下の半
導体基板表面より下方表面部に形成され、且つゲート電
極によって平面的に分離されたソース領域及びドレイン
領域とからなる構造を有している。

本実施例によれば、まずフィールド酸化膜、ゲート絶縁
膜及びゲート電極が形成された第一導電型の半導体基板
のうち、ソース／ドレインを形成すべき領域を異方性エ
ツチングによりエツチングする。次に半導体基板表面を
覆う酸化膜が除去され、化学的に活性な面が露出される
。露出された活性面に対して不純物成分を有する気体例
えばジボランを供給し吸着してＰ型の不純物層を形成す
る。この吸着は基板を加熱して行われ、極めて安定した
薄いＰ型不純物層が形成される。不純物層の厚みは供給
される気体の蒸気圧や供給時間を調節する事あるいは基
板温度を選択する事により最適に設定する事かできる。

続いて、不純物層を拡散源として第一導電型の半導体基
板中に不純物の固相拡散を行いソース領域及びドレイン
領域を形成する事ができる。

第３５図（ａ）〜（ｒ）は上述した第１０の実施例であ
る半導体装置の製造方法を説明する為の製造工程順断面
図である。第３５図（ａ）で半導体基板９０１の表面に
選択酸化によるフィールド酸化膜９０２を形成した後に
ゲート酸化膜９０３を設け、更にその上に多結晶シリコ
ン膜９０４が堆積された後にＰＯＣＩＩ３を用いたリン
のブリデポ拡散を行いＮＰｏ１ｙＳｉにする。次に第３
５図（ｂ）において多結晶シリコン膜９０４をバターニ
ングしてゲート電極９０５を形成する。第３５図（Ｃ）
においてはそのあとにくる異方性エツチングの為の前処
理としてゲート電極９０５の直下を除いた部分のゲート
酸化膜が除去される。第３５図（ｄ）において、ソース
及びドレインを形成すべき領域を異方性選択エツチング
により約２００人エツチングする。この場合、装置とし
てはＲＩ　Ｅ　（Ｒｅａｃｔｉｖｅ　Ｊｏｎ　Ｅｔｃｈ
ｉｎｇ）装置が、エツチングガスとして塩素（ＣΩ２）
がそれぞれ用いられ、単結晶シリコンに対するエツチン
グレートはシリコン酸化膜に対するそれよりも数倍以上
大きく、十分に厚いフィールド酸化膜のエツチングは殆
ど問題とならない、という意味での選択エツチングを行
う事ができている。第３５図（ｅ）は、ソース及びドレ
インを形成すべき領域に不純物をドープする工程である
。この工程は本発明において重要な部分であり、以下に
この工程を詳細に説明する。第３５図（ｄ）の工程が完
了後、洗浄された基板は、バックグランド圧力がＩ　Ｘ
　１０’Ｐａ以下の真空チャンバ内にセットされ、例え
ば８５０℃で加熱処理される事によって、基板表面の不
活性膜９１１、例えば自然酸化膜が除去（清浄化処理）
される。この際に、水素ガスを導入して還元反応を生ぜ
しめると、自然酸化膜を除去するうえでより効果的であ
る。次に同じ真空チャンバ内において基板温度を８００
℃に下げ、例えばＰ型のドーパントであるボロンの化合
物ガスとしてジボラン（Ｂ２Ｈ６）を、ガス導入時のチ
ャンバ内部の圧力が４．ＯＸ　１０’Ｐ　ａとなる様な
条件で一定時間導入する事により、第３５図（ｄ）の工
程でエツチングされた基板表面部分及びゲート電極９０
５の表面にボロンの吸着層あるいはボロンを含む化合物
の吸着層９０Ｇを形成する。発明者の詳細な研究によれ
ば、自然酸化膜などの不活性膜上においては吸着層が殆
ど形成されていないか、あるいは後のアニール工程を含
めた熱処理の結果、少なくとも１桁以上少ない量の吸着
不純物しか残らない事か判明している。第３５図（ｒ）
は、不純物吸着層９０６に含まれる不純物を半導体基板
９０１に固相拡散する事により、不純物の拡散層として
のソース９０７及びドレイン９０８を形成する工程であ
る。

なおこの工程において、ゲート電極９０５の露出部分に
形成された不純物吸着層９０６からゲート電極９０５内
部への不純物の固相拡散も同時に起こるが、あらかじめ
ゲート電極には多量のリンがドープされている為、リン
とボロンの相殺の結果、ゲート電極９０５はＮ＋型に維
持されている。この方法によって製造された半導体装置
は、ソース及びドレインの実効表面積が大きくコンタク
ト抵抗を小さくする事ができる。

第３６図（ａ）〜（Ｃ）はゲート電極の内部へのボロン
のドープを防止し、ゲートとソース／ドレインの短絡を
防止する為にゲート電極の周囲に酸化膜層を設けた第１
０実施例の変形例を示している。

第３６図（ａ）までの工程は、第３５図（Ｃ）に示す工
程と同じである。次に第３６図（ｂ）の工程において湿
式酸化法を用いて酸化層９０９か設けられる。この際、
高濃度にリンがドープされた多結晶シリコンゲート９０
５の酸化速度は、基板９０１のそれの少なくても３倍以
上であり、この例においては多結晶シリコンゲート９０
５の表面部分の酸化膜厚は４００八であるのに対して基
板９０１の表面部分の酸化膜厚は約１００人であった。

この様にして形成された酸化層を、少なくとも基板９０
１の表面に形成された酸化膜が完全になくなる様にエツ
チング処理を行ったのが第３６図（ｂ）の工程である。

このとき、多結晶シリコンゲート９０５の周囲にはまだ
酸化膜層９０９が残っている。この状態で第３５図（ｅ
）と同じく、活性化された表面を有する基板９０１の表
面にジボランガスを導入する事によりボロンの吸着層９
０６を形成する（第３６図（Ｃ））。但し、この変形例
においてはゲート電極９０５の周囲にはマスクとしての
酸化膜層９０９か残されており、ゲート電極９０５内部
へのボロンの拡散が抑制されている。

更に第３６図（ｄ）においてアニールを行ってソース形
成領域９０７及びドレイン形成領域９０８が設けている
。更に、第３６図（ｅ）に示す様にボロン吸着層上にジ
クロロシラン（Ｓ　ｉＨ２Ｃ１’　２　）と水素（Ｈ２
）を用いた減圧エピタキシャル成長法により、選択的に
エビタキンヤル成長を行うと、フィールド部分９０２、
ゲート酸化膜９０３及びゲート電極９０５は酸化膜でマ
スクされているので、ソース領域９０７及びドレイン領
域９０８にのみエピタキシャル成長層が設けられる。こ
の様にボロン吸着層９０６の上にシリコンエピタキシャ
ル成長層を設けると、ボロンの活性化が促進される。ボ
ロン吸着層と吸着層上に設けられたシリコンエピタキシ
ャル成長層の代わりに、活性面に対してジホランと同時
に半導体成分を何する気体、たとえばジクロロシランを
一緒に供給し、ボロンとシリコンを含む吸着層を設け、
この吸着層を拡散源として基板中に固相拡散し、ソース
領域及びドレイン領域を形成してもボロンの活性化が促
進される。

以上に述べた実施例においては、シリコン半導体基板表
面に対してジボランガスを用いてＰ型の不純物吸着層を
形成している。しかしながらジボランガス以外にも、例
えばトリメチルガリウム（ＴＭＧ）や三塩化ホウ素（Ｂ
ＣＮ３）あるいはデカボラン（Ｂ　、ｏＨ１４）等に代
表される■族元素の化合物気体を用いて不純物層を形成
する事もできる。同様にＮ’！２の不純物層を形成する
には、Ｎ型の不純物成分を有する気体化合物例えばアル
シン（ＡｓＨ）、三塩化リン（２０ｇ３）、五塩化アン
チモン（Ｓｂ０ｇ５）、ホスフィン（ＰＨ）、水素化ア
ンチモン（ＳｂＨ３）等を利用する事もできる。

口笛１１実施例］ 最後に本発明にかかる製造方法の第１１実施例を説明す
る。この実施例は、ＭＩＳＦＥＴソース領域、ドレイン
領域及びゲート電極の表面を金属シリサイドで形成する
工程において、ソース領域、ドレイン領域及びゲート電
極の上に金属を堆積する前又は後にソース領域、ドレイ
ン領域及びゲート電極の主成分となる不純物を不純物吸
着層として形成する事により、抵抗値が十分少さいソー
ス領域、ドレイン領域、ゲート電極を形成する事ができ
、しかも接合の深さが非常に浅いソース領域及びドレイ
ン領域を形成する事ができ、その結果、信号伝達速度の
速い、しかも非常に小さな半導体装置を得る事かできる
半導体装置の製造方法である。

本実施例によれば、ソース領域、ドレイン領域及びゲー
ト電極上に金属を堆積する前又は後に不純物吸着層を形
成し、熱工程により、ソース領域、ドレイン領域及びゲ
ート電極表面に金属シリサイ１層を設け、且つシリコン
表面付近に浅いソース領域及びドレイン領域を形成する
と同時に多結ｎシリコンをソース領域とドレイン領域と
同じ型の不純物から成るゲート電極とする事により、小
さくて高速のしかもトランジスタの長さによる閾値電圧
の変化の少ない半導体装置が得られる。

第３７図（ａ）〜（ｄ）の工程断面図により上述した本
発明の第１１実施例を詳細に説明する。第３７図（Ｅに
おいて、１０１１はＮ型シリコン基板又はＮ型不純物か
ら成るＮウェル、１０１２はゲート絶縁膜、１０１３は
多結晶シリコンゲート電極、１０１４はゲート電極の両
側に形成された絶縁膜スペーサー、１０１５はＰ型不純
物であるボロン吸着層をそれぞれ示す。

第３７図（ｂ）において、前記したボロン吸着層１０１
５の上に金属例えばＴｉ（チタン）　１０１６を堆積す
る。第３７図（Ｃ）において、７００℃程度の低温アニ
ールによって、ソース領域１０１８、ドレイン領域１０
１９及びゲート電極１０１３の表面に金属シリサイド層
１０１７が形成される。又、ボロン吸着層１０．１５が
僅かにシリコン中へ拡散し、極く浅いソース領域１０１
８及びドレイン領域１ΩＩ９を形成する。更に、ゲート
電極となる多結晶シリコン中にもボロン吸着層のボロン
は拡散し、Ｐ型の不純物ボロンがら成る多結晶シリコン
層１１１ｆ）を形成する。

第３７図（ｄ）において、金属Ｔｉ　１０１８をエツチ
ングし、更に９００℃程度の熱工程を加え、ソース領域
、ドレイン領域、ゲート電極の金属シリサイドを活性化
し、且つ低抵抗にする。このアニール後のソース領域及
びドレイン領域は非常に浅い接合を形成する。

又、第３８図（ａ）〜（ｄ）の工程断面図により本発明
の第１１実施例の変形を説明する。第３８図（ａ）にお
いて、１０３１はＮ型シリコン基板又はＮ型不純物から
成るＮウェル、１０３２はゲート絶縁膜、１ｏ３３は多
結晶シリコンゲート電極、１ｏ３４はゲート電極の両側
に形成された絶縁スペーサー、１０３５は堆積された金
属例えばＴｉ（チタン）を示している。

第３８図（ｂ）において、７００℃の低温アニールによ
り、ソース領域、ドレイン領域及びゲート電極の表面に
金属シリサイド層１ｏ３６が形成される。

第３８図＜Ｃ）において、金属Ｔ　１１０３５をエツチ
ングし、ボロン吸着層１０３７をソース領域、ドレイン
領域、ゲート電極の上に形成する。９００℃程度のアニ
ール工程を行う事によって、第３８図（ｄ）に示す様に
、ソース領域１０３８、ドレイン領域１０３９に非常に
浅い接合を持つＰ型不純物層を形成できる。

しかも、ゲート電極表面の金属シリサイド下の多結晶シ
リコン層をＰ型の多結晶シリコン層１３１０にする事が
できる。

以上詳細に説明した様に、ソース領域、ドレイン領域及
びゲート電極の表面を金属シリサイドで形成する本発明
の第１１実施例にかかる製造方法は、接合深さの非常に
浅い、しかも欠陥のないソース領域及びドレイン領域を
形成でき、非常に小さい且つ高速のトランジスタを形成
する事ができ、又同時にソース領域及びドレイン領域の
不純物と同じ型の不純物から成る多結晶シリコンのゲー
ト電極を形成する事ができ、トランジスタの長さの変化
による閾値電圧の変化の少ないＭＩＳトランジスタを形
成する事ができる。

〔発明の効果〕

この発明は、以上説明した様に、ＭＩＳＦＥＴのソース
領域及びドレイン領域の為の不純物導入において、活性
化された半導体表面に不純物吸着層を形成する事により
、接合の浅い不純物層を形成する事ができる。従って、
本発明の半導体装置の製造方法によれば、高速で、且つ
、小型の半導体装置を達成できる効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の半導体装置の製造方法
の第１実施例を示した工程順断面図、第２図は本発明に
かかる半導体装置の製造工程においてソース／ドレイン
領域への不純物ドーピングを行う為に用いる装置のブロ
ック図、第３図は本発明の第１実施例に関する不純物吸
着層形成工程におけるプロセスフロー図、第４図は第１
実施例において不純物吸着層形成後の不純物原子の表面
からの分布図、第５図は同じく熱処理後の不純物原子の
表面からの分布図である。 第６図（ａ）〜（ｇ）はこの発明の第２実施例のＭＩＳ
ＦＥＴの工程順断面図であり、第７図はこの発明の第２
実施例における不純物ドーピング層形成］二程のプロセ
スフロー図である。第８図は第２実施例で得られたサン
プルの不純物原子の表面からの分布図である。第９図は
第２実施例で得られた別のサンプルの不純物原子の表面
からの分布図である。 第１０図（ａ）〜（ｆ’）は本発明の半導体装置の製造
方法の第３実施例を示す工程断面図、第１１図は本発明
の第３実施例に関し不純物吸着層及びラップアニール工
程におけるプロセスシーケンスチャートの例であり、第
１２図はラップアニール後のボロンの深さ方向における
濃度プロファイルである。 第１３図（ａ）〜（ｅ）は、本発明の半導体装置の製造
方法の第４実施例を伝した工程順断面図であり、第１４
図は本発明の第４実施例に関し、不純物ドーピング層形
成工程におけるプロセスフロー図であり、第１５図は第
４実施例により得られたサンプルにおいて、不純物原子
の表面からの分布図である。 第１６図は導入不純物原子数密度に対す一活性化不純物
濃度特性図である。 第１７図（ａ）〜（ｇ）は本発明の半導体装置の製造方
法の第５実施例を示した工程断面図であり、第１８図は
第５実施例の不純物吸着層及びエピタキシャル層形成工
程におけるプロセスフロー図である。第１９図は第５実
施例においてエピタキシャル層形成後の半完成品に関す
る、不純物原子の表面からの分布図である。第２０図は
同じく熱処理後の完成品に関する不純物原子の表面から
の分布図である。 第２１図はこの発明の第６実施例にかかるＭＯＳ型半導
体装置の構造断面図、第２２図（ａ）〜（ｄ）はこの発
明の第６実施例であるＭＯＳ型半導体装置の製造方法を
示す製造工程順断面図、第２３図はこの発明の第６実施
例にかかるＭＯＳ型半導体装置のソース・ドレイン領域
における深さ方向での不純物濃度分布図、第２４図は短
チヤネル効果に関して本発明の第６実施例にかかるＭＯ
Ｓ型半導体装置と従来のＭＯＳ型半導体装置とを比較し
た図である。第２５図（ａ）及び（ｂ）は本発明の半導
体装置の製造方法の第６実施例の変形例において、不純
物ドープされたエピタキシャル成長層を形成する時のガ
ス導入バルブのシーケンスチャート図、第２６図はこの
製法によって製造したＭＯＳ　　ＦＥＴのソート・ドレ
イン領域における深さ方向のボロン吸着層のプロファイ
ル図である。 第２７図（ａ）〜（ｅ）は、本発明の半導体装置の製造
方法の第７実施例を示した工程順断面図、及び第２８図
は第７実施例の不純物ドーピング層形成工程におけるプ
ロセスフロー図である。 第２９図（ａ）〜（ｅ）は本発明の半導体装置の製造方
法の第８実施例の工程断面図、第３０図は本発明の第８
実施例の不純物ドーピング層形成工程におけるプロセス
フロー図、第３１図は第８実施例における不純物原子の
表面からの分布図、第３２図は本発明の半導体装置の製
造方法の第８実施例の変形工程断面図である。 第３３図（ａ）〜（ｅ）は第９実施例である半導体装置
の製造工程図、第３４図（ａ）〜（ｒ）は第９の実施例
の変形である半導体装置の製造工程図である。 第３５図（ａ）〜（ｆ’）は本発明にかかる第１０実施
例の製造工程順断面図、第３６図（ａ）〜（ｅ）は本発
明にかかる第１０実施例の変形製造工程順断面図である
。 第３７図（ａ）〜（ｃｌ）は本発明の半導体装置の製造
方法の第１１実施例を示す工程断面図、第３８図（ａ）
〜（ｄ）は本発明の半導体装置の製造方法の第１１実施
例の変形例を示す工程断面図である。 １・・・Ｎ型シリコン基板　　２・・・ゲート酸化膜３
・・・ゲート電極　　　　　４・・・ボロン吸着層５・
・・Ｐ＋型ソース領域 ６・・・Ｐ＋型ドレイン領域 ａ　願　人　　セイコー電子工業株式会社代 理 人 弁押士 林 敬之助 詩５藺ζ斧） 第 記 Ｓ／Ｄ長面妨らの５７さ　（Ａ） 第５図 第 ６ 図 ２（：ｌ　　　　　３０　　　　４０ プロセ又ｖｆ−瞥（ｒｎｔρ） 第　７　区 莞 ワ Ｓ／０表面からの深さ 第　ｑ　図 ｃＡ＞ ○　　ＯＯＯ〜２０ア 粟、１０ 図 Ｓ／Ｄ表面力゛うの５７さ（入） 躬 ２ ワ ネ１Ｂ 凹 第 ４ 凹 δ／Ｄ表酌Ｄ＼り；Ｑ還さ 第１５図 ／ｉ−（←、Ｎ辰１敷裏斐（６之飾災冷６ｐ）痕／ら図 第７７図 時間（＃） 第 ｚ 図 第 ｑ 冴 ５７０表面からの深さ（Ａ） 第２０図 第２１図 しくμｍ） Ｓト１７Ｃ（２ 力？り（α）図 ’！、、２Ｓ（ｂ）図 Ｓでｄ 弓２３図 第２ｑ 図 ｇ４−開（分） 箋３０ 図 第３１ 図 第３５ 図 １０Ｉ３ ｆｊ　１０ ｏｊ９

Claims (22)

【特許請求の範囲】
1. （１）第一導電型の半導体領域の表面にゲート絶縁膜と
   ゲート電極を順次形成する第一工程と、前記ゲート電極
   によって平面的に分離された一対の領域のゲート絶縁膜
   をエッチングする第二工程と、 第一導電型の半導体領域の表面に存在する不活性膜を除
   去し活性面を露出する第三工程と、活性面に対して第二
   導電型の不純物成分を有する気体を供給し、不純物成分
   元素あるいは少なくとも不純物成分元素を含む化合物を
   吸着して不純物吸着層を形成する第四工程と、 前記不純物吸着層を拡散源として第一導電型の半導体領
   域に不純物を導入し、第二導電型のソース領域及びドレ
   イン領域を形成する第五工程とからなる絶縁ゲート電界
   効果トランジスタの製造方法。
2. （２）第二工程は、ゲート電極をマスクにしてゲート絶
   縁膜をエッチングして第一導電型の半導体領域表面を露
   出する工程である請求項１に記載の絶縁ゲート電界効果
   トランジスタの製造方法。
3. （３）第二工程は、ゲート電極によって平面的に分離さ
   れた一対の領域のゲート絶縁膜及び第一導電型の半導体
   領域表面をエッチングする工程である請求項１に記載の
   絶縁ゲート電界効果トランジスタの製造方法。
4. （４）第二工程は、ゲート電極によって平面的に分離さ
   れた一対の領域とゲート電極をエッチングし、このエッ
   チングされた半導体領域表面及びゲート電極表面を酸化
   しそれぞれ酸化膜を形成した後、ゲート電極周囲に酸化
   膜を残す工程である請求項１に記載の絶縁ゲート電界効
   果トランジスタの製造方法。
5. （５）第四工程は、活性面に対して半導体成分を有する
   気体及び第二導電型の不純物成分を有する気体を供給し
   、半導体成分及び不純物成分元素を含む不純物吸着層を
   形成する工程である請求項１に記載の絶縁ゲート電界効
   果トランジスタの製造方法。
6. （６）第四工程は、活性面に対して第二導電型の不純物
   成分を有する気体を供給し不純物成分元素あるいは少な
   くとも不純物成分元素を含む化合物を吸着して形成され
   た不純物層と、この不純物層上に形成された半導体エピ
   タキシャル層とから成る不純物吸着層を形成する工程で
   ある請求項１に記載の絶縁ゲート電界効果トランジスタ
   の製造方法。
7. （７）第四工程は、活性面に対して第二導電型の不純物
   成分を有する気体を供給し、不純物成分元素あるいは少
   なくとも不純物成分元素を含む化合物を吸着して形成さ
   れた不純物層と、この不純物層上に形成された半導体エ
   ピタキシャル層と、この半導体エピタキシャル層上に形
   成された絶縁膜とから成る不純物吸着層を形成する工程
   である請求項１に記載の絶縁ゲート電界効果トランジス
   タの製造方法。
8. （８）第四工程は、活性面に形成したエピタキシャル成
   長層と、このエピタキシャル成長層に対して第二導電型
   の不純物成分元素あるいは少なくとも不純物成分元素を
   含む化合物を吸着して形成された不純物層とから成る不
   純物吸着層を形成する工程である請求項１に記載の絶縁
   ゲート電界効果トランジスタの製造方法。
9. （９）第四工程は、第二導電型の不純物成分を有する不
   純物層と、半導体エピタキシャル層とから成る不純物吸
   着層を少なくとも２層以上形成する工程である請求項１
   に記載の絶縁ゲート電界効果トランジスタの製造方法。
10. （１０）第五工程は、ラップアニール又はビームアニー
    ルで不純物の拡散及び活性化を行う工程である請求項１
    に記載の絶縁ゲート電界効果トランジスタの製造方法。
11. （１１）不純物吸着層を形成する第四工程と、不純物の
    拡散及び活性化を行う第五工程を、少なくとも２回以上
    繰り返す請求項１０に記載の絶縁ゲート電界効果トラン
    ジスタの製造方法。
12. （１２）第四工程は、Ｎ型のシリコン基板からなる第一
    導電型の半導体基板の活性面に対してＰ型の不純物成分
    ボロンを有する気体ジボランを加熱下供給しボロン吸着
    層を形成する工程である請求項１に記載の絶縁ゲート電
    界効果トランジスタの製造方法。
13. （１３）ゲート電極がＮ＾＋ゲート電極であって、この
    Ｎ＾＋ゲート電極の周囲に酸化膜層を形成した後、半導
    体領域表面に存在する不活性膜を除去する請求項２に記
    載の絶縁ゲート電界効果トランジスタの製造方法。
14. （１４）第一工程が、以下の工程から成る請求項１３に
    記載の絶縁ゲート電界効果トランジスタの製造方法。 （イ）第一導電型の半導体基板の表面に部分的にフィー
    ルド絶縁膜を設けて能動領域と素子分離領域を規定する
    工程と、 （ロ）該フィールド絶縁膜が設けられた半導体基板上に
    ゲート絶縁膜と多結晶シリコン膜を順次積層し、この多
    結晶シリコン膜に不純物をドープし、さらにこの不純物
    ドープされた多結晶シリコン膜をパターニングしてＮ＾
    ＋ゲート電極を形成する工程。
15. （１５）第二工程は、絶縁膜が形成された能動領域と素
    子分離領域を熱酸化して酸化層を設けた後、該Ｎ＾＋ゲ
    ート電極によって平面的に分離された一対の半導体基板
    能動領域上の該酸化層を除去する工程である請求項１４
    に記載の絶縁ゲート電界効果トランジスタの製造方法。
16. （１６）第二工程は、能動領域と素子分離領域上に形成
    された絶縁膜のうち、該Ｎ＾＋ゲート電極によって平面
    的に分離された一対の半導体基板能動領域上の該絶縁膜
    を除去後、熱酸化により能動領域と素子分離領域上に酸
    化膜層を設け、この後該Ｎ＾＋ゲート電極によって平面
    的に分離された一対の半導体基板能動領域上の該酸化膜
    層を除去する工程である請求項１４に記載の絶縁ゲート
    電界効果トランジスタの製造方法。
17. （１７）第四工程は、シリコンからなる第一導電型半導
    体層の活性面に対して不純物成分ボロンを有する気体ジ
    ボランを供給する事によりボロンを含む不純物吸着膜を
    形成する工程である請求項１４に記載の絶縁ゲート電界
    効果トランジスタの製造方法。
18. （１８）第一工程が、第一導電型の半導体領域の表面に
    フィールド絶縁膜、ゲート絶縁膜及びゲート電極を順次
    形成する工程で、第四工程が、半導体領域表面に露出し
    た活性面に不純物層を形成し、前記フィールド絶縁膜の
    表面部分をエッチングした後に、前記不純物吸着層上に
    半導体エピタキシャル層を形成して、前記不純物層と半
    導体エピタキシャル層とから成る不純物吸着層を形成す
    る工程である請求項２に記載の絶縁ゲート電界効果トラ
    ンジスタの製造方法。
19. （１９）第一導電型の半導体領域の表面にゲート絶縁膜
    及びゲート電極を順次形成する第一工程と、前記ゲート
    電極によって平面的に分離された一対の領域に存在する
    不活性膜を除去し活性面を露出する第二工程と、 前記ゲート電極の両側に絶縁膜スペーサを形成する第三
    工程と、 活性面及びゲート電極上に第二導電型の不純物成分を有
    する気体を供給し、不純物成分元素あるいは少なくとも
    不純物成分元素を含む化合物を吸着して不純物吸着層を
    形成する第四工程と、前記不純物吸着層上に金属を堆積
    した後加熱する事によってゲート電極上及びゲート電極
    によって分離されたソース領域とドレイン領域上に金属
    シリサイド層を形成する第五工程と、 前記金属シリサイド上の金属層をエッチングする第六工
    程と、 加熱によって形成されたソース領域、ドレイン領域及び
    ゲート電極上の金属シリサイドを活性化する第七工程と
    からなる半導体装置の製造方法。
20. （２０）第一導電型の半導体領域の表面にゲート絶縁膜
    及びゲート電極を順次形成する第一工程と、前記ゲート
    電極の両側に絶縁膜スペーサを形成する第二工程と、 活性面及びゲート電極上に金属を堆積した後加熱する事
    によって、ゲート電極上及びゲート電極によって平面的
    に分離された半導体領域表面上に金属シリサイドを形成
    する第三工程と、 前記金属シリサイド上の金属層をエッチングする第四工
    程と、 エッチングされた金属シリサイド上の表面に存在する不
    活性膜を除去し活性面を露出する第五工程と、 活性面に対して第二導電型の不純物成分を有する気体を
    供給し、不純物成分元素あるいは少なくとも不純物成分
    元素を含む化合物を吸着して不純物層を形成する第六工
    程と、 前記不純物層を拡散源として第一導電型の半導体領域に
    不純物を導入し、第二導電型のソース領域及びドレイン
    領域を形成する第七工程とからなる半導体装置の製造方
    法。
21. （２１）Ｎ型のシリコン半導体基板と、この半導体基板
    の表面の一部に形成されたゲート絶縁膜と、このゲート
    絶縁膜上に形成されたＮ＾＋型のゲート電極と、ゲート
    電極下の半導体基板表面より下方表面部に形成され、且
    つゲート電極によって平面的に分離されたソース領域及
    びドレイン領域とからなる電界効果トランジスタ。
22. （２２）第一導電型の半導体領域表面に間隔をおいて形
    成された第二導電型のソース領域及びドレイン領域と、
    このソース領域及びドレイン領域の間のチャネル領域と
    、このチャネル領域上に設けられたゲート絶縁膜と、こ
    のゲート絶縁膜上に設けられたゲート電極とから成る電
    界効果トランジスタであって、前記ソース領域及びドレ
    イン領域の表面が前記半導体領域表面よりも上方で、前
    記ゲート絶縁膜とゲート電極との界面より下方にある事
    を特徴とする絶縁ゲート電界効果トランジスタ。