JPH06349821A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JPH06349821A JPH06349821A JP13344193A JP13344193A JPH06349821A JP H06349821 A JPH06349821 A JP H06349821A JP 13344193 A JP13344193 A JP 13344193A JP 13344193 A JP13344193 A JP 13344193A JP H06349821 A JPH06349821 A JP H06349821A
- Authority
- JP
- Japan
- Prior art keywords
- gas
- insulating film
- film
- semiconductor device
- nitriding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 Ｓｉ基板上に絶縁膜を形成するにあたり、少
ない工程数でスループットが高い絶縁膜を形成する。 【構成】 Ｓｉ基板上に絶縁膜を有する半導体装置にお
いて、絶縁膜としての酸窒化膜をランプアニール法によ
って、Ｓｉ基板に対する酸化と窒化の反応を同時に進行
させて１ステッププロセスで形成することにより、特性
の優れた半導体装置が得られる。
ない工程数でスループットが高い絶縁膜を形成する。 【構成】 Ｓｉ基板上に絶縁膜を有する半導体装置にお
いて、絶縁膜としての酸窒化膜をランプアニール法によ
って、Ｓｉ基板に対する酸化と窒化の反応を同時に進行
させて１ステッププロセスで形成することにより、特性
の優れた半導体装置が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置とその製造
方法に関するものであり、特に、スループットが高く、
膜厚が均一な絶縁膜とその製造方法に関するものであ
る。
方法に関するものであり、特に、スループットが高く、
膜厚が均一な絶縁膜とその製造方法に関するものであ
る。
【０００２】
【従来の技術】サブハーフクォータμｍ以下の微細ＣＭ
ＯＳ半導体装置においては、パンチスルー抑制の点から
Ｐ型、Ｎ型ＭＯＳＦＥＴともに、表面チャネル型のデュ
アルゲートＣＭＯＳ構造が有効である。
ＯＳ半導体装置においては、パンチスルー抑制の点から
Ｐ型、Ｎ型ＭＯＳＦＥＴともに、表面チャネル型のデュ
アルゲートＣＭＯＳ構造が有効である。
【０００３】表面チャネル型のデュアルゲートＣＭＯＳ
構造を形成するにあたり、ランプアニール法により作成
した絶縁膜、すなわち酸化膜と窒化膜の積層体は、この
ＣＭＯＳ構造においてＰ＋ゲート電極からチャネルへの
ボロン突き抜けを抑制するゲート絶縁膜として極めて有
効である。また、ランプアニール法によるゲート絶縁膜
は、ＭＯＳ界面順位や電荷トラップを低減でき、絶縁膜
としての信頼性にもすぐれていることから、メモリー素
子用のトンネル絶縁膜や容量素子の絶縁膜としても開発
が進められているものである。
構造を形成するにあたり、ランプアニール法により作成
した絶縁膜、すなわち酸化膜と窒化膜の積層体は、この
ＣＭＯＳ構造においてＰ＋ゲート電極からチャネルへの
ボロン突き抜けを抑制するゲート絶縁膜として極めて有
効である。また、ランプアニール法によるゲート絶縁膜
は、ＭＯＳ界面順位や電荷トラップを低減でき、絶縁膜
としての信頼性にもすぐれていることから、メモリー素
子用のトンネル絶縁膜や容量素子の絶縁膜としても開発
が進められているものである。
【０００４】従来、ランプアニール法による絶縁膜の製
造方法としては、図１に示すような２ステッププロセス
が用いられている。第１のステップはＯ2雰囲気中での
酸化膜形成プロセスであり、第２のステップはＮ2Ｏあ
るいはＮＨ4雰囲気中での窒化膜形成プロセスである。
造方法としては、図１に示すような２ステッププロセス
が用いられている。第１のステップはＯ2雰囲気中での
酸化膜形成プロセスであり、第２のステップはＮ2Ｏあ
るいはＮＨ4雰囲気中での窒化膜形成プロセスである。
【０００５】しかしながら、上述した酸化膜および窒化
膜の形成においては、以下のような問題や制約があっ
た。すなわち、酸化膜の形成においてはランプアニール
法を用いても従来の炉中酸化を行なっても形成された膜
に大きな差はないが、酸化膜と窒化膜の積層体を形成す
る場合には、酸化プロセスと窒化プロセスの２つのステ
ップが必要なため、スループットは各々単独で形成した
場合と比べ、半分以下になってしまう。
膜の形成においては、以下のような問題や制約があっ
た。すなわち、酸化膜の形成においてはランプアニール
法を用いても従来の炉中酸化を行なっても形成された膜
に大きな差はないが、酸化膜と窒化膜の積層体を形成す
る場合には、酸化プロセスと窒化プロセスの２つのステ
ップが必要なため、スループットは各々単独で形成した
場合と比べ、半分以下になってしまう。
【０００６】さらに、窒化プロセスを行なう際の窒化用
ガスとしてＮＨ4を用いた場合には、形成された絶縁膜
中に多量の水素が取り込まれることにより、素子のホッ
トキャリア信頼性が低下することが明らかになってい
る。このため、絶縁膜を形成するにあたって窒化プロセ
スを用いる場合には、Ｎ2Ｏガスを用いることが必要に
なる。
ガスとしてＮＨ4を用いた場合には、形成された絶縁膜
中に多量の水素が取り込まれることにより、素子のホッ
トキャリア信頼性が低下することが明らかになってい
る。このため、絶縁膜を形成するにあたって窒化プロセ
スを用いる場合には、Ｎ2Ｏガスを用いることが必要に
なる。
【０００７】
【発明が解決しようとする課題】本発明においては、従
来２ステッププロセスで作成していた絶縁膜を、ランプ
アニール法によって、１ステッププロセスで形成するこ
とにより、少ない工程数でスループットが高い絶縁膜を
備えた半導体装置を得ることを目的とする。
来２ステッププロセスで作成していた絶縁膜を、ランプ
アニール法によって、１ステッププロセスで形成するこ
とにより、少ない工程数でスループットが高い絶縁膜を
備えた半導体装置を得ることを目的とする。
【０００８】さらに本発明においては、上記１ステップ
プロセスによって絶縁膜を形成した半導体装置とその製
造方法において、雰囲気ガスとしてＮ2Ｏガスを用いた
場合に発生する膜厚の不均一性を改善することを目的と
する。
プロセスによって絶縁膜を形成した半導体装置とその製
造方法において、雰囲気ガスとしてＮ2Ｏガスを用いた
場合に発生する膜厚の不均一性を改善することを目的と
する。
【０００９】
【課題を解決するための手段】本発明は、Ｓｉ基板上に
絶縁膜を有する半導体装置の製造方法において、前記絶
縁膜としての酸窒化膜をランプアニール法によって、Ｓ
ｉ基板に対する酸化と窒化の反応を同時に進行させるこ
とにより１ステッププロセスで形成する工程を含むこと
を特徴とする。
絶縁膜を有する半導体装置の製造方法において、前記絶
縁膜としての酸窒化膜をランプアニール法によって、Ｓ
ｉ基板に対する酸化と窒化の反応を同時に進行させるこ
とにより１ステッププロセスで形成する工程を含むこと
を特徴とする。
【００１０】さらに本発明は、前記酸化反応及び窒化反
応には雰囲気ガスとしてＯ2及びＮ2Ｏの混合ガスを用
い、その比率をＮ2Ｏ／（Ｏ2＋Ｎ2Ｏ）≦０．１とした
ことを特徴とする。
応には雰囲気ガスとしてＯ2及びＮ2Ｏの混合ガスを用
い、その比率をＮ2Ｏ／（Ｏ2＋Ｎ2Ｏ）≦０．１とした
ことを特徴とする。
【００１１】さらに本発明は、前記酸化反応及び窒化反
応の雰囲気ガスには不活性ガスを含むことを特徴とす
る。
応の雰囲気ガスには不活性ガスを含むことを特徴とす
る。
【００１２】さらに本発明は、前記酸化反応及び窒化反
応は減圧雰囲気で行なうことを特徴とする。
応は減圧雰囲気で行なうことを特徴とする。
【００１３】さらに本発明の半導体装置は、前記請求項
１ないし４の製造方法によって形成されたゲート絶縁膜
を有することを特徴とする。
１ないし４の製造方法によって形成されたゲート絶縁膜
を有することを特徴とする。
【００１４】
【作用】この発明によれば、少ない工程数でスループッ
トが高い絶縁膜を備えた半導体装置を得ることができ
る。
トが高い絶縁膜を備えた半導体装置を得ることができ
る。
【００１５】さらにこの発明によれば、雰囲気ガスとし
てＮ2Ｏガスを用いた場合に発生する膜厚の不均一性を
改善することができる。
てＮ2Ｏガスを用いた場合に発生する膜厚の不均一性を
改善することができる。
【００１６】
【実施例】図２はＮ2Ｏガス流の方向に対するウェハ各
位置における酸窒化膜の成長膜厚である。成長条件は、
Ｎ2Ｏ１００％、１．５ｓｌｍで、成長温度及び時間は
１１５０℃、７０ｓｅｃ．である。なお、基板にはＳｉ
６インチウェハを用いている。このようにＮ2Ｏガスを
用いた場合には、ガス上流側で酸窒化膜が厚く成長する
ことが理解できる。これは、Ｎ2Ｏガスの供給が反応を
律速しているためであり、このことは成長速度の温度依
存性からも確認することができる。また、図３はＯ2ガ
スによる酸化膜形成とＮ2Ｏガスによる酸窒化膜形成の
膜厚のばらつきを示す結果である。図３に見られるよう
に、Ｎ2Ｏガスによる酸窒化膜形成時の膜厚は広い範囲
に分布しており、膜厚の均一性が極端に悪いことがわか
る。
位置における酸窒化膜の成長膜厚である。成長条件は、
Ｎ2Ｏ１００％、１．５ｓｌｍで、成長温度及び時間は
１１５０℃、７０ｓｅｃ．である。なお、基板にはＳｉ
６インチウェハを用いている。このようにＮ2Ｏガスを
用いた場合には、ガス上流側で酸窒化膜が厚く成長する
ことが理解できる。これは、Ｎ2Ｏガスの供給が反応を
律速しているためであり、このことは成長速度の温度依
存性からも確認することができる。また、図３はＯ2ガ
スによる酸化膜形成とＮ2Ｏガスによる酸窒化膜形成の
膜厚のばらつきを示す結果である。図３に見られるよう
に、Ｎ2Ｏガスによる酸窒化膜形成時の膜厚は広い範囲
に分布しており、膜厚の均一性が極端に悪いことがわか
る。
【００１７】出願人は多くの実験を繰り返すことによ
り、絶縁膜の形成にあたりランプアニール法を用いて１
ステッププロセスによって絶縁膜を形成し、さらにＮ2
Ｏガス比率、不活性ガスの有無、真空度、温度等を適切
に組合せて設定することにより、スループットが高く膜
厚の均一な絶縁膜が形成できることを見出した。本発明
では特に、Ｎ2ＯガスとＯ2ガスとの混合ガスを用いてそ
れらのガスの比率を適切に設定すること、あるいはそれ
と同時にＮ2、Ａｒ、Ｈｅ等の不活性ガスを添加するこ
と、あるいは減圧雰囲気中で反応させることによって本
発明の目的が達成されるものである。以下実施例によ
り、本発明の絶縁膜の形成方法を詳細に説明する。
り、絶縁膜の形成にあたりランプアニール法を用いて１
ステッププロセスによって絶縁膜を形成し、さらにＮ2
Ｏガス比率、不活性ガスの有無、真空度、温度等を適切
に組合せて設定することにより、スループットが高く膜
厚の均一な絶縁膜が形成できることを見出した。本発明
では特に、Ｎ2ＯガスとＯ2ガスとの混合ガスを用いてそ
れらのガスの比率を適切に設定すること、あるいはそれ
と同時にＮ2、Ａｒ、Ｈｅ等の不活性ガスを添加するこ
と、あるいは減圧雰囲気中で反応させることによって本
発明の目的が達成されるものである。以下実施例によ
り、本発明の絶縁膜の形成方法を詳細に説明する。
【００１８】絶縁膜形成のための雰囲気ガスとしてＮ2
ＯガスとＯ2ガスとの混合ガスを用い、Ｎ2Ｏガス比率Ｎ
2Ｏ／（Ｏ2＋Ｎ2Ｏ）を、０から１の範囲で変化させ
て、ランプアニール法によって１ステッププロセスで酸
窒化膜をＳｉ基板上に形成した。成長温度は１１００℃
一定とし、膜厚は約１００ÅとなるようにＮ2Ｏガス比
率に応じて各々成長時間を設定した。
ＯガスとＯ2ガスとの混合ガスを用い、Ｎ2Ｏガス比率Ｎ
2Ｏ／（Ｏ2＋Ｎ2Ｏ）を、０から１の範囲で変化させ
て、ランプアニール法によって１ステッププロセスで酸
窒化膜をＳｉ基板上に形成した。成長温度は１１００℃
一定とし、膜厚は約１００ÅとなるようにＮ2Ｏガス比
率に応じて各々成長時間を設定した。
【００１９】図４は、これらＮ2Ｏガス比率と酸窒化膜
厚のばらつきとの関係を示すグラフである。Ｎ2Ｏガス
比率を
厚のばらつきとの関係を示すグラフである。Ｎ2Ｏガス
比率を
【００２０】
【数１】Ｎ2Ｏ／（Ｏ2＋Ｎ2Ｏ）≦０．１
【００２１】とすることにより、膜厚のばらつきが酸化
膜形成の場合とほとんど同レベルの低い値になることが
わかる。また、ＡＳＥ分析により、Ｓｉ基板と酸窒化膜
界面の窒素濃度にはＮ2Ｏガス比率が０．１から１の範
囲では極端な変化はなく、Ｓｉとの界面はほぼ同レベル
に窒化されていることもわかった。
膜形成の場合とほとんど同レベルの低い値になることが
わかる。また、ＡＳＥ分析により、Ｓｉ基板と酸窒化膜
界面の窒素濃度にはＮ2Ｏガス比率が０．１から１の範
囲では極端な変化はなく、Ｓｉとの界面はほぼ同レベル
に窒化されていることもわかった。
【００２２】次に本発明による絶縁膜形成方法の他の実
施例を説明する。
施例を説明する。
【００２３】Ｎ2Ｏガス１００％の状態で、大気圧およ
び数ミリＴｏｒｒの減圧下で、ランプアニール法によっ
てＳｉ基板上に１ステッププロセスで酸窒化膜を形成し
た。なお、他の条件として、成膜温度は１１００℃一定
とし、膜厚が約１００Åとなるように各々成長時間を設
定した。この結果、大気圧下で形成した膜は膜厚のばら
つきの点で問題が残るが、減圧下で形成した膜は膜厚の
ばらつきが小さく、特性の優れた膜が得られることがわ
かった。
び数ミリＴｏｒｒの減圧下で、ランプアニール法によっ
てＳｉ基板上に１ステッププロセスで酸窒化膜を形成し
た。なお、他の条件として、成膜温度は１１００℃一定
とし、膜厚が約１００Åとなるように各々成長時間を設
定した。この結果、大気圧下で形成した膜は膜厚のばら
つきの点で問題が残るが、減圧下で形成した膜は膜厚の
ばらつきが小さく、特性の優れた膜が得られることがわ
かった。
【００２４】次に本発明による絶縁膜形成方法のさらに
他の実施例を説明する。
他の実施例を説明する。
【００２５】Ｐ型、２０ΩｃｍのＳｉ基板をＲＣＡ洗浄
とＨＦ処理した後、Ｎ2Ｏガス比率０．１の条件でラン
プアニール処理し、Ｓｉ基板上に１００Åの酸窒化膜を
形成した。比較のための試料としては、Ｐ型、２０Ωｃ
ｍのＳｉ基板上に熱酸化膜を１００Å形成したものを用
意した。これらの試料にポリシリコン層をＬＰ−ＣＶＤ
法によって約２０００Å堆積し、全面にＢＦ2を注入エ
ネルギー３０ＫｅＶ、ドーズ量５Ｅ１５／ｃｍ3の条件
で注入し、Ｎ2雰囲気中で９００℃、４０分の活性化を
行なった。さらに上記のプロセスによって得られたＰ型
ポリシリコンをゲート電極形状にパターニングしてＭＯ
Ｓキャパシタを作製した。
とＨＦ処理した後、Ｎ2Ｏガス比率０．１の条件でラン
プアニール処理し、Ｓｉ基板上に１００Åの酸窒化膜を
形成した。比較のための試料としては、Ｐ型、２０Ωｃ
ｍのＳｉ基板上に熱酸化膜を１００Å形成したものを用
意した。これらの試料にポリシリコン層をＬＰ−ＣＶＤ
法によって約２０００Å堆積し、全面にＢＦ2を注入エ
ネルギー３０ＫｅＶ、ドーズ量５Ｅ１５／ｃｍ3の条件
で注入し、Ｎ2雰囲気中で９００℃、４０分の活性化を
行なった。さらに上記のプロセスによって得られたＰ型
ポリシリコンをゲート電極形状にパターニングしてＭＯ
Ｓキャパシタを作製した。
【００２６】酸窒化膜をゲート絶縁膜とする上記のＭＯ
Ｓ試料は、良好なＣＶ特性を示し、Ｐ型ポリシリコンゲ
ート電極からＳｉ基板側へのボロン拡散によるしきい値
電圧の変動は起らなかった。一方、熱酸化膜をゲート絶
縁膜とするＭＯＳ試料についてはしきい値電圧は２Ｖ以
上正バイアス側にシフトした。これは、ＳＩＭＳ分析の
結果、Ｓｉ基板側へのボロン拡散が原因であることがわ
かった。
Ｓ試料は、良好なＣＶ特性を示し、Ｐ型ポリシリコンゲ
ート電極からＳｉ基板側へのボロン拡散によるしきい値
電圧の変動は起らなかった。一方、熱酸化膜をゲート絶
縁膜とするＭＯＳ試料についてはしきい値電圧は２Ｖ以
上正バイアス側にシフトした。これは、ＳＩＭＳ分析の
結果、Ｓｉ基板側へのボロン拡散が原因であることがわ
かった。
【００２７】上記実施例においては、本発明を主として
ＭＯＳＦＥＴのゲート絶縁膜に適用した場合について説
明したが、本発明による絶縁膜は、メモリー用トンネル
絶縁膜や容量素子の絶縁膜を形成する場合にも適用でき
る。
ＭＯＳＦＥＴのゲート絶縁膜に適用した場合について説
明したが、本発明による絶縁膜は、メモリー用トンネル
絶縁膜や容量素子の絶縁膜を形成する場合にも適用でき
る。
【００２８】
【発明の効果】以上のように本発明においては、Ｓｉ基
板上に絶縁膜を有する半導体装置の製造方法において、
前記絶縁膜としての酸窒化膜をランプアニール法によっ
て、Ｓｉ基板に対する酸化と窒化の反応を同時に進行さ
せることにより１ステッププロセスで形成するようにし
たので、少ない工程数でスループットが高い絶縁膜を形
成することができ、また、雰囲気ガスとしてＮ2Ｏガス
を用いた場合に発生する膜厚の不均一性を改善すること
ができる。。
板上に絶縁膜を有する半導体装置の製造方法において、
前記絶縁膜としての酸窒化膜をランプアニール法によっ
て、Ｓｉ基板に対する酸化と窒化の反応を同時に進行さ
せることにより１ステッププロセスで形成するようにし
たので、少ない工程数でスループットが高い絶縁膜を形
成することができ、また、雰囲気ガスとしてＮ2Ｏガス
を用いた場合に発生する膜厚の不均一性を改善すること
ができる。。
【図１】従来行なわれているランプアニール法による２
ステッププロセスのゲート絶縁膜の製造方法の処理手順
である。
ステッププロセスのゲート絶縁膜の製造方法の処理手順
である。
【図２】Ｎ2Ｏガス流方向に対するウェハ各位置におけ
る酸窒化膜の成長膜厚である。
る酸窒化膜の成長膜厚である。
【図３】Ｏ2ガスによる酸化膜形成とＮ2Ｏガスによる酸
窒化膜形成の膜厚のばらつきを示すグラフである。
窒化膜形成の膜厚のばらつきを示すグラフである。
【図４】Ｎ2Ｏガス比率と酸窒化膜厚のばらつきとの関
係を示すグラフである。
係を示すグラフである。
Claims (5)
- 【請求項１】Ｓｉ基板上に絶縁膜を有する半導体装置の
製造方法において、前記絶縁膜としての酸窒化膜をラン
プアニール法によって、Ｓｉ基板に対する酸化と窒化の
反応を同時に進行させることにより１ステッププロセス
で形成する工程を含むことを特徴とする半導体装置の製
造方法。 - 【請求項２】前記酸化反応及び窒化反応には雰囲気ガス
としてＯ2及びＮ2Ｏの混合ガスを用い、その比率をＮ2
Ｏ／（Ｏ2＋Ｎ2Ｏ）≦０．１としたことを特徴とする請
求項１に記載の半導体装置の製造方法。 - 【請求項３】前記酸化反応及び窒化反応の雰囲気ガスに
は不活性ガスを含むことを特徴とする請求項２に記載の
半導体装置の製造方法。 - 【請求項４】前記酸化反応及び窒化反応は減圧雰囲気で
行なうことを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項５】前記請求項１ないし４の製造方法によって
形成された絶縁膜を有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13344193A JPH06349821A (ja) | 1993-06-03 | 1993-06-03 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13344193A JPH06349821A (ja) | 1993-06-03 | 1993-06-03 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06349821A true JPH06349821A (ja) | 1994-12-22 |
Family
ID=15104849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13344193A Pending JPH06349821A (ja) | 1993-06-03 | 1993-06-03 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06349821A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144094A (en) * | 1997-05-07 | 2000-11-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including an insulation film and electrode having nitrogen added thereto |
| KR100327329B1 (ko) * | 1998-12-11 | 2002-07-04 | 윤종용 | 저압하의실리콘산화막및산질화막형성방법 |
| US7084068B2 (en) | 2003-06-25 | 2006-08-01 | Kabushiki Kaisha Toshiba | Annealing furnace, manufacturing apparatus, annealing method and manufacturing method of electronic device |
| JP2007201507A (ja) * | 2007-05-01 | 2007-08-09 | Tokyo Electron Ltd | 基板処理方法および基板処理装置 |
| US7776686B2 (en) * | 2005-03-08 | 2010-08-17 | Nec Electronics Corporation | Method of fabricating a non-volatile memory element including nitriding and oxidation of an insulating film |
-
1993
- 1993-06-03 JP JP13344193A patent/JPH06349821A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144094A (en) * | 1997-05-07 | 2000-11-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including an insulation film and electrode having nitrogen added thereto |
| KR100327329B1 (ko) * | 1998-12-11 | 2002-07-04 | 윤종용 | 저압하의실리콘산화막및산질화막형성방법 |
| US7084068B2 (en) | 2003-06-25 | 2006-08-01 | Kabushiki Kaisha Toshiba | Annealing furnace, manufacturing apparatus, annealing method and manufacturing method of electronic device |
| US7776686B2 (en) * | 2005-03-08 | 2010-08-17 | Nec Electronics Corporation | Method of fabricating a non-volatile memory element including nitriding and oxidation of an insulating film |
| JP2007201507A (ja) * | 2007-05-01 | 2007-08-09 | Tokyo Electron Ltd | 基板処理方法および基板処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5464783A (en) | Oxynitride-dioxide composite gate dielectric process for MOS manufacture | |
| US7531468B2 (en) | System and method for forming a gate dielectric | |
| JP3976282B2 (ja) | 信頼できる極薄酸窒化物形成のための新規なプロセス | |
| US7658973B2 (en) | Tailoring nitrogen profile in silicon oxynitride using rapid thermal annealing with ammonia under ultra-low pressure | |
| US6566281B1 (en) | Nitrogen-rich barrier layer and structures formed | |
| US6207586B1 (en) | Oxide/nitride stacked gate dielectric and associated methods | |
| JP2002198526A (ja) | 半導体装置の製造方法 | |
| KR100192017B1 (ko) | 반도체 장치의 제조방법 | |
| US7119016B2 (en) | Deposition of carbon and nitrogen doped poly silicon films, and retarded boron diffusion and improved poly depletion | |
| KR20050033831A (ko) | 절연체 박막의 제조 방법과 절연체 박막 및 반도체 장치의제조 방법과 반도체 장치 | |
| US20120241824A1 (en) | Spacer structure wherein carbon-containing oxide film formed within | |
| US20040082197A1 (en) | Orientation independent oxidation of nitrided silicon | |
| US6001694A (en) | Manufacturing method for integrated circuit dielectric layer | |
| JPH06349821A (ja) | 半導体装置とその製造方法 | |
| US5998270A (en) | Formation of oxynitride and polysilicon layers in a single reaction chamber | |
| JPH03224241A (ja) | 絶縁ゲート電界効果トランジスタの製造方法 | |
| KR100247904B1 (ko) | 반도체 장치의 제조방법 | |
| JP2003264285A (ja) | 半導体装置およびその製造方法 | |
| KR940007448B1 (ko) | 게이트절연막 형성방법 | |
| JPH11261065A (ja) | シリコンゲートｆｅｔの製造方法 | |
| US20040005788A1 (en) | Method of forming a silicon nitride dielectric layer | |
| JP2718931B2 (ja) | 半導体記憶装置の製造方法 | |
| JP4719422B2 (ja) | 半導体装置の製造方法 | |
| KR20040107427A (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH118317A (ja) | 半導体装置およびその製造方法 |